JP3597151B2 - 電源オン・オフ時サウンドノイズミュート回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源オン・オフ時サウンドノイズミュート回路に関する。
【0002】
【従来の技術】
パーソナルコンピュータ等においては、電源オン/オフ時に出力されるサウンドノイズを、従来、ソフトウェア制御(ドライバ)によって、ミュートしていた。
【0003】
外部LSIのコーデックチップ(オーディオ信号を出力する)毎にドライバが異なるため、コーデックチップを変更するたびに、ドライバを変更しなければならない。
【0004】
なお、電源オン/オフ時におけるオーディオINの出力を抑止するミュート回路として、例えば特開平2−279007号公報には、電源オン/オフ時におけるオーディオINの出力をトランジスタによって短絡してオーディオOUTを抑止するミュート回路と、ミュート回路の電源をバックアップする電源バックアップ回路とを備え、電源バックアップ回路によって電源バックアップしたミュート回路により、電源オン/オフ時におけるオーディオINの出力を抑止するようにしたミュート回路が提案されている。後の説明からも明らかとされるように、特開平2−279007号公報の回路とは相違して、本発明は、システムの起動、終了を通知する信号を制御信号として用いることで、起動、終了と連動してミュートとその解除を制御するものである。
【0005】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、いずれのサウンド源(コーデックチップ)を用いてもミュート機能を実現することができる回路を提供することにある。
【0006】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、電源オンからシステムが起動するまでの期間、オフ状態とされ、システム起動後からシステム終了までの期間、オン状態とされ、前記システム終了後にオフ状態とされる制御信号を制御端子に入力し、出力が抵抗を介して高位側の電源に接続される第1のトランジスタと、サウンド源からの出力ラインと出力端子との接続点に接続され、前記第1のトランジスタの出力と前記抵抗との接続点に制御端子が接続されてオン及びオフされる第2のトランジスタと、を含み、前記制御信号がオフ状態のときに、前記第1のトランジスタがオフ状態とされ、前記第2のトランジスタがオン状態とされ、前記サウンド源からの出力信号が前記出力端子に出力されることを抑止する。
【0007】
本発明は、電源オン時から、所定期間、オンとされる第1の制御信号を制御端子に入力し、出力が、第1の抵抗を介して第1の電源に接続され、容量を介して第2の電源に接続される第1のトランジスタと、前記第1のトランジスタの出力端に制御端子が接続され、出力が、第2の抵抗を介して第1の電源に接続される第2のトランジスタと、電源オフ時よりも前にオンとされる第2の制御信号を制御端子に入力する第3のトランジスタと、が、前記第1の電源と前記第2の電源間に縦積みに接続され、前記第2のトランジスタの出力に制御端子が接続され、出力端がサウンド源の出力ラインと出力端子との接続点に接続される第4のトランジスタとを備えている。
【0008】
【発明の実施の形態】
発明の実施の形態について説明する。本発明は、電源オンからシステム起動時のドライバロードまでの期間、及びドライバアンロード後、Lowレベルとされ、ドライバロードからドライバアンロードまでHighレベルとされる制御信号(図1の21)をベースに入力し、コレクタが抵抗(図1の15)を介してバックアップ用の電源(図1の17)に接続され、エミッタがグランドに接続される第1のトランジスタ(図1の11)と、第1のトランジスタ(図1の11)のコレクタにベースが共通に接続され、コレクタがコーデックチップ(図1の2)の左右のサウンド信号出力ライン(図1の22、23)と出力端子(図1の3)との接続点にそれぞれ接続される第2、第3のトランジスタ(図1の12、13)とを備えている。本発明によれば、従来の制御方法のように、電源オン、電源オフ時のわずかな時間で制御するのではなく、オペレーティングシステム(例えばWindows(登録商標)、「Windows(登録商標)」はMicrosoft社の商標)の起動、終了を通知する信号を制御信号として用いることで、起動、終了と連動して制御することができ、ミュートさせる。
【0009】
また本発明は、その好ましい実施の形態において、電源オン時から所定期間オンとされる第1の制御信号(図3の31)をベースに入力し、コレクタが、第1の抵抗を介して、電源(VCC5)に接続され、容量(図3の36)を介してグランドに接続される第1のトランジスタ(図3の11)と、第1のトランジスタ(図3の11)のコレクタにベースが接続され、コレクタが、第2の抵抗を介してバックアップ用電源に接続される第2のトランジスタ(図3の18)と、電源オフ時よりも前にオンとされる第2の制御信号(図3の32)をベースに入力し、コレクタが、第2のトランジスタのエミッタに接続され、エミッタがグランドに接続された第3のトランジスタ(図3の19)と、第2のトランジスタ(図3の18)のコレクタにベースが接続され、コレクタがコーデックチップ(2)の左右のサウンド信号出力ラインと出力端子との接続点に接続される第4、及び第5のトランジスタ(図3の12、13)と、を備えている。
【0010】
本発明によれば、ミュート制御をハードウェア回路で行うことよって、どのコーデックチップを用いても、ミュート機能を設けることができる。
【0011】
【実施例】
本発明の実施例について図面を参照して説明する。図1は、本発明の一実施例の構成を示す図である。電源オン/オフ時サウンドノイズミュート回路1は、AC97_MUTE信号21の状態によって、出力端子3をミュートまたはミュート解除させるものである。
【0012】
外部LSIコーデックチップ(Codec Chip)2から出力されるAC97_MUTE信号21(AC97_MUTEは、AC97規格で規定されている)は、抵抗14とコンデンサ16からなる積分回路(平滑回路)を介して、トランジスタ11のベースに入力されており、トランジスタ11のエミッタはグランドに接続され、コレクタは、抵抗15を介して5Vバックアップ電源(5V_SB)17に接続されるとともに、トランジスタ12、13のベースに接続されている。外部LSIコーデック(符号化復号回路)チップ2からのサウンドR信号22とサウンドL信号23は、出力端子3に接続されるとともに、それぞれトランジスタ12、13のコレクタに接続され、トランジスタ12、13のエミッタは接地される。
【0013】
図2は、AC97_MUTE信号21のタイミング波形を示す図である。外部LSIコーデックチップ2から出力されるAC97_MUTE信号21は、電源オン後、オペレーティングシステム(Windows(登録商標);Microsoft社の商標)が起動され、ドライバがロードされて、外部LSIコーデックチップが認識されたた場合に、LowレベルからHighレベルとなり、電源オフ時(シャットダウン時)、オペレーティングシステム(Windows(登録商標))が終了しドライバがアンロードされた時点でHighレベルからLowレベルとなる。
【0014】
AC97_MUTE信号21は、トランジスタ11のベースに入力され、AC97_MUTE信号21の値により、トランジスタ12、トランジスタ13がオン、オフされ、ミュート、あるいはミュート解除が行われる。
【0015】
AC97_MUTE信号21は、デジタル信号であるため、LowレベルからHighレベルに変化する時、所定の立ち上がり時間で変化する。AC97_MUTE信号21の電圧の急激な変化が起こると、ノイズとして出力されてしまうため、抵抗14とコンデンサ16のCR積分回路を用いてその立ち上がり、立ち下がりの変化を緩やかなものとし、トランジスタ11のベースに入力する。
【0016】
AC97_MUTE信号21が、図2の区間1の時(信号レベルはLowレベル)、トランジスタ11のベース端子にはLowレベルの信号が入力され、トランジスタ11のコレクタ−エミッタ間には電流は流れない。このとき、トランジスタ12、トランジスタ13のベースには、バックアップ電源17(5V)の電源電圧が入力され、トランジスタ12、トランジスタ13のコレクタ−エミッタ間に電流が流れる。このため、サウンドR信号22、サウンドL信号23は、トランジスタ12、トランジスタ13のコレクタ−エミッタ間に流れ、出力端子3には出力されない。
【0017】
AC97_MUTE信号21が、図2の区間2の時(信号レベルはHighレベル)、トランジスタ11のベースにはHighレベルの信号が入力され(ベース電流が流れ)、トランジスタ11のコレクタ−エミッタ間に電流が流れる。この時、トランジスタ12、トランジスタ13のベースには電流が流れず、トランジスタ12、トランジスタ13はオフ状態とされ、コレクタ−エミッタ間に電流は流れない。このため、サウンドR信号22、サウンドL信号23は出力端子3に出力される。
【0018】
AC97_MUTE信号21が、図2の区間3の時(信号レベルはLowレベル)、区間1と同様に、トランジスタ11のベースにはLowレベルの信号が入力され、トランジスタ11のコレクタ−エミッタ間には電流は流れない。このとき、トランジスタ12、トランジスタ13のベースには、バックアップ電源17が入力され、トランジスタ12、トランジスタ13のコレクタ−エミッタ間に電流が流れる。このため、サウンドR信号22、サウンドL信号23はトランジスタ12、トランジスタ13のコレクタ−エミッタ間に流れ、出力端子3には出力されない。
【0019】
・電源オンからOS(Windows(登録商標))を起動しドライバロードまではミュート、
・OS(Windows(登録商標))起動時のドライバロードから、Windows(登録商標)を終了しドライバアンロードまではミュート解除、
・OS(Windows(登録商標))終了時のドライバアンロードから電源オフまではミュート
となる。
【0020】
図3は、本発明の第2の実施例の構成を示す図である。図3を参照すると、この実施例では、ミュートを制御する信号として、前記実施例で用いた外部LSIのコーデックチップ2の信号ではなく、パーソナルコンピュータ(PC)の信号であるMUTE_SW信号31と、SUSA信号32を用いている。MUTE_SW信号31と、SUSA信号32は、チップセット(マザーボードに搭載され、CPU、AGP(accelerated graphics port)、PCI(peripheral component interconnect)バス等の主要機能をなす1つ又は複数のLSIを含む)より出力され、MUTE_SW信号31は、PCI RESET信号を反転した信号よりなり、SUSA信号は、サウスブリッジ(southbridge;PCIとISA(industry standard architecture)バス間のブリッジ)から出力される。
【0021】
図4は、MUTE_SW信号31とSUSA信号32のタイミング波形を示す図である。。MUTE_SW信号は、PCI RESET(リセット)信号を反転した信号、SUSA信号は、Southbridgeの出力信号である。
【0022】
MUTE_SW信号31は、抵抗39を介して、トランジスタ11のベースに入力されており、トランジスタ11のエミッタはグランドに接続され、コレクタは、抵抗35を介して5V電源(VCC5)33に接続されるとともに、一端がグランドに接続されたコンデンサ36の他端子に接続され、さらに、トランジスタ18のベースに接続されている。トランジスタ18のコレクタは、抵抗37を介して5Vバックアップ電源34に接続されるとともに、トランジスタ12、13のベースに接続されており、トランジスタ18のエミッタは、エミッタがグランドに接続され、ベースが抵抗38を介してSUSA信号32に接続されているトランジスタ19のコレクタに接続されている。外部LSIコーデック(符号化復号回路)チップ2からのサウンドR信号22、サウンドL信号23は、出力端子3に接続されるとともに、トランジスタ12、13のコレクタに接続されている。
【0023】
電源オン時は、MUTE_SW信号31がHighレベルとなりトランジスタ11のベースに入力され、5V電源33からの電流がトランジスタ11のコレクタ−エミッタ間に流れる。
【0024】
この時、トランジスタ18のベースはグランド電位とされ(トランジスタ18はオフ状態)、トランジスタ12、13のベース電位は、5V電源34の電源電圧となる。トランジスタ12、13がオンし、サウンドR信号22、サウンドL信号23はトランジスタ12、トランジスタ13のコレクタ−エミッタ間に流れるため、出力端子3には出力されない。
【0025】
実際には、MUTE_SW信号31と5V電源33とがほぼ同時に立ち上がるために、5V電源33の電流はすべてトランジスタ11のコレクタ−エミッタ間に流れず、トランジスタ12のベースにも流れるため、出力端子3はミュートされない。これを防ぐために、抵抗35とコンデンサ36をもちいて、完全にトランジスタ11がオンされるまで、トランジスタ12に5V電源33の電流を流さないようにする。このように、抵抗35とコンデンサ36によって、電源オン時に、ミュートさせることができる。
【0026】
電源オフ時には、図4の区間4(5V電源33の5V出力とMUTE_SW信号31のHighレベル期間の重なり区間)が短いため、完全にミュートされない。そこで、この実施例では、電源オフより前に遷移するSUSA信号32を用いてミュートさせる。SUSA信号32がLowレベルのとき、トランジスタ19はオフとなり(トランジスタ18のコレクタ−エミッタ間に電流が流れない)、トランジスタ12、13はオンし、ミュートする。
【0027】
この実施例においては、電源オン時と電源オフ時にトリガーとなる制御信号が異なるので、MUTE_SW信号31とSUSA信号32をトランジスタにて論理演算(AND演算)させることによって、電源オン時も電源オフ時にも完全にミュートさせることができる。
【0028】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【0029】
【発明の効果】
以上説明したように、本発明によれば、電源オンからシステム起動時のドライバロードと、システム終了時のドライバアンロードを知らせる信号に基づいて、サウンドノイズをミュートする制御を行う回路構成としたことにより、いずれのサウンド源(コーデックチップ)を用いてもミュート機能を実現することができる、という効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例におけるAC97_MUTE信号のタイミング波形を示す図である。
【図3】本発明の他の実施例の構成を示す図である。
【図4】本発明の他の実施例における5V電源、MUTE_SW,SUSA信号のタイミング波形を示す図である。
【符号の説明】
1 電源オン/オフ時サウンドノイズミュート回路
2 外部LSIコーデックチップ
3 出力端子
11、12、13、18、19 トランジスタ
14、15 抵抗
16 コンデンサ
17 バックアップ5V電源
21 AC97_MUTE
22 サウンドR信号
23 サウンドL信号
31 MUTE_SW
32 SUSA
33 5V電源
34 バックアップ5V電源
35、37、38、39 抵抗
36 コンデンサ
Claims (6)
- サウンド源からの出力信号を出力端子に出力することを制御する回路であって、
コンピュータの電源オン後、オペレーティングシステムが起動され、前記オペレーティングシステムが前記サウンド源を認識した場合、前記サウンド源からの出力信号を前記出力端子に出力するための制御信号を出力し、前記オペレーティングシステムが前記サウンド源の認識を解除した場合、前記サウンド源からの出力信号を前記出力端子に出力することを抑止するための制御信号を出力する手段を備えている、ことを特徴とする、電源オン・オフ時サウンドノイズミュート回路。 - 前記オペレーティングシステムによる前記サウンド源の認識は、前記サウンド源のチップのドライバがロードされ、前記オペレーティングシステムが前記チップを認識した場合であり、
前記オペレーティングシステムによる前記サウンド源の認識の解除は、前記サウンド源のチップのドライバがアンロードされた場合に行われる、ことを特徴とする請求項1記載の電源オン・オフ時サウンドノイズミュート回路。 - 前記オペレーティングシステムのサウンド源の認識の状態によって、前記制御信号の信号レベルを変更し、前記制御信号の信号レベルの状態によって、前記サウンド源からの出力信号を前記出力端子に出力することを抑止する回路をオン / オフする、ことを特徴とする請求項1の電源オン・オフ時サウンドノイズミュート回路。
- 電源オン時から、所定期間、オンとされる第1の制御信号を制御端子に入力し、出力が、第1の抵抗を介して、高位側の第1の電源に接続され、容量を介して、低位側の電源に接続される第1のトランジスタを備え、
前記第1のトランジスタの出力に制御端子が接続され、出力が第2の抵抗を介して高位側の第2の電源に接続される第2のトランジスタと、電源オフ時よりも前にオンとされる第2の制御信号を制御端子に入力する第3のトランジスタと、が、前記高位側の第2の電源と前記低位側の電源間に縦積みに接続され、
サウンド源からの出力ラインと出力端子との接続点に接続され、前記第2のトランジスタの出力に制御端子が接続されてオン及びオフされる第4のトランジスタを備えている、ことを特徴とする電源オン・オフ時サウンドノイズミュート回路。 - 電源オン時から所定期間オンとされる第1の制御信号をベースに入力し、コレクタが、第1の抵抗を介して、電源に接続され、容量を介してグランドに接続される第1のトランジスタと、
前記第1のトランジスタのコレクタにベースが接続され、コレクタが、第2の抵抗を介してバックアップ用電源に接続される第2のトランジスタと、
電源オフ時よりも前にオンとされる第2の制御信号をベースに入力し、コレクタが、第2のトランジスタのエミッタに接続され、エミッタがグランドに接続された第3のトランジスタと、
前記第2のトランジスタのコレクタにベースが接続され、コレクタがコーデックチップの左右のサウンド信号出力ラインと出力端子との接続点に接続される第4、及び第5のトランジスタと、
を備えている、ことを特徴とする電源オン・オフ時サウンドノイズミュート回路。 - 前記第1、第2の制御信号が、コンピュータのチップセットより出力され、前記第1の制御信号は、PCI(peripheral component interconnect)RESET信号を反転した信号(MUTE_SW)よりなり、前記第2の制御信号が、サウスブリッジ(southbridge)から出力される信号(SUSA)である、ことを特徴とする請求項5記載の電源オン・オフ時サウンドノイズミュート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193185A JP3597151B2 (ja) | 2001-06-26 | 2001-06-26 | 電源オン・オフ時サウンドノイズミュート回路 |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2003008356A JP2003008356A (ja) | 2003-01-10 |
JP3597151B2 true JP3597151B2 (ja) | 2004-12-02 |
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JP2003008356A (ja) | 2003-01-10 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040720 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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