JP2007299157A

JP2007299157A - メモリーカードコントローラ

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Publication number: JP2007299157A
Application number: JP2006125835A
Authority: JP
Inventors: Takahisa Kaneko; 高久金子; Koji Kameda; 浩司亀田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-04-28
Filing date: 2006-04-28
Publication date: 2007-11-15
Anticipated expiration: 2026-04-28
Also published as: JP4965161B2

Abstract

【課題】消費電力を増大させることなく、パフォーマンスを向上させることができると共にコストダウンを図ることができるメモリーカードコントローラを得る。
【解決手段】ＩＥＥＥ１３９４用インタフェース回路部４内のＩＥＥＥ１３９４用ＰＬＬ回路１５で生成されたＰＬＬクロックＣＬＫｉから各種小型メモリーカード２２に対応したクロックを分周回路部６内のＳＤ分周回路１７及びＭＳ分周回路１８でそれぞれ生成し、該生成した各クロックを該各小型メモリーカード用のインタフェース回路であるＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２に対応してそれぞれ供給するようにした。
【選択図】図１

Description

本発明は、種々の小型メモリーカードに使用することができるメモリーカードコントローラに関し、特にＩＥＥＥ１３９４用インタフェース回路等のような高速シリアルインタフェース回路を有するメモリーカードコントローラに関する。

近年、デジタル機器分野において、高画質・長時間の動画、音楽、静止画の記録再生を可能にするためにフラッシュメモリーカードの大容量化が進んでおり、大容量データを扱う場合に高速なデータ転送を実現することは重要な課題であった。小型メモリーカードは持ち運びの利便性から携帯機器への普及が目覚ましいが、電池駆動の携帯機器では、メモリーカードのハイパフォーマンスを維持しながらも長時間駆動に耐えられるように、低消費電力化が求められている。消費電力を抑えた上でメモリーカードのベストパフォーマンスを引き出すためにメモリーカードをコントロールするコントローラ側が果たす役割は重要である。小型メモリーカードを使用するデジタル機器においては、多くの機能を取り込んで性能アップを図りながらも、消費電力の低減とコストダウンが必要とされている。

図５は、従来のメモリーカードコントローラの構成例を示した概略のブロック図である。
図５において、メモリーカードコントローラ１００には、一次側のＰＣＩバスインタフェース回路１０１と、メモリーカードインタフェース回路部１０２と、ＩＥＥＥ１３９４インタフェース回路部１０３とを備えている。カードスロット１３３には、メモリースティック（ＭＳ）（登録商標）、ＳＤカード（登録商標）等の小型メモリーカード１３４が使用できる仕様となっており、メモリーカードインタフェース回路部１０２は、カードスロット１３３に接続された小型メモリーカード１３４とのインタフェースを行い、ＳＤカード用インタフェース回路（図ではＳＤＩＦ回路と示す）１１１、ＭＳ用インタフェース回路（図ではＭＳＩＦ回路と示す）１１２及びＩ／Ｏコントロール回路１１３を備えている。

ＩＥＥＥ１３９４インタフェース回路部１０３には、外部の発振器１３１から２４.５７６ＭＨｚのクロックが入力されることにより３９３.２１６ＭＨｚのＰＬＬクロックＣＬＫｉを生成して出力するＩＥＥＥ１３９４用ＰＬＬ回路１１５を備え、該ＰＬＬクロック信号ＣＬＫｉはＰＬＬ制御回路１１６を介してＩＥＥＥ１３９４インタフェース回路部１０３の一部のブロックでのみ使用されていた。ＩＥＥＥ１３９４インタフェース回路部１０３にはＩＥＥＥ１３９４用コネクタ（図ではコネクタと示す）１３２が接続されている。

図６は、図５の構成のメモリーカードインタフェース回路部１０２に供給されるクロックの流れを示した図である。
図６で示しているように、メモリーカードインタフェース回路部１０２内のＳＤカード用インタフェース回路１１１及びＭＳ用インタフェース回路１１２には、ＰＣＩバス１２０からＰＣＩインタフェース回路１０１を介してＰＣＩクロックＣＬＫｐがそれぞれ入力されている。

なお、従来において、メモリーカード側のＰＬＬ搭載コントローラでクロック制御に関するものとして、メモリーカードのパフォーマンスに影響を及ぼすことなく低消費電力化を図るために、ＰＬＬ発振停止制御と、発振状態でのクロック供給遮断制御とを使い分ける手段をとっているものがあった（例えば、特許文献１参照。）。また、メモリーカードコントローラにメモリーカード用のＰＬＬを搭載しているものがあった（例えば、非特許文献１参照。）。
特開２００２−１０９４９０号公報テキサス・インスツルメンツ（ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ）社におけるＰＣＩ７６２１，７６１１，７４２１，７４１１のデータマニュアル（３.５.１１４８−ＭＨｚＣｌｏｃｋＲｅｑｕｉｒｅｍｅｎｔｓ）

しかし、ＳＤカード及びＭＳの動作周波数の最大規格はＰＣＩクロックの周波数３３ＭＨｚよりも大きく、メモリーカードインタフェース回路部１０２で使用されることになるＰＣＩクロックＣＬＫｐでは最大のパフォーマンスが得られないという問題があった。
そこで、図７で示すように、メモリーカードインタフェース回路部１０２で使用されるクロックを外部の発振器１３５から供給されるようにする方法があった。しかし、このような方法では、外部に発振器１３５を設ける必要があり、コストアップにつながるだけでなくＳＤカード用インタフェース回路１１１及びＭＳ用インタフェース回路１１２に供給されるクロックは単一周波数になる。

このため、例えば、ＳＤカードとＭＳを使用できるようにするには、ＳＤカード用のクロック周波数の５０ＭＨｚよりも遅いＭＳ用のクロック周波数の４０ＭＨｚであるクロックを発振器１３５から入力する必要があり、ＳＤカードのパフォーマンスが低下するという問題があった。また、ＳＤカード用インタフェース回路１１１及びＭＳ用インタフェース回路１１２に対して、それぞれ外部の発振器を対応して設け、最適な周波数のクロックをそれぞれ供給するようにしてもよいが、このようにすると、複数の発振器を追加して設ける必要があり、大幅なコストアップになるという問題があった。

本発明は、高速シリアルインタフェースをなすＩＥＥＥ１３９４用インタフェース回路内のＰＬＬ回路で生成されたクロックから各種小型メモリーカードに対応したクロックをそれぞれ生成し、該生成した各クロックを該各小型メモリーカード用のそれぞれのインタフェース回路に対応して供給するようにして、消費電力を増大させることなく、パフォーマンスを向上させることができると共にコストダウンを図ることができるメモリーカードコントローラを得ることを目的とする。

この発明に係るメモリーカードコントローラは、接続された異なる種類のメモリーカードとのインタフェースを対応して行う各メモリーカード用インタフェース回路を有するメモリーカードインタフェース回路部と、該各メモリーカード用インタフェース回路でそれぞれ必要とする各クロックの周波数よりも高い周波数の第１クロックを生成して使用する、接続された機器とのインタフェースを行う高速シリアルインタフェース回路部とを備えたメモリーカードコントローラにおいて、
前記第１クロックを異なる所定の分周比でそれぞれ分周して対応する前記各メモリーカード用インタフェース回路に供給する各分周回路を有する分周回路部を備えるものである。

具体的には、前記各メモリーカード用インタフェース回路は、対応するメモリーカードと該メモリーカードの動作制御を行うホスト装置とのインタフェースをそれぞれ行い、前記第１クロックと、該ホスト装置から供給される第２クロックのいずれか一方を排他的に選択して出力するクロック切替制御回路部を備え、該クロック切替制御回路部は、前記第１クロックを選択した場合、該第１クロックを前記各分周回路にそれぞれ出力し、前記第２クロックを選択した場合は、該第２クロックを前記各メモリーカード用インタフェース回路にそれぞれ出力するようにした。

この場合、前記第２クロックは、前記各メモリーカード用インタフェース回路でそれぞれ必要とする各クロックの少なくとも一方の周波数よりも低い周波数である。

また、前記クロック切替制御回路部は、前記ホスト装置から入力された指令に基づいて、前記第１クロック又は第２クロックのいずれか一方を排他的に選択して出力するようにした。

また、前記クロック切替制御回路部は、前記第１クロックの入力が停止すると前記第２クロックを選択して出力するようにした。

また、前記クロック切替制御回路部は、外部の発振器からの第３クロックが入力され、前記ホスト装置から入力された指令に基づいて、前記第１クロック、第２クロック又は第３クロックのいずれか１つを排他的に選択し、前記第３クロックを選択した場合、該第３クロックを前記各分周回路にそれぞれ出力するようにした。

また、前記クロック切替制御回路部は、前記高速シリアルインタフェース回路部による第１クロック生成開始時に前記第１クロックを選択した場合、入力された第１クロックの周波数が安定した後に出力するようにした。

前記クロック切替制御回路部は、前記高速シリアルインタフェース回路部に対して、接続された前記メモリーカードの少なくとも１つが動作中のときは第１クロックの出力停止動作を禁止し、接続されたすべての前記メモリーカードへのアクセスが完了すると該第１クロックの出力停止動作の禁止を解除するようにした。

本発明のメモリーカードコントローラによれば、高速シリアルインタフェース回路部で生成された第１クロックを異なる所定の分周比でそれぞれ分周して対応する前記各メモリーカード用インタフェース回路に供給する各分周回路を有する分周回路部を備えるようにしたことから、消費電力を増大させることなく、パフォーマンスを向上させることができると共にコストダウンを図ることができる。

また、ホスト装置からの第２クロックの周波数が低くてもより良いパフォーマンスを得ることができ、仮に第１クロックの供給が停止しても、第２クロックを供給することでメモリーカードに対するアクセスを妨げることなく、低消費電力モードもこれまで通り使用することができる。このように、低消費電力で動作させたい場合は、高速シリアルインタフェース回路部の動作を停止させて第１クロックの出力を停止させ、ホスト装置からの第２クロックを使用するようにすることにより消費電力を最も低減させることができ、従来とほぼ同等の低消費電力で従来以上のパフォーマンスを得ることができる。

また、外部の発振器からの第３クロックを入力することができるようにすることにより、半導体試験装置でのテストを容易にすることができるだけでなく、高速シリアルインタフェース回路部を必要外では停止させることができ消費電力の低減を図ることができる。

更に、第１クロック生成開始時に前記第１クロックを選択した場合、入力された第１クロックの周波数が安定した後に出力することにより、メモリーカードへのアクセスを安定して行うことができ、メモリーカードが常に高いパフォーマンスを維持することができる。
また、接続された前記メモリーカードの少なくとも１つが動作中のときは第１クロックの出力停止動作を禁止することによっても、メモリーカードへのアクセスを安定して行うことができ、メモリーカードが常に高いパフォーマンスを維持することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるメモリーカードコントローラの構成例を示した概略のブロック図である。
図１において、メモリーカードコントローラ１は、ホスト装置（図示せず）に接続されたＰＣＩバス２０とのインタフェースを行うＰＣＩインタフェース回路２と、メモリーカードインタフェース回路部３と、ＩＥＥＥ１３９４インタフェース回路部４とを備えている。更に、メモリーカードコントローラ１は、クロック切替制御回路５、分周回路部６及びコンフィギュレーションレジスタ（図ではレジスタと示す）７を備えている。なお、メモリーカードコントローラ１は、１つのＩＣに集積されるようにしてもよい。

ＰＣＩインタフェース回路２は、ＰＣＩバス２０に接続されてＰＣＩバス２０とのインタフェースを行う。メモリーカードインタフェース回路部３は、カードスロット２１に接続され、カードスロット２１に接続されたＭＳ、ＳＤカードといった小型メモリーカード２２とのインタフェースを行う。メモリーカードインタフェース回路部３は、ＳＤカード用インタフェース回路（図ではＳＤＩＦ回路と示す）１１、ＭＳ用インタフェース回路（図ではＭＳＩＦ回路と示す）１２及びＩ／Ｏコントロール回路１３を備えており、Ｉ／Ｏコントロール回路１３は、カードスロット２１に接続された小型メモリーカード２２に応じてカードスロット２１を、ＳＤカード用インタフェース回路１１又はＭＳ用インタフェース回路１２のいずれかに排他的に接続する。なお、ＩＥＥＥ１３９４インタフェース回路部４は高速シリアルインタフェース回路部をなし、クロック切替制御回路７はクロック切替制御回路部をなす。

ＩＥＥＥ１３９４インタフェース回路部４は、ＩＥＥＥ１３９４用コネクタ（図ではコネクタと示す）２３に接続され、該ＩＥＥＥ１３９４用コネクタ２３に接続された機器とのインタフェースを行う。メモリーカードインタフェース回路部３及びＩＥＥＥ１３９４インタフェース回路部４は、それぞれＰＣＩインタフェース回路２に接続されている。ＩＥＥＥ１３９４インタフェース回路部４は、ＩＥＥＥ１３９４用ＰＬＬ回路１５と、ＩＥＥＥ１３９４用ＰＬＬ回路１５の動作制御を行うＰＬＬ制御回路１６とを備えている。ＩＥＥＥ１３９４用ＰＬＬ回路１５は、外部の発振器２４から２４.５７６ＭＨｚのクロックが入力され、該入力されたクロックから３９３.２１６ＭＨｚのＰＬＬクロックＣＬＫｉを生成し、該ＰＬＬクロックＣＬＫｉはＰＬＬ制御回路１６を介してＩＥＥＥ１３９４インタフェース回路部４の一部のブロックで使用すると共にクロック切替制御回路５に出力される。

クロック切替制御回路５は、ＰＬＬクロックＣＬＫｉ以外に、ＰＣＩインタフェース回路２を介してＰＣＩクロックＣＬＫｐが入力され、ＰＬＬクロックＣＬＫｉを出力する場合は分周回路部６に出力し、ＰＣＩクロックＣＬＫｐを出力する場合はＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ出力する。分周回路部６は、ＳＤカード用の分周回路であるＳＤ分周回路１７及びＭＳ用の分周回路であるＭＳ分周回路１８を備え、ＳＤ分周回路１７は、クロック切替制御回路５からＰＬＬクロックＣＬＫｉが入力されると、該ＰＬＬクロックＣＬＫｉを所定の分周比で分周してＳＤカード用インタフェース回路１１に出力する。また、ＭＳ分周回路１８は、クロック切替制御回路５からＰＬＬクロックＣＬＫｉが入力されると、該ＰＬＬクロックＣＬＫｉを所定の分周比で分周してＭＳ用インタフェース回路１２に出力する。コンフィギュレーションレジスタ７は、ＰＣＩインタフェース回路２に接続され、コンフィギュレーションレジスタ７に設定されたデータは、常時、クロック切替制御回路５に入力されている。

このような構成において、図２は、図１の構成の場合におけるクロックの流れを示した図である。
図２で示しているように、クロック切替制御回路５は、ＰＣＩバス２０及びＰＣＩインタフェース回路２を介してホスト装置からコンフィギュレーションレジスタ７に設定されたデータに応じて、入力されたＰＣＩクロックＣＬＫｐをＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ出力するか、又は入力されたＰＬＬクロックＣＬＫｉをＳＤ分周回路１７及びＭＳ分周回路１８にそれぞれ出力する。クロック切替制御回路５は、コンフィギュレーションレジスタ７に設定されたデータに応じて、ＰＣＩクロックＣＬＫｐ又はＰＬＬクロックＣＬＫｉのいずれかを排他的に出力する。

クロック切替制御回路５によってＰＬＬクロックＣＬＫｉが選択された場合について説明する。この場合、ＳＤ分周回路１７は、入力された周波数３９３.２１６ＭＨｚのＰＬＬクロックＣＬＫｉをＳＤカード用に８分周（４９.１５２ＭＨｚ）してＳＤカード用インタフェース回路１１に供給する。また、ＭＳ分周回路１８は、入力されたＰＬＬクロックＣＬＫｉをＭＳ用に１０分周（３９.３２１６ＭＨｚ）してＭＳ用インタフェース回路１２に供給する。
また、クロック切替制御回路５は、ＰＣＩクロックＣＬＫｐを選択すると、ＳＤ分周回路１７及びＭＳ分周回路１８へのクロックの供給を停止して、ＰＣＩクロックＣＬＫｐをＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ供給する。

ここで、コンフィギュレーションレジスタ７には、ＰＣＩバス２０及びＰＣＩインタフェース回路２を介してホスト装置から低消費電力モードを示すＰＣＩパワーマネジメントＤ２，Ｄ３ステートが設定される。ＰＬＬ制御回路１６は、コンフィギュレーションレジスタ７に低消費電力モードを示すＰＣＩパワーマネジメントＤ２、Ｄ３ステートが設定されると、ＩＥＥＥ１３９４用ＰＬＬ回路１５の動作を停止させてＰＬＬクロックＣＬＫｉの出力を停止させる。同時に、クロック切替制御回路５は、コンフィギュレーションレジスタ７に低消費電力モードを示すＰＣＩパワーマネジメントＤ２、Ｄ３ステートが設定されると、ＰＣＩクロックＣＬＫｐを選択し、ＰＣＩクロックＣＬＫｐをＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ供給する。また、クロック切替制御回路５は、低消費電力モード等から復帰してＩＥＥＥ１３９４用ＰＬＬ回路１５が動作を開始した場合は、ＰＬＬクロックＣＬＫｉが安定した状態になった後にＰＬＬクロックＣＬＫｉを選択してＰＣＩクロックＣＬＫｐの代わりに排他的に出力する。

ＰＬＬクロックＣＬＫｉの供給が停止する等して、クロック切替制御回路５がＰＣＩクロックＣＬＫｐを選択して出力した場合、ＰＣＩクロックＣＬＫｐへ切り替えることにより、ＰＬＬクロックＣＬＫｉを使用したときよりもパフォーマンスが低下するが、小型メモリーカード２２に対するアクセス制限を必要とせず、低消費電力モードもこれまで通り使用できるというメリットがある。なお、クロック切替制御回路５に対してクロック切り替えを行わせる方法としては、前記のようにハードウェアで自動的に行うか、又はハードウェアがソフトウェア側に切り替え可能であることを割り込み出力等で通知し、ソフトウェアがＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２内にそれぞれ設けられた内部レジスタ（図示せず）を設定する方法が考えられる。

また、クロック切替制御回路５は、ＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２内に設けられた内部レジスタ（図示せず）の設定を参照することにより、カードスロット２１に接続された小型メモリーカード２２の動作状態の検出を行っている。クロック切替制御回路５によるクロックの切り替えが小型メモリーカード２２の動作中に行われることによる弊害を避けるため、クロック切替制御回路５は、ＰＬＬ制御回路１６に対して、小型メモリーカード２２が動作中のときは低消費電力モード等によるＩＥＥＥ１３９４用ＰＬＬ回路１５の動作停止を禁止すると共に、小型メモリーカード２２へのアクセスが一通り完了した段階でＩＥＥＥ１３９４用ＰＬＬ回路１５の動作停止の禁止を解除するようにする。
ＰＣＩクロックＣＬＫｐのみでの動作モードを残しておく理由は、ＩＥＥＥ１３９４用機器を使用しないときはＩＥＥＥ１３９４用ＰＬＬ回路１５を動作させないようにすることで、消費電力の低減を図ることができるためである。

また、消費電力の低減を必要とせず、パフォーマンスを重視するシステムにも対応できるよう、小型メモリーカードが低消費電力モード等に入らない限りは、ＩＥＥＥ１３９４用コネクタ２３に接続された機器が低消費電力モードに入ってもＩＥＥＥ１３９４用ＰＬＬ回路１５の動作を停止させないようにすればよい。また、カードスロット２１に接続された小型メモリーカード２２の少なくとも１つが低消費電力モード等から復帰して動作を開始すると、クロック切替制御回路５がＰＬＬ制御回路１６に対してＩＥＥＥ１３９４用ＰＬＬ回路１５の動作を開始させるようにする制御を、ＰＣＩインタフェース回路２内に設けられた内部レジスタに設定することができるようにしてもよい。

このように、本第１の実施の形態におけるメモリーカードコントローラは、ＩＥＥＥ１３９４用インタフェース回路部４内のＩＥＥＥ１３９４用ＰＬＬ回路１５で生成されたＰＬＬクロックＣＬＫｉから各種小型メモリーカード２２に対応したクロックを分周回路部６でそれぞれ生成し、該生成した各クロックを該各小型メモリーカード用のそれぞれのインタフェース回路１１，１２に対応して供給するようにしたことから、外部に発振器を設ける必要がなく、内部にＰＬＬ回路を追加して設ける必要もなく、各小型メモリーカード２２の動作周波数の最大規格に近い周波数を供給することができるため、消費電力を増大させることなく、パフォーマンスを向上させることができると共にコストダウンを図ることができる。

第２の実施の形態．
前記第１の実施の形態において、更にクロック切替制御回路５に外部の発振器からのクロックを入力するようにし、クロック切替制御回路５は、ＰＣＩクロックＣＬＫｐ、ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅのいずれか１つを排他的に選択して出力するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態におけるメモリーカードコントローラの構成例を示した概略のブロック図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図３における図１との相違点は、図１のクロック切替制御回路５に外部の発振器２５からの外部クロックＣＬＫｅが入力されるようにし、クロック切替制御回路５は、ＰＣＩクロックＣＬＫｐ、ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅのいずれか１つを選択して出力するようにしたことにある。これに伴って、図１のクロック切替制御回路５をクロック切替制御回路５ａに、図１のメモリーカードコントローラ１をメモリーカードコントローラ１ａにそれぞれした。
図３において、メモリーカードコントローラ１ａは、ＰＣＩインタフェース回路２と、メモリーカードインタフェース回路部３と、ＩＥＥＥ１３９４インタフェース回路部４と、クロック切替制御回路５ａと、分周回路部６と、コンフィギュレーションレジスタ７とを備えている。なお、メモリーカードコントローラ１ａは、１つのＩＣに集積されるようにしてもよい。

クロック切替制御回路５ａは、ＰＬＬクロックＣＬＫｉ、ＰＣＩクロックＣＬＫｐ及び外部クロックＣＬＫｅがそれぞれ入力され、ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅを出力する場合は分周回路部６に出力し、ＰＣＩクロックＣＬＫｐを出力する場合はＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ出力する。ＳＤ分周回路１７は、クロック切替制御回路５ａからＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅが入力されると、該ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅを所定の分周比で分周してＳＤカード用インタフェース回路１１に出力する。また、ＭＳ分周回路１８は、クロック切替制御回路５ａからＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅが入力されると、該ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅを所定の分周比で分周してＭＳ用インタフェース回路１２に出力する。コンフィギュレーションレジスタ７に設定されたデータは、常時、クロック切替制御回路５ａに入力されている。

このような構成において、図４は、図３の構成の場合におけるクロックの流れを示した図である。
図４で示しているように、クロック切替制御回路５ａは、ＰＣＩバス２０及びＰＣＩインタフェース回路２を介してホスト装置からコンフィギュレーションレジスタ７に設定されたデータに応じて、入力されたＰＣＩクロックＣＬＫｐをＳＤカード用インタフェース回路１１及びＭＳ用インタフェース回路１２にそれぞれ出力するか、入力されたＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅをＳＤ分周回路１７及びＭＳ分周回路１８にそれぞれ出力する。クロック切替制御回路５ａは、コンフィギュレーションレジスタ７に設定されたデータに応じて、ＰＣＩクロックＣＬＫｐ、ＰＬＬクロックＣＬＫｉ又は外部クロックＣＬＫｅのいずれか１つを排他的に出力する。なお、外部クロックＣＬＫｅの周波数は、ＰＬＬクロックＣＬＫｉと同じ周波数にしてもよいし、異なる周波数にしてもよい。また、クロック切替制御回路５ａのその他の動作は、第１の実施の形態におけるクロック切替制御回路５と同様であるのでその説明を省略する。

このように、本第２の実施の形態におけるメモリーカードコントローラは、前記第１の実施の形態と同様の効果を得ることができると共に、ＰＬＬクロックＣＬＫｉを使用せずに、ＰＣＩクロックＣＬＫｐと外部クロックＣＬＫｅのいずれかを用いてメモリーカードインタフェース回路部３を動作させることも可能になる。また、外部クロックＣＬＫｅを使用して動作させるために入力端子を設けておくことは、メモリーカードコントローラのテストを容易にすることができ、このようなテストモードの設定に関しては、内部のレジスタ設定、又は外部の端子での設定が考えられる。

なお、前記第１及び第２の各実施の形態における分周回路部６での分周比は一例であり、さまざまなメモリーカードへの対応を考え、それぞれのカードでの最適な分周比に設定するようにすればよい。

また、小型メモリーカードとしてマルチメディアカード（ＭＭＣ）（登録商標）及びｘＤＰｉｃｔｕｒｅＣａｒｄ（ｘＤピクチャーカード）（登録商標）を使用する場合は、メモリーカードインタフェース回路部３内にＭＭＣ用インタフェース回路及びｘＤピクチャーカード用インタフェース回路を設けると共に、該ＭＭＣ用インタフェース回路にクロックを供給するＭＭＣ用の分周回路、及び該ｘＤピクチャーカード用インタフェース回路にクロックを供給するｘＤピクチャーカード用の分周回路をそれぞれ分周回路部６内に設けるようにすればよい。このように、前記した種類以外のメモリーカードを使用する場合は、該メモリーカードに対するインタフェース回路及び分周回路をそれぞれ設けるようにすればよい。

また、前記第１及び第２の各実施の形態の説明では、説明を簡単にするためにカードスロットに１つの小型メモリーカードが接続された場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、カードスロットに各種類の小型メモリーカードが同時に接続される場合にも適用することができる。

本発明の第１の実施の形態におけるメモリーカードコントローラの構成例を示した概略のブロック図である。図１の構成の場合におけるクロックの流れを示した図である。本発明の第２の実施の形態におけるメモリーカードコントローラの構成例を示した概略のブロック図である。図３の構成の場合におけるクロックの流れを示した図である。従来のメモリーカードコントローラの構成例を示した概略のブロック図である。図５の構成の場合におけるクロックの流れを示した図である。従来のメモリーカードコントローラの他の構成例を示した概略のブロック図である。

符号の説明

１，１ａメモリーカードコントローラ
２ＰＣＩインタフェース回路
３メモリーカードインタフェース回路部
４ＩＥＥＥ１３９４インタフェース回路部
５，５ａクロック切替制御回路
６分周回路部
７コンフィギュレーションレジスタ
１１ＳＤカード用インタフェース回路
１２ＭＳ用インタフェース回路
１３Ｉ／Ｏコントロール回路
１５ＩＥＥＥ１３９４用ＰＬＬ回路
１６ＰＬＬ制御回路
１７ＳＤ分周回路
１８ＭＳ分周回路
２０ＰＣＩバス
２１カードスロット
２２小型メモリーカード
２３ＩＥＥＥ１３９４用コネクタ
２４，２５発振器

Claims

接続された異なる種類のメモリーカードとのインタフェースを対応して行う各メモリーカード用インタフェース回路を有するメモリーカードインタフェース回路部と、該各メモリーカード用インタフェース回路でそれぞれ必要とする各クロックの周波数よりも高い周波数の第１クロックを生成して使用する接続された機器とのインタフェースを行う高速シリアルインタフェース回路部とを備えたメモリーカードコントローラにおいて、
前記第１クロックを異なる所定の分周比でそれぞれ分周して対応する前記各メモリーカード用インタフェース回路に供給する各分周回路を有する分周回路部を備えることを特徴とするメモリーカードコントローラ。
前記各メモリーカード用インタフェース回路は、対応するメモリーカードと該メモリーカードの動作制御を行うホスト装置とのインタフェースをそれぞれ行い、前記第１クロックと、該ホスト装置から供給される第２クロックのいずれか一方を排他的に選択して出力するクロック切替制御回路部を備え、該クロック切替制御回路部は、前記第１クロックを選択した場合、該第１クロックを前記各分周回路にそれぞれ出力し、前記第２クロックを選択した場合は、該第２クロックを前記各メモリーカード用インタフェース回路にそれぞれ出力することを特徴とする請求項１記載のメモリーカードコントローラ。
前記第２クロックは、前記各メモリーカード用インタフェース回路でそれぞれ必要とする各クロックの少なくとも一方の周波数よりも低い周波数であることを特徴とする請求項２記載のメモリーカードコントローラ。
前記クロック切替制御回路部は、前記ホスト装置から入力された指令に基づいて、前記第１クロック又は第２クロックのいずれか一方を排他的に選択して出力することを特徴とする請求項２又は３記載のメモリーカードコントローラ。
前記クロック切替制御回路部は、前記第１クロックの入力が停止すると前記第２クロックを選択して出力することを特徴とする請求項２、３又は４記載のメモリーカードコントローラ。
前記クロック切替制御回路部は、外部の発振器からの第３クロックが入力され、前記ホスト装置から入力された指令に基づいて、前記第１クロック、第２クロック又は第３クロックのいずれか１つを排他的に選択し、前記第３クロックを選択した場合、該第３クロックを前記各分周回路にそれぞれ出力することを特徴とする請求項５記載のメモリーカードコントローラ。
前記クロック切替制御回路部は、前記高速シリアルインタフェース回路部による第１クロック生成開始時に前記第１クロックを選択した場合、入力された第１クロックの周波数が安定した後に出力することを特徴とする請求項２、３、４、５又は６記載のメモリーカードコントローラ。
前記クロック切替制御回路部は、前記高速シリアルインタフェース回路部に対して、接続された前記メモリーカードの少なくとも１つが動作中のときは第１クロックの出力停止動作を禁止し、接続されたすべての前記メモリーカードへのアクセスが完了すると該第１クロックの出力停止動作の禁止を解除することを特徴とする請求項２、３、４、５、６又は７記載のメモリーカードコントローラ。