JP2002182803A - コンピュータ・システムの動作のサスペンドとレジュームを行う方法および装置 - Google Patents
コンピュータ・システムの動作のサスペンドとレジュームを行う方法および装置Info
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- G06F3/0601—Interfaces specially adapted for storage systems
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Abstract
(57)【要約】
【課題】 コンピュータ・システム構成要素の状態を保
存する方法および装置が、バッテリ式コンピュータ・シ
ステム内の集積回路が完全に遮断された後のコンピュー
タ・システムの再開機能を提供する。 【解決手段】 状態は、コンピュータ・システム構成要
素内の走査ラッチを使用して読み取る。走査レジスタ
に、内部走査連鎖を介して内部でアクセスするか、シリ
アル・テスト・ポート・インタフェースまたは境界走査
インタフェースを使用して外部からアクセスすることが
できる。次に、状態は不揮発性記憶域に保存され、コン
ピュータ・システム構成要素から電源が遮断される。
存する方法および装置が、バッテリ式コンピュータ・シ
ステム内の集積回路が完全に遮断された後のコンピュー
タ・システムの再開機能を提供する。 【解決手段】 状態は、コンピュータ・システム構成要
素内の走査ラッチを使用して読み取る。走査レジスタ
に、内部走査連鎖を介して内部でアクセスするか、シリ
アル・テスト・ポート・インタフェースまたは境界走査
インタフェースを使用して外部からアクセスすることが
できる。次に、状態は不揮発性記憶域に保存され、コン
ピュータ・システム構成要素から電源が遮断される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはコンピュ
ータ・システムに関し、より詳細にはマイクロプロセッ
サおよび周辺装置の電源を切る前にコンピュータ・シス
テムの状態を保存することによってコンピュータ・シス
テムをサスペンド、レジュームする方法および装置に関
する。
ータ・システムに関し、より詳細にはマイクロプロセッ
サおよび周辺装置の電源を切る前にコンピュータ・シス
テムの状態を保存することによってコンピュータ・シス
テムをサスペンド、レジュームする方法および装置に関
する。
【０００２】
【従来の技術】現在のコンピュータ・システムは、シス
テム活動が不要な時にコンピュータ・システムが生じさ
せるエネルギーや熱を節約する電源管理機能を備えてい
る。ノートブック・コンピュータ・システムや携帯情報
端末（ＰＤＡ）も、電源管理機能を使用してバッテリ電
力を節約する。コンピュータ・システムは、完全な電源
遮断状態にすることもでき、あるいはまた、たとえば、
「サスペンド（一時休止）」または「レジューム（再
開）」など様々な技術用語で呼ばれるモードであって、
コンピュータ・システムの一部を活動状態にして完全な
システム動作を再開する刺激を待つ動作モードにするこ
ともできる。動作を再開するために検出可能な刺激の例
としては、マウスの動き、モデムのダイヤルイン、ロー
カル・エリア・ネットワーク（ＬＡＮ）活動などがあ
る。
テム活動が不要な時にコンピュータ・システムが生じさ
せるエネルギーや熱を節約する電源管理機能を備えてい
る。ノートブック・コンピュータ・システムや携帯情報
端末（ＰＤＡ）も、電源管理機能を使用してバッテリ電
力を節約する。コンピュータ・システムは、完全な電源
遮断状態にすることもでき、あるいはまた、たとえば、
「サスペンド（一時休止）」または「レジューム（再
開）」など様々な技術用語で呼ばれるモードであって、
コンピュータ・システムの一部を活動状態にして完全な
システム動作を再開する刺激を待つ動作モードにするこ
ともできる。動作を再開するために検出可能な刺激の例
としては、マウスの動き、モデムのダイヤルイン、ロー
カル・エリア・ネットワーク（ＬＡＮ）活動などがあ
る。
【０００３】ユーザがコンピュータ・システムを操作し
ているとき、「サスペンド」機能は迅速な操作にとって
重要である。ユーザ入力がない短い時間の間だけコンピ
ュータ・システムが省エネルギー状態になっているとき
に、完全な電源遮断状態からコンピュータ・システムを
ブートまたは再構成しなければならないのは望ましくな
い。しかし、サスペンド機能は一般に、コンピュータ・
システムを制御するマイクロプロセッサの電源を遮断し
ない。現在のコンピュータ・システムで使用されている
ような大規模マイクロプロセッサやその他の集積回路に
は、何千万ものトランジスタが搭載されている。マイク
ロプロセッサその他の集積回路が完全に静止状態にある
ときの漏れ電流が大き過ぎて、長時間のバッテリ寿命や
安全なエネルギー管理方針の実現ができない場合もあ
る。
ているとき、「サスペンド」機能は迅速な操作にとって
重要である。ユーザ入力がない短い時間の間だけコンピ
ュータ・システムが省エネルギー状態になっているとき
に、完全な電源遮断状態からコンピュータ・システムを
ブートまたは再構成しなければならないのは望ましくな
い。しかし、サスペンド機能は一般に、コンピュータ・
システムを制御するマイクロプロセッサの電源を遮断し
ない。現在のコンピュータ・システムで使用されている
ような大規模マイクロプロセッサやその他の集積回路に
は、何千万ものトランジスタが搭載されている。マイク
ロプロセッサその他の集積回路が完全に静止状態にある
ときの漏れ電流が大き過ぎて、長時間のバッテリ寿命や
安全なエネルギー管理方針の実現ができない場合もあ
る。
【０００４】システム設計では、プロセッサやその他の
システム構成要素を実現する装置を選択する際に、動作
電力と漏れ電流との兼ね合いを図る。動作電力を低くす
る場合、論理回路には低供給電圧、したがって低閾値電
圧が望ましい。しかし、低閾値論理回路は、装置が休止
状態のときに高い漏れ電流を生じさせる。
システム構成要素を実現する装置を選択する際に、動作
電力と漏れ電流との兼ね合いを図る。動作電力を低くす
る場合、論理回路には低供給電圧、したがって低閾値電
圧が望ましい。しかし、低閾値論理回路は、装置が休止
状態のときに高い漏れ電流を生じさせる。
【０００５】高漏れ電流を防止するために、コンピュー
タ・システム内の電子回路から電力を遮断することがで
きる。しかし、電力を遮断すると、マイクロプロセッサ
その他の集積回路の状態が失われることになる。状況に
よっては、ソフトを使用して電源遮断前の状態を取り出
し、記憶することができることもある。しかし、ＬＡＮ
コントローラや記憶装置コントローラなどの周辺装置コ
ントローラの場合、集積回路の状態にオペレーティング
・システム・ソフトウェアからアクセスできないことが
多い。そのため、ハードウエアの状態や構成を保存する
ことができず、ハードウェアを静止状態で電源が投入さ
れたままにしておくか、またはオペレーティング・シス
テムがシステムを遮断し、後で再始動する必要がある。
タ・システム内の電子回路から電力を遮断することがで
きる。しかし、電力を遮断すると、マイクロプロセッサ
その他の集積回路の状態が失われることになる。状況に
よっては、ソフトを使用して電源遮断前の状態を取り出
し、記憶することができることもある。しかし、ＬＡＮ
コントローラや記憶装置コントローラなどの周辺装置コ
ントローラの場合、集積回路の状態にオペレーティング
・システム・ソフトウェアからアクセスできないことが
多い。そのため、ハードウエアの状態や構成を保存する
ことができず、ハードウェアを静止状態で電源が投入さ
れたままにしておくか、またはオペレーティング・シス
テムがシステムを遮断し、後で再始動する必要がある。
【０００６】
【発明が解決しようとする課題】したがって、コンピュ
ータ・システムの構成要素の状態を保存し、それによっ
て動作を再開するためにコンピュータ・システムをリブ
ートしなくてもコンピュータ・システムの構成要素から
電源を遮断することができるようにすることによって、
コンピュータ・システムの動作をサスペンドし、レジュ
ームする方法および装置を提供することが望ましいであ
ろう。
ータ・システムの構成要素の状態を保存し、それによっ
て動作を再開するためにコンピュータ・システムをリブ
ートしなくてもコンピュータ・システムの構成要素から
電源を遮断することができるようにすることによって、
コンピュータ・システムの動作をサスペンドし、レジュ
ームする方法および装置を提供することが望ましいであ
ろう。
【０００７】
【課題を解決するための手段】コンピュータ・システム
の構成要素の状態を保存し、それによってコンピュータ
・システムの構成要素から電源を遮断することができる
ようにすることによって、コンピュータ・システムをサ
スペンドし、レジュームするという目的は、コンピュー
タ・システム内の１つまたは複数の構成要素の内部レジ
スタの状態を保存してコンピュータ・システムの動作の
サスペンドとレジュームを行う方法およびシステムで達
成される。状態は、コンピュータ・システム構成要素内
の走査ラッチを使用して読み取る。走査レジスタに、内
部走査連鎖を介して内部でアクセスするか、シリアル・
テスト・ポート・インタフェースまたは境界走査インタ
フェースを使用して外部からアクセスすることができ
る。次に、状態は不揮発性記憶域に保存され、コンピュ
ータ・システム構成要素から電源が遮断される。レジュ
ーム信号を受け取ると、コンピュータ・システム構成要
素に電力が復元され、保存された状態が不揮発性記憶域
から読み取られ、その状態がコンピュータ・システム構
成要素に書き戻される。状態は、走査連鎖を介して内部
で、またはシリアル・テスト・ポート・インタフェース
または境界走査インタフェースを使用して外部から書き
戻される。その後、コンピュータ・システム構成要素が
前に保存された状態で、コンピュータ・システムの実行
が再開する。
の構成要素の状態を保存し、それによってコンピュータ
・システムの構成要素から電源を遮断することができる
ようにすることによって、コンピュータ・システムをサ
スペンドし、レジュームするという目的は、コンピュー
タ・システム内の１つまたは複数の構成要素の内部レジ
スタの状態を保存してコンピュータ・システムの動作の
サスペンドとレジュームを行う方法およびシステムで達
成される。状態は、コンピュータ・システム構成要素内
の走査ラッチを使用して読み取る。走査レジスタに、内
部走査連鎖を介して内部でアクセスするか、シリアル・
テスト・ポート・インタフェースまたは境界走査インタ
フェースを使用して外部からアクセスすることができ
る。次に、状態は不揮発性記憶域に保存され、コンピュ
ータ・システム構成要素から電源が遮断される。レジュ
ーム信号を受け取ると、コンピュータ・システム構成要
素に電力が復元され、保存された状態が不揮発性記憶域
から読み取られ、その状態がコンピュータ・システム構
成要素に書き戻される。状態は、走査連鎖を介して内部
で、またはシリアル・テスト・ポート・インタフェース
または境界走査インタフェースを使用して外部から書き
戻される。その後、コンピュータ・システム構成要素が
前に保存された状態で、コンピュータ・システムの実行
が再開する。
【０００８】
【発明の実施の形態】図面、特に図１を参照すると、本
発明の好ましい実施形態を実現することができるコンピ
ュータ・システム構成要素１０のブロック図が図示され
ている。コンピュータ・システム構成要素１０は、たと
えばプロセッサ・コア、コンピュータ・システム特定用
途向け集積回路（ＡＳＩＣ）、または周辺装置コントロ
ーラとすることができる。システム構成要素１０は、コ
ンピュータ・システムの動作に従って機能を実行する、
機能論理ブロック１１Ａ、１１Ｂ、および１１Ｃを含
む。レベルセンシティブ走査設計（ＬＳＳＤ）走査連鎖
１２を備え、機能論理ブロック１１Ａ、１１Ｂ、および
１１Ｃ内の内部レジスタの状態の読みとりと書き込みを
行う。ＬＳＳＤ走査連鎖１２は、典型的には、テストお
よび検証目的のためにもうけられる。システム構成要素
１０内のすべての状態保持要素にアクセスすることによ
って、コンピュータ・システムで使用する前に設計の検
証と生産ライン・テストの両方を行うことができる。本
発明の技法と共に使用可能な走査連鎖アーキテクチャに
ついては、米国特許第５９２０５７５号に記載されてい
るが、本発明の主旨および範囲から逸脱することなく、
他の境界走査回路、テスト・ポート回路およびトポロジ
も使用することができる。
発明の好ましい実施形態を実現することができるコンピ
ュータ・システム構成要素１０のブロック図が図示され
ている。コンピュータ・システム構成要素１０は、たと
えばプロセッサ・コア、コンピュータ・システム特定用
途向け集積回路（ＡＳＩＣ）、または周辺装置コントロ
ーラとすることができる。システム構成要素１０は、コ
ンピュータ・システムの動作に従って機能を実行する、
機能論理ブロック１１Ａ、１１Ｂ、および１１Ｃを含
む。レベルセンシティブ走査設計（ＬＳＳＤ）走査連鎖
１２を備え、機能論理ブロック１１Ａ、１１Ｂ、および
１１Ｃ内の内部レジスタの状態の読みとりと書き込みを
行う。ＬＳＳＤ走査連鎖１２は、典型的には、テストお
よび検証目的のためにもうけられる。システム構成要素
１０内のすべての状態保持要素にアクセスすることによ
って、コンピュータ・システムで使用する前に設計の検
証と生産ライン・テストの両方を行うことができる。本
発明の技法と共に使用可能な走査連鎖アーキテクチャに
ついては、米国特許第５９２０５７５号に記載されてい
るが、本発明の主旨および範囲から逸脱することなく、
他の境界走査回路、テスト・ポート回路およびトポロジ
も使用することができる。
【０００９】ＬＳＳＤ走査連鎖１２に加えて、ＪＴＡＧ
（Joint Test Action Group）インタフェース１３がシ
ステム構成要素１０に組み込まれている。ＪＴＡＧイン
タフェース１３は、外部テスタがシステム構成要素１０
内の内部レジスタにアクセスするための接続線１５を備
え、ほとんどすべての内部ラッチの状態を、一般にはシ
ステム構成要素１０をテストする目的で、読み書きする
ことができるようにする。ＪＴＡＧインタフェース１３
の詳細については、ＩＥＥＥ（米国電気電子学会）規格
１１４９．１「IEEE Standard Test Access Port and B
oundary Scan Architecture」および１１４９．１仕様
１９９４年補足版で規定されている。使用するインタフ
ェースはＪＴＡＧタイプのインタフェースには限定され
ないが、現在一般に入手可能なテスト装置との互換性を
持たせるために、ＪＴＡＧ規格インタフェースと実質的
に互換性のあるＪＴＡＧハードウェア層およびプロトコ
ルを使用すれば好都合である。
（Joint Test Action Group）インタフェース１３がシ
ステム構成要素１０に組み込まれている。ＪＴＡＧイン
タフェース１３は、外部テスタがシステム構成要素１０
内の内部レジスタにアクセスするための接続線１５を備
え、ほとんどすべての内部ラッチの状態を、一般にはシ
ステム構成要素１０をテストする目的で、読み書きする
ことができるようにする。ＪＴＡＧインタフェース１３
の詳細については、ＩＥＥＥ（米国電気電子学会）規格
１１４９．１「IEEE Standard Test Access Port and B
oundary Scan Architecture」および１１４９．１仕様
１９９４年補足版で規定されている。使用するインタフ
ェースはＪＴＡＧタイプのインタフェースには限定され
ないが、現在一般に入手可能なテスト装置との互換性を
持たせるために、ＪＴＡＧ規格インタフェースと実質的
に互換性のあるＪＴＡＧハードウェア層およびプロトコ
ルを使用すれば好都合である。
【００１０】本発明は、機能論理ブロック１１Ａ、１１
Ｂ、および１１Ｃからの状態情報を新規な方法で使用し
て、コンピュータ・システムがサスペンド動作になる前
にシステム構成要素１０の状態を記憶し、レジューム動
作の前にその状態を回復する。ＬＳＳＤ走査連鎖１２と
の間で読み書きされる状態情報には、様々な手段でアク
セスすることができる。ＬＳＳＤ走査連鎖１２には、シ
ステム構成要素１０内から直接、またはＪＴＡＧインタ
フェース１３を介した特別なコマンドによって、あるい
はシステム構成要素１０を走査モードにすることにより
境界走査インタフェース１４を介してアクセスすること
ができる。走査モードは、ＪＴＡＧインタフェース１３
を介して入力されるコマンドを介して、または境界走査
インタフェース１４の一部を形成する外部ピン接続を介
して、開始および終了させることができる。
Ｂ、および１１Ｃからの状態情報を新規な方法で使用し
て、コンピュータ・システムがサスペンド動作になる前
にシステム構成要素１０の状態を記憶し、レジューム動
作の前にその状態を回復する。ＬＳＳＤ走査連鎖１２と
の間で読み書きされる状態情報には、様々な手段でアク
セスすることができる。ＬＳＳＤ走査連鎖１２には、シ
ステム構成要素１０内から直接、またはＪＴＡＧインタ
フェース１３を介した特別なコマンドによって、あるい
はシステム構成要素１０を走査モードにすることにより
境界走査インタフェース１４を介してアクセスすること
ができる。走査モードは、ＪＴＡＧインタフェース１３
を介して入力されるコマンドを介して、または境界走査
インタフェース１４の一部を形成する外部ピン接続を介
して、開始および終了させることができる。
【００１１】ＬＳＳＤアーキテクチャは、すべての内部
ラッチの状態にアクセスすることができるため、本発明
の技法を実施するのに有利である。さらに、ＬＳＳＤ構
造は、ＬＳＳＤテスト対応設計にすでに組み込まれてお
り、そのため本発明は、新たな回路設計技法や、ＬＳＳ
Ｄ走査連鎖を組み込んで設計されている回路の変更を必
要としない。「バブル走査」と呼ぶ他の手法では、各Ｌ
ＳＳＤラッチにもう一つ低漏れ電流状態保存装置を追加
する。この状態保存装置を使用して、低電力期間（サス
ペンド・モードなど）中にラッチの状態を保持する。本
発明とは異なり、状態保存ラッチを含む構成要素への電
力を維持しなければならない。さらに、「バブル走査」
手法を実現するには、新たな回路設計とより多くの回路
面積を必要とする。半導体製造業者は、再使用可能回路
ライブラリに多大な投資をしており、システム全体の設
計には現在標準ＬＳＳＤ構造が組み込まれている。本発
明は、既存のアーキテクチャに単純な制御論理回路と制
御ソフトウェアを加えることにより、これらの投資を利
用することができる。
ラッチの状態にアクセスすることができるため、本発明
の技法を実施するのに有利である。さらに、ＬＳＳＤ構
造は、ＬＳＳＤテスト対応設計にすでに組み込まれてお
り、そのため本発明は、新たな回路設計技法や、ＬＳＳ
Ｄ走査連鎖を組み込んで設計されている回路の変更を必
要としない。「バブル走査」と呼ぶ他の手法では、各Ｌ
ＳＳＤラッチにもう一つ低漏れ電流状態保存装置を追加
する。この状態保存装置を使用して、低電力期間（サス
ペンド・モードなど）中にラッチの状態を保持する。本
発明とは異なり、状態保存ラッチを含む構成要素への電
力を維持しなければならない。さらに、「バブル走査」
手法を実現するには、新たな回路設計とより多くの回路
面積を必要とする。半導体製造業者は、再使用可能回路
ライブラリに多大な投資をしており、システム全体の設
計には現在標準ＬＳＳＤ構造が組み込まれている。本発
明は、既存のアーキテクチャに単純な制御論理回路と制
御ソフトウェアを加えることにより、これらの投資を利
用することができる。
【００１２】図２を参照すると、図１のＬＳＳＤ走査連
鎖１２内の走査セルの構造が図示されている。レジスタ
１６は、機能論理ブロック１１Ａ、１１Ｂ、および１１
Ｃから論理値をロードするシステム・データ入力線１８
と、機能論理ブロック１１Ａ、１１Ｂ、および１１Ｃ内
に論理値を設定するシステム・データ出力線１７とを備
える。レジスタ１６は、鎖状に直列接続され、各鎖の先
端には論理値をロードする走査データ入力線があり、各
鎖の終端には走査データ出力線がある。この連鎖の入力
と出力には内部でだけでなく、境界走査インタフェース
１４およびＪＴＡＧインタフェース１５を介してアクセ
スすることができる。走査クロックによって、ＬＳＳＤ
走査連鎖１２内のデータのシフトが制御され、システム
・クロックによって、通常のシステム動作のための高周
波数クロックが供給される。
鎖１２内の走査セルの構造が図示されている。レジスタ
１６は、機能論理ブロック１１Ａ、１１Ｂ、および１１
Ｃから論理値をロードするシステム・データ入力線１８
と、機能論理ブロック１１Ａ、１１Ｂ、および１１Ｃ内
に論理値を設定するシステム・データ出力線１７とを備
える。レジスタ１６は、鎖状に直列接続され、各鎖の先
端には論理値をロードする走査データ入力線があり、各
鎖の終端には走査データ出力線がある。この連鎖の入力
と出力には内部でだけでなく、境界走査インタフェース
１４およびＪＴＡＧインタフェース１５を介してアクセ
スすることができる。走査クロックによって、ＬＳＳＤ
走査連鎖１２内のデータのシフトが制御され、システム
・クロックによって、通常のシステム動作のための高周
波数クロックが供給される。
【００１３】次に図３を参照すると、本発明の好ましい
実施形態によるコンピュータ・システムが図示されてい
る。コンピュータ・システム・コア２０は、コンピュー
タ・システムのための大規模ビルディング・ブロックで
ある。バス４３を介してインタフェースする外部装置４
２が、コンピュータ・システムの機能部分を完結してい
る。外部装置には、メモリ、記憶装置、グラフィックス
装置、人間による入力装置などがある。コンピュータ・
システム・コア２０の外部にある不揮発性記憶装置４０
を使用して、本発明のサスペンド／レジューム機能のた
めの状態情報が記憶される。コンピュータ・システムに
は、ＮＭＯＳトランジスタ４１を含む制御可能電源も組
み込まれ、コンピュータ・システム・コア２０内の各ブ
ロックへの主電力を制御する。コンピュータ・システム
・コア２０の各部内の状態情報を保持し、電源制御論理
回路２４と、完全に電源遮断することができないその他
のコンピュータ・システム構成要素とに待機電力を供給
するために、低電流待機電源接続線４４を備える。
実施形態によるコンピュータ・システムが図示されてい
る。コンピュータ・システム・コア２０は、コンピュー
タ・システムのための大規模ビルディング・ブロックで
ある。バス４３を介してインタフェースする外部装置４
２が、コンピュータ・システムの機能部分を完結してい
る。外部装置には、メモリ、記憶装置、グラフィックス
装置、人間による入力装置などがある。コンピュータ・
システム・コア２０の外部にある不揮発性記憶装置４０
を使用して、本発明のサスペンド／レジューム機能のた
めの状態情報が記憶される。コンピュータ・システムに
は、ＮＭＯＳトランジスタ４１を含む制御可能電源も組
み込まれ、コンピュータ・システム・コア２０内の各ブ
ロックへの主電力を制御する。コンピュータ・システム
・コア２０の各部内の状態情報を保持し、電源制御論理
回路２４と、完全に電源遮断することができないその他
のコンピュータ・システム構成要素とに待機電力を供給
するために、低電流待機電源接続線４４を備える。
【００１４】コンピュータ・システム・コア２０内で
は、プロセッサ・コア２１がプログラム命令の実行とデ
ータ値の操作を行う。シリアル・ポート、直接メモリ・
アクセス（ＤＭＡ）コントローラなどの内蔵周辺装置２
３が、コンピュータ・システム機能を提供する。外部バ
ス・インタフェース２９は、Ｉ／Ｏブロック４５を介し
て外部装置４２へのバス４３接続を行う。プロセッサ・
コア２１、Ｉ／Ｏブロック４５、内蔵周辺装置２３、お
よび外部バス・インタフェース２９はすべて、ＬＳＳＤ
走査連鎖レジスタを含む。各連鎖からの走査データ出力
線３２はマルチプレクサ２７に結合され、電力制御プロ
セッサ２４に接続する個々の走査連鎖出力線３４の選択
を可能にしている。電力制御論理回路２４は、マルチプ
レクサ制御信号線３３を介して走査連鎖を選択し、制御
バス・インタフェース３８を介して走査連鎖を含むブロ
ックからの状態情報の入手と転送を制御することによっ
て、走査連鎖レジスタを読み取る。電力制御論理回路２
４が、走査連鎖の読取りによってコンピュータ・システ
ム・コア２０の状態を取り出した後、そのデータは不揮
発性内部記憶域２６に記憶される。不揮発性内部記憶域
２６には、待機電力４４によって電力供給するか、また
は電気的消去可能読取り専用メモリなど状態保持のため
に電力を必要としない技法で実現することができる。状
態情報がまず不揮発性外部記憶装置４０に送られてか
ら、制御可能電源２４がコンピュータ・システム・コア
２０への電力供給を不能にする場合、不揮発性内部記憶
域２６には、制御可能電源４１を介して供給されるコン
ピュータ・システム・コア主電力によって電力供給する
こともできる。Ｉ／Ｏブロック４５には、制御可能電源
４１が電力供給を不能にする前に適切な値をロードする
ことができる。これは、外部装置４２のいずれかを電源
遮断することができない場合に必要になる。コンピュー
タ・システム・コア２０への外部接続の状態を制御し
て、外部装置４２の高電流漏れ状態や、誤りバス・サイ
クルの発生、外部装置４２の損傷を回避しなければなら
ない。
は、プロセッサ・コア２１がプログラム命令の実行とデ
ータ値の操作を行う。シリアル・ポート、直接メモリ・
アクセス（ＤＭＡ）コントローラなどの内蔵周辺装置２
３が、コンピュータ・システム機能を提供する。外部バ
ス・インタフェース２９は、Ｉ／Ｏブロック４５を介し
て外部装置４２へのバス４３接続を行う。プロセッサ・
コア２１、Ｉ／Ｏブロック４５、内蔵周辺装置２３、お
よび外部バス・インタフェース２９はすべて、ＬＳＳＤ
走査連鎖レジスタを含む。各連鎖からの走査データ出力
線３２はマルチプレクサ２７に結合され、電力制御プロ
セッサ２４に接続する個々の走査連鎖出力線３４の選択
を可能にしている。電力制御論理回路２４は、マルチプ
レクサ制御信号線３３を介して走査連鎖を選択し、制御
バス・インタフェース３８を介して走査連鎖を含むブロ
ックからの状態情報の入手と転送を制御することによっ
て、走査連鎖レジスタを読み取る。電力制御論理回路２
４が、走査連鎖の読取りによってコンピュータ・システ
ム・コア２０の状態を取り出した後、そのデータは不揮
発性内部記憶域２６に記憶される。不揮発性内部記憶域
２６には、待機電力４４によって電力供給するか、また
は電気的消去可能読取り専用メモリなど状態保持のため
に電力を必要としない技法で実現することができる。状
態情報がまず不揮発性外部記憶装置４０に送られてか
ら、制御可能電源２４がコンピュータ・システム・コア
２０への電力供給を不能にする場合、不揮発性内部記憶
域２６には、制御可能電源４１を介して供給されるコン
ピュータ・システム・コア主電力によって電力供給する
こともできる。Ｉ／Ｏブロック４５には、制御可能電源
４１が電力供給を不能にする前に適切な値をロードする
ことができる。これは、外部装置４２のいずれかを電源
遮断することができない場合に必要になる。コンピュー
タ・システム・コア２０への外部接続の状態を制御し
て、外部装置４２の高電流漏れ状態や、誤りバス・サイ
クルの発生、外部装置４２の損傷を回避しなければなら
ない。
【００１５】電力制御論理回路２４は、プロセッサまた
はハードウェア論理ブロックとすることができ、制御バ
ス・インタフェース３８を介してプロセッサ・コア２１
からコマンドを取り出すことによって、コンピュータ・
システム・コア２０のサスペンド・シーケンスを開始す
る。あるいは、電力制御論理回路２４とプロセッサ・コ
ア２１との間に結合された１本の制御線など、サスペン
ド要求を発生させる他の方式を実施することもできる。
電力制御論理回路２４は、クロック制御回路２２を制御
することによって、プロセッサ・コア２１と内蔵周辺装
置２３へのクロックを一時休止させることができる。こ
れによって、電力制御論理回路２４とそれに付随する構
成要素とを除くコンピュータ・システム・コアの動作が
凍結する。様々なブロックから走査連鎖データが読み取
られ、不揮発性内部記憶域２６に記憶される。次に、電
力制御論理回路２４は、制御可能電源４１を介してコン
ピュータ・システム・コア２０から主電源を遮断する。
はハードウェア論理ブロックとすることができ、制御バ
ス・インタフェース３８を介してプロセッサ・コア２１
からコマンドを取り出すことによって、コンピュータ・
システム・コア２０のサスペンド・シーケンスを開始す
る。あるいは、電力制御論理回路２４とプロセッサ・コ
ア２１との間に結合された１本の制御線など、サスペン
ド要求を発生させる他の方式を実施することもできる。
電力制御論理回路２４は、クロック制御回路２２を制御
することによって、プロセッサ・コア２１と内蔵周辺装
置２３へのクロックを一時休止させることができる。こ
れによって、電力制御論理回路２４とそれに付随する構
成要素とを除くコンピュータ・システム・コアの動作が
凍結する。様々なブロックから走査連鎖データが読み取
られ、不揮発性内部記憶域２６に記憶される。次に、電
力制御論理回路２４は、制御可能電源４１を介してコン
ピュータ・システム・コア２０から主電源を遮断する。
【００１６】サスペンドまたは遮断イベントのシーケン
ス内で、不揮発性内部記憶域２６または不揮発性外部記
憶装置４０を使用して、異なるレベルの省エネルギーを
選択的に行うことができる。たとえば、サスペンド動作
（これはきわめて長期間の場合があり、漏れ電流値によ
っては数ヶ月になることもある）の初期部分では、不揮
発性内部記憶域２６に状態を保持し、コンピュータ・シ
ステム・コア２０に必要な程度の供給電流レベルを維持
することが好ましい場合がある。電力制御回路２４内の
タイマ４６によって決まる一定の期間が経過した後、コ
ンピュータ・システム・コア２０の状態を不揮発性外部
記憶装置４０に書き込み、コンピュータ・システム・コ
ア２０から電力を完全に遮断することによって、より高
いレベルのエネルギー節減を開始する。タイマ４６は、
電力制御論理回路がマイクロプロセッサを含む場合はプ
ログラム命令で実現することもでき、コンピュータ・シ
ステム・コア２０内の電力制御論理回路２４の外部にあ
るブロックとして、または、電力制御論理回路２４に不
揮発性外部記憶装置４０へのデータ転送を開始させるそ
の他の適合するアーキテクチャとして実現することもで
きる。コンピュータ・システム・コア２０への複数の電
源接続を持つプログラム可能電源４１内の複数のトラン
ジスタを使用して、異なるレベルのエネルギー節減を実
現することができる。あるいは、クロック制御回路２２
が内部ブロックへのクロック供給を遮断することによっ
てエネルギー節減を行うこともできる。誤り検出訂正ブ
ロック３０によって、状態情報の保存と取り出しの信頼
性を向上させたり、コード化または圧縮機能を組み込ん
で、状態情報の記憶と取り出しに必要なエネルギーと時
間を削減することができる。不揮発性記憶装置には障害
発生前書き込みサイクル数が限られているものもあるた
め、誤り検出訂正が必要な構成もある。
ス内で、不揮発性内部記憶域２６または不揮発性外部記
憶装置４０を使用して、異なるレベルの省エネルギーを
選択的に行うことができる。たとえば、サスペンド動作
（これはきわめて長期間の場合があり、漏れ電流値によ
っては数ヶ月になることもある）の初期部分では、不揮
発性内部記憶域２６に状態を保持し、コンピュータ・シ
ステム・コア２０に必要な程度の供給電流レベルを維持
することが好ましい場合がある。電力制御回路２４内の
タイマ４６によって決まる一定の期間が経過した後、コ
ンピュータ・システム・コア２０の状態を不揮発性外部
記憶装置４０に書き込み、コンピュータ・システム・コ
ア２０から電力を完全に遮断することによって、より高
いレベルのエネルギー節減を開始する。タイマ４６は、
電力制御論理回路がマイクロプロセッサを含む場合はプ
ログラム命令で実現することもでき、コンピュータ・シ
ステム・コア２０内の電力制御論理回路２４の外部にあ
るブロックとして、または、電力制御論理回路２４に不
揮発性外部記憶装置４０へのデータ転送を開始させるそ
の他の適合するアーキテクチャとして実現することもで
きる。コンピュータ・システム・コア２０への複数の電
源接続を持つプログラム可能電源４１内の複数のトラン
ジスタを使用して、異なるレベルのエネルギー節減を実
現することができる。あるいは、クロック制御回路２２
が内部ブロックへのクロック供給を遮断することによっ
てエネルギー節減を行うこともできる。誤り検出訂正ブ
ロック３０によって、状態情報の保存と取り出しの信頼
性を向上させたり、コード化または圧縮機能を組み込ん
で、状態情報の記憶と取り出しに必要なエネルギーと時
間を削減することができる。不揮発性記憶装置には障害
発生前書き込みサイクル数が限られているものもあるた
め、誤り検出訂正が必要な構成もある。
【００１７】不揮発性内部記憶域２６と不揮発性外部記
憶装置４０の使用は、実施するシステムに合わせて調整
される。たとえば、コンピュータ・システム・コア２０
を、ほとんどの時間サスペンド状態になっているシステ
ムで使用する場合、不揮発性外部記憶装置４０のみを使
用してもよい。しかし、システムがきわめて頻繁に起動
される場合、不揮発性内部記憶域２６のみを使用する。
両方のタイプの不揮発性記憶域を使用するシステムで
は、不揮発性内部記憶域２６から不揮発性外部記憶装置
４０へのデータ転送のタイミングは、不揮発性内部記憶
域２６と不揮発性外部記憶装置４０との所要電力の関係
に応じて決まる。
憶装置４０の使用は、実施するシステムに合わせて調整
される。たとえば、コンピュータ・システム・コア２０
を、ほとんどの時間サスペンド状態になっているシステ
ムで使用する場合、不揮発性外部記憶装置４０のみを使
用してもよい。しかし、システムがきわめて頻繁に起動
される場合、不揮発性内部記憶域２６のみを使用する。
両方のタイプの不揮発性記憶域を使用するシステムで
は、不揮発性内部記憶域２６から不揮発性外部記憶装置
４０へのデータ転送のタイミングは、不揮発性内部記憶
域２６と不揮発性外部記憶装置４０との所要電力の関係
に応じて決まる。
【００１８】リセット制御回路２５が電源制御論理回路
２４とインタフェースして、リセット信号またはレジュ
ーム信号あるいはその両方を供給する。レジューム信号
が送られると、電力制御プロセッサは制御可能電源４１
を使用可能にすることによって主電力を回復し、不揮発
性内部記憶域２６または不揮発性外部記憶装置４０から
状態を取り出すことができる。この状態情報は走査連鎖
入力線３１を介して様々な機能ブロックに書き込まれ
る。電力制御論理回路２４から走査データ出力３５を受
け取る特定の走査連鎖入力線を、走査デマルチプレクサ
２８によって選択する。走査デマルチプレクサ３６が、
この目的のために与えられる。制御バス・インタフェー
ス３８を使用して、プロセッサ・コア２１、内蔵周辺装
置２３、および外部バス・インタフェース２９への状態
データのロードを制御する。状態データがロードされた
後は、クロック制御回路２２に信号を送って、プロセッ
サ・コア２１と内蔵周辺装置２３へのクロックの供給を
再開させることができる。
２４とインタフェースして、リセット信号またはレジュ
ーム信号あるいはその両方を供給する。レジューム信号
が送られると、電力制御プロセッサは制御可能電源４１
を使用可能にすることによって主電力を回復し、不揮発
性内部記憶域２６または不揮発性外部記憶装置４０から
状態を取り出すことができる。この状態情報は走査連鎖
入力線３１を介して様々な機能ブロックに書き込まれ
る。電力制御論理回路２４から走査データ出力３５を受
け取る特定の走査連鎖入力線を、走査デマルチプレクサ
２８によって選択する。走査デマルチプレクサ３６が、
この目的のために与えられる。制御バス・インタフェー
ス３８を使用して、プロセッサ・コア２１、内蔵周辺装
置２３、および外部バス・インタフェース２９への状態
データのロードを制御する。状態データがロードされた
後は、クロック制御回路２２に信号を送って、プロセッ
サ・コア２１と内蔵周辺装置２３へのクロックの供給を
再開させることができる。
【００１９】コンピュータ・システム・コア２０の内部
ラッチの状態の読取りと書込み機能によって、当該情報
の記憶と取り出しが可能になる。本来はテストのために
設けられているものであるが、高度なエネルギー管理の
必要性により、ＬＳＳＤ走査ストリングとＬＳＳＤ走査
可能ラッチを状態取り出しと復元に使用することが望ま
しい。これによって、コンピュータ・システムを、周辺
構成要素から電力を遮断できる状態にするのに要する時
間が最小限になり、それに付随する、コンピュータ・シ
ステムの動作状態を復元するのに要する時間も短縮され
（たとえば電源オフ後にシステムをリブートまたは再構
成しない）、遮断前の機械の状態に完全に再構成され
る。従来は、プロセッサと周辺装置の電源を遮断した後
にコンピュータ・システムを完全に再起動する必要があ
った。これは、機械の状態にソフトウェアが完全にアク
セスすることができないためである。本発明は、走査イ
ンタフェースを介して機械の状態を直接復元することが
できるようにする。オペレーティング・システムは、構
成要素集積回路の状態を記憶するほかに、キャッシュや
変換索引バッファなどの走査不能なメモリ・アレイをフ
ラッシュまたは保存するだけでよい。走査不能メモリの
イメージが復元された後、構成要素集積回路に電力を回
復することができ、記憶された状態を走査インタフェー
スを介して復元することができる。
ラッチの状態の読取りと書込み機能によって、当該情報
の記憶と取り出しが可能になる。本来はテストのために
設けられているものであるが、高度なエネルギー管理の
必要性により、ＬＳＳＤ走査ストリングとＬＳＳＤ走査
可能ラッチを状態取り出しと復元に使用することが望ま
しい。これによって、コンピュータ・システムを、周辺
構成要素から電力を遮断できる状態にするのに要する時
間が最小限になり、それに付随する、コンピュータ・シ
ステムの動作状態を復元するのに要する時間も短縮され
（たとえば電源オフ後にシステムをリブートまたは再構
成しない）、遮断前の機械の状態に完全に再構成され
る。従来は、プロセッサと周辺装置の電源を遮断した後
にコンピュータ・システムを完全に再起動する必要があ
った。これは、機械の状態にソフトウェアが完全にアク
セスすることができないためである。本発明は、走査イ
ンタフェースを介して機械の状態を直接復元することが
できるようにする。オペレーティング・システムは、構
成要素集積回路の状態を記憶するほかに、キャッシュや
変換索引バッファなどの走査不能なメモリ・アレイをフ
ラッシュまたは保存するだけでよい。走査不能メモリの
イメージが復元された後、構成要素集積回路に電力を回
復することができ、記憶された状態を走査インタフェー
スを介して復元することができる。
【００２０】本発明の完全状態記憶および回復の例とし
て、たとえば、特定の記憶装置においてディスク・アク
セスは開始することができたが、特定のセクタのシーク
が完了していない場合がある。ディスク・コントローラ
はコマンドを保持してシークの完了を待っているが、機
械の状態を変更せずに（コマンドを取り消さずに）シス
テムを遮断することはできない。また、記憶装置へのイ
ンタフェースは通常、記憶装置ドライバによって管理さ
れ、記憶装置ドライバは、順序正しく電源遮断／電源投
入シーケンスを行うためのオペレーティング・システム
への電源遮断インタフェースを備えていない場合があ
る。
て、たとえば、特定の記憶装置においてディスク・アク
セスは開始することができたが、特定のセクタのシーク
が完了していない場合がある。ディスク・コントローラ
はコマンドを保持してシークの完了を待っているが、機
械の状態を変更せずに（コマンドを取り消さずに）シス
テムを遮断することはできない。また、記憶装置へのイ
ンタフェースは通常、記憶装置ドライバによって管理さ
れ、記憶装置ドライバは、順序正しく電源遮断／電源投
入シーケンスを行うためのオペレーティング・システム
への電源遮断インタフェースを備えていない場合があ
る。
【００２１】本発明の改善点は、ネットワーク・インタ
フェース動作にも適用される。ネットワーク・インタフ
ェースは、プロトコル、ＩＰアドレスなどに書き込まれ
た情報を持っていることがあり、この情報は、コンピュ
ータ・システム内で稼働しているデバイス・ドライバま
たはアプリケーションによって維持される。ネットワー
ク・インタフェースから電源を遮断し、その後電力を回
復するためには、復元時にネットワーク・インタフェー
スの状態をすべて復元しなければならない。ネットワー
ク・デバイス・ドライバが状態の読取りと書込みを完全
に行うことができず、そのため、ネットワーク・インタ
フェースを管理するデバイス・ドライバまたはアプリケ
ーションを再始動する必要がある場合がある。
フェース動作にも適用される。ネットワーク・インタフ
ェースは、プロトコル、ＩＰアドレスなどに書き込まれ
た情報を持っていることがあり、この情報は、コンピュ
ータ・システム内で稼働しているデバイス・ドライバま
たはアプリケーションによって維持される。ネットワー
ク・インタフェースから電源を遮断し、その後電力を回
復するためには、復元時にネットワーク・インタフェー
スの状態をすべて復元しなければならない。ネットワー
ク・デバイス・ドライバが状態の読取りと書込みを完全
に行うことができず、そのため、ネットワーク・インタ
フェースを管理するデバイス・ドライバまたはアプリケ
ーションを再始動する必要がある場合がある。
【００２２】次に図４を参照すると、本発明の方法の好
ましい実施形態によるオペレーティング・システムの動
作を示すフローチャートが示されている。ユーザ・ボタ
ンまたはソフトウェア・コマンドによって発生させるこ
とができるシステム・サスペンド要求を受け取ると（決
定６１）、スケジューラ（タスク・タイムスライス・マ
ネージャまたは優先度マネージャ）は、スケジューリン
グ・タスクと、タスクおよびプロセスへの実行割振りを
中止し、割り込みが不能にされる（ステップ６３）。こ
の時点で、実行は単一スレッドであり、割り込むことは
できない。次に、いずれかのキャッシュ・メモリおよび
変換索引バッファ（ＴＬＢ）が外部記憶装置にフラッシ
ュされる。この記憶装置は、電力供給が維持されている
メモリか、または磁気ハード・ディスク・ファイルとす
ることができる。キャッシュ・メモリがフラッシュされ
た後、電源制御論理回路２４に対してシステムを遮断す
るよう信号が送られる（ステップ６５）。その後、オペ
レーティング・システムは、クロックが停止し、遮断さ
れる構成要素から電力が遮断されるまで機能停止する
（ステップ６６）。電力制御論理回路２４が、遮断され
る構成要素の状態を保存し、レジューム動作の前にそれ
を復元し、それによって電力が回復し、クロックが再供
給されたときに機械の状態が復元されるようにする機能
を果たす。次に、オペレーティング・システムはサスペ
ンドする前の状態から動作を再開し、サスペンド要求は
解除される（ステップ６７）。
ましい実施形態によるオペレーティング・システムの動
作を示すフローチャートが示されている。ユーザ・ボタ
ンまたはソフトウェア・コマンドによって発生させるこ
とができるシステム・サスペンド要求を受け取ると（決
定６１）、スケジューラ（タスク・タイムスライス・マ
ネージャまたは優先度マネージャ）は、スケジューリン
グ・タスクと、タスクおよびプロセスへの実行割振りを
中止し、割り込みが不能にされる（ステップ６３）。こ
の時点で、実行は単一スレッドであり、割り込むことは
できない。次に、いずれかのキャッシュ・メモリおよび
変換索引バッファ（ＴＬＢ）が外部記憶装置にフラッシ
ュされる。この記憶装置は、電力供給が維持されている
メモリか、または磁気ハード・ディスク・ファイルとす
ることができる。キャッシュ・メモリがフラッシュされ
た後、電源制御論理回路２４に対してシステムを遮断す
るよう信号が送られる（ステップ６５）。その後、オペ
レーティング・システムは、クロックが停止し、遮断さ
れる構成要素から電力が遮断されるまで機能停止する
（ステップ６６）。電力制御論理回路２４が、遮断され
る構成要素の状態を保存し、レジューム動作の前にそれ
を復元し、それによって電力が回復し、クロックが再供
給されたときに機械の状態が復元されるようにする機能
を果たす。次に、オペレーティング・システムはサスペ
ンドする前の状態から動作を再開し、サスペンド要求は
解除される（ステップ６７）。
【００２３】次に図５を参照すると、本発明の方法の好
ましい実施形態による（図３の電力制御論理回路２４な
どの）電力制御論理ブロックの動作を示すフローチャー
トが示されている。遮断要求を受け取っていないとき
（決定７０）、電力制御論理回路２４は、遊休状態にな
っているか、または他のタスクを実行している（ステッ
プ７１）。遮断要求を受け取ると、電力制御論理回路２
４はシステム・クロックを停止させる（ステップ７
２）。次に、プロセッサを含むシステム装置から、集積
回路内の走査ポートを介して状態が読み取られる（ステ
ップ７３）。すべての装置の状態が不揮発性記憶域に転
送され（ステップ７４）、走査クロックが停止し、コン
ピュータ・システム・コア２０から電力が遮断される
（ステップ７５）。その後、電力制御論理回路２４は、
ユーザ・ボタン、タイマ、またはその他の信号機構から
再開の指示を受け取るまで、遊休状態になる（ステップ
７６）。再開指示を受け取ると（決定７７）、システム
装置に電力が回復され、走査クロックが再開され（ステ
ップ７８）、不揮発性記憶域から前に保存した状態が読
み取られ（ステップ７９）、その状態が走査ポートを介
してシステム装置に書き込まれる（ステップ８０）。そ
の後、システム・クロックが回復され（ステップ８
１）、一時停止されていた箇所から動作を続けることが
できるようになる。
ましい実施形態による（図３の電力制御論理回路２４な
どの）電力制御論理ブロックの動作を示すフローチャー
トが示されている。遮断要求を受け取っていないとき
（決定７０）、電力制御論理回路２４は、遊休状態にな
っているか、または他のタスクを実行している（ステッ
プ７１）。遮断要求を受け取ると、電力制御論理回路２
４はシステム・クロックを停止させる（ステップ７
２）。次に、プロセッサを含むシステム装置から、集積
回路内の走査ポートを介して状態が読み取られる（ステ
ップ７３）。すべての装置の状態が不揮発性記憶域に転
送され（ステップ７４）、走査クロックが停止し、コン
ピュータ・システム・コア２０から電力が遮断される
（ステップ７５）。その後、電力制御論理回路２４は、
ユーザ・ボタン、タイマ、またはその他の信号機構から
再開の指示を受け取るまで、遊休状態になる（ステップ
７６）。再開指示を受け取ると（決定７７）、システム
装置に電力が回復され、走査クロックが再開され（ステ
ップ７８）、不揮発性記憶域から前に保存した状態が読
み取られ（ステップ７９）、その状態が走査ポートを介
してシステム装置に書き込まれる（ステップ８０）。そ
の後、システム・クロックが回復され（ステップ８
１）、一時停止されていた箇所から動作を続けることが
できるようになる。
【００２４】次に図６を参照すると、本発明の他の実施
形態によるコンピュータ・システムが図示されている。
この実施形態では、コンピュータはテスト・インタフェ
ースまたは境界走査インタフェースあるいはその両方を
備えるが、本発明の状態記憶および回復を内部に組み込
むように特別に調整されてはいない。テスト・インタフ
ェースまたは境界走査インタフェースあるいはその両方
を外部で使用して、構成要素との間で状態を読み書きす
ることができる機構を設ける。中央コンピュータ・ユニ
ット１００が、プログラム命令およびデータを記憶する
メモリ１１０と、周辺装置１１１とに結合されている。
周辺装置１１１には、ビデオ・コントローラ、ネットワ
ーク・インタフェース、入力装置、プリンタ・インタフ
ェース、記憶装置インタフェース、および中央コンピュ
ータ・ユニット１００への有用な接続を行うその他の装
置が含まれる。周辺装置１１１の状態は、遮断／再始動
制御プロセッサ１１３へのＪＴＡＧ接続線１１４または
境界走査接続線１１２を介して保存することもできる。
ＪＴＡＧおよび境界走査の実施は現在の大規模回路で広
く普及しているため、多くの既成の周辺装置構成要素
を、変更を加えずに図６に示すようにインタフェースさ
せることができる。
形態によるコンピュータ・システムが図示されている。
この実施形態では、コンピュータはテスト・インタフェ
ースまたは境界走査インタフェースあるいはその両方を
備えるが、本発明の状態記憶および回復を内部に組み込
むように特別に調整されてはいない。テスト・インタフ
ェースまたは境界走査インタフェースあるいはその両方
を外部で使用して、構成要素との間で状態を読み書きす
ることができる機構を設ける。中央コンピュータ・ユニ
ット１００が、プログラム命令およびデータを記憶する
メモリ１１０と、周辺装置１１１とに結合されている。
周辺装置１１１には、ビデオ・コントローラ、ネットワ
ーク・インタフェース、入力装置、プリンタ・インタフ
ェース、記憶装置インタフェース、および中央コンピュ
ータ・ユニット１００への有用な接続を行うその他の装
置が含まれる。周辺装置１１１の状態は、遮断／再始動
制御プロセッサ１１３へのＪＴＡＧ接続線１１４または
境界走査接続線１１２を介して保存することもできる。
ＪＴＡＧおよび境界走査の実施は現在の大規模回路で広
く普及しているため、多くの既成の周辺装置構成要素
を、変更を加えずに図６に示すようにインタフェースさ
せることができる。
【００２５】中央コンピュータ・ユニット１００は、プ
ログラム命令を実行するプロセッサ１０１と、命令およ
びデータ値を保持するキャッシュ・メモリ１０２とを含
む。本発明の集積回路で使用可能な高密度集積により、
中央コンピュータ・ユニット１００は、コンピュータ・
システムの大部分を実現する周辺装置およびシステム・
サポート構成要素も含む。コンピュータのメモリ・サブ
システムを管理するメモリ・コントローラ１０５、直接
メモリ・アクセス（ＤＭＡ）コントローラ１０４、およ
びバス・ブリッジ１０３が、メモリと、中央コンピュー
タ・ユニット１００の入出力転送を管理するシステム・
サポートを行う。中央コンピュータ・ユニット１００と
接続装置との間で、ＵＡＲＴ１０６が直列通信を可能に
し、ネットワーク・インタフェース１０７がネットワー
ク通信を可能にする。
ログラム命令を実行するプロセッサ１０１と、命令およ
びデータ値を保持するキャッシュ・メモリ１０２とを含
む。本発明の集積回路で使用可能な高密度集積により、
中央コンピュータ・ユニット１００は、コンピュータ・
システムの大部分を実現する周辺装置およびシステム・
サポート構成要素も含む。コンピュータのメモリ・サブ
システムを管理するメモリ・コントローラ１０５、直接
メモリ・アクセス（ＤＭＡ）コントローラ１０４、およ
びバス・ブリッジ１０３が、メモリと、中央コンピュー
タ・ユニット１００の入出力転送を管理するシステム・
サポートを行う。中央コンピュータ・ユニット１００と
接続装置との間で、ＵＡＲＴ１０６が直列通信を可能に
し、ネットワーク・インタフェース１０７がネットワー
ク通信を可能にする。
【００２６】コンピュータ・システムの動作に関連する
機能ブロックに加えて、中央コンピュータ・ユニット１
００内にＪＴＡＧ（Joint Test Action Group）インタ
フェース１０８が組み込まれている。ＪＴＡＧインタフ
ェース１０８は、外部テスタが中央コンピュータ・ユニ
ット１００内の内部レジスタにアクセスすることができ
るようにするポートとなり、一般には、中央コンピュー
タ・ユニット集積回路をコンピュータ・システム内で使
用または装着する前にテストする目的で、ほとんどすべ
ての内部ラッチの状態の読取りまたは書込みを可能にす
る。使用するインタフェースは、ＪＴＡＧタイプのイン
タフェースには限定されないが、現在一般に入手可能な
テスト装置との互換性を持たせるために、ＪＴＡＧ規格
インタフェースと実質的に互換性のあるＪＴＡＧハード
ウェア層およびプロトコルを使用すれば好都合である。
機能ブロックに加えて、中央コンピュータ・ユニット１
００内にＪＴＡＧ（Joint Test Action Group）インタ
フェース１０８が組み込まれている。ＪＴＡＧインタフ
ェース１０８は、外部テスタが中央コンピュータ・ユニ
ット１００内の内部レジスタにアクセスすることができ
るようにするポートとなり、一般には、中央コンピュー
タ・ユニット集積回路をコンピュータ・システム内で使
用または装着する前にテストする目的で、ほとんどすべ
ての内部ラッチの状態の読取りまたは書込みを可能にす
る。使用するインタフェースは、ＪＴＡＧタイプのイン
タフェースには限定されないが、現在一般に入手可能な
テスト装置との互換性を持たせるために、ＪＴＡＧ規格
インタフェースと実質的に互換性のあるＪＴＡＧハード
ウェア層およびプロトコルを使用すれば好都合である。
【００２７】図６のコンピュータ・システムにおいて、
ＪＴＡＧインタフェース１０８はＪＴＡＧ接続線１１４
を介して、プロセッサまたはハードワイア論理ブロック
とすることができる電力制御論理回路１１３に結合さ
れ、電力制御論理回路１１３が中央コンピュータ・ユニ
ット１００の状態の読取りまたは書込みを行うための機
構の機能を果たす。本発明の第１の代替実施形態によれ
ば、電力制御論理回路１１３が出すＪＴＡＧインタフェ
ースに対して出す特別なコマンド・シーケンスによっ
て、中央コンピュータ・ユニット１００の状態が遮断の
前に保存され、再開の前に復元され、それによって、コ
ンピュータ・システムの動作を遮断ルーチン内で凍結さ
せることができ、動作を再開するためにコンピュータ・
システムをリブートしなくても済む。
ＪＴＡＧインタフェース１０８はＪＴＡＧ接続線１１４
を介して、プロセッサまたはハードワイア論理ブロック
とすることができる電力制御論理回路１１３に結合さ
れ、電力制御論理回路１１３が中央コンピュータ・ユニ
ット１００の状態の読取りまたは書込みを行うための機
構の機能を果たす。本発明の第１の代替実施形態によれ
ば、電力制御論理回路１１３が出すＪＴＡＧインタフェ
ースに対して出す特別なコマンド・シーケンスによっ
て、中央コンピュータ・ユニット１００の状態が遮断の
前に保存され、再開の前に復元され、それによって、コ
ンピュータ・システムの動作を遮断ルーチン内で凍結さ
せることができ、動作を再開するためにコンピュータ・
システムをリブートしなくても済む。
【００２８】図６のコンピュータ・システム内で、本発
明の第２の代替実施形態も実施することができる。ＪＴ
ＡＧ接続線１１４に加えて、境界走査接続線１１２を介
して中央コンピュータ・ユニット１００に電力制御論理
回路１１３を結合することができる。中央コンピュータ
・ユニット１００上の外部ピンを介して、またはＪＴＡ
Ｇインタフェース１０８を介して出された特別なコマン
ドによって、特別なテスト・モードが介しされると、中
央コンピュータ・ユニット１００を「走査」モードにす
ることができる。走査モードでは、中央コンピュータ・
ユニット１００上のピン接続のサブセットが境界走査テ
スト・ピンになる。境界走査接続線１１２を介した方が
中央コンピュータ・ユニット１００の状態をＪＴＡＧイ
ンタフェース１０８を介してデータを読み取るよりも速
く読み取ることができるが、回路はより複雑になる。
明の第２の代替実施形態も実施することができる。ＪＴ
ＡＧ接続線１１４に加えて、境界走査接続線１１２を介
して中央コンピュータ・ユニット１００に電力制御論理
回路１１３を結合することができる。中央コンピュータ
・ユニット１００上の外部ピンを介して、またはＪＴＡ
Ｇインタフェース１０８を介して出された特別なコマン
ドによって、特別なテスト・モードが介しされると、中
央コンピュータ・ユニット１００を「走査」モードにす
ることができる。走査モードでは、中央コンピュータ・
ユニット１００上のピン接続のサブセットが境界走査テ
スト・ピンになる。境界走査接続線１１２を介した方が
中央コンピュータ・ユニット１００の状態をＪＴＡＧイ
ンタフェース１０８を介してデータを読み取るよりも速
く読み取ることができるが、回路はより複雑になる。
【００２９】コンピュータ・システムおよび携帯情報端
末（ＰＤＡ）のサスペンド／レジューム機構としての使
用のほかに、本発明は、冗長構成要素または、ＬＡＮス
イッチやモデム・バンクなどの「必要に応じて」オンラ
インにすることができる構成要素が組み込まれたサーバ
およびその他の重要なコンピュータ・システムに「ホッ
ト・スペア」機能を備えるために使用することもでき
る。システムの初期設定時に、「ホット・スペア」の構
成要素の状態を所望の状態に初期設定し、次にその状態
を不揮発性記憶域に読み取り、その構成要素から電力を
遮断する。「ホット・スペア」が必要な場合、「ホット
・スペア」内の構成要素に電力を復元し、状態を書き戻
すことができる。その後、所望の状態に初期設定された
「ホット・スペア」を、コンピュータ・システム内で使
用することができる。
末（ＰＤＡ）のサスペンド／レジューム機構としての使
用のほかに、本発明は、冗長構成要素または、ＬＡＮス
イッチやモデム・バンクなどの「必要に応じて」オンラ
インにすることができる構成要素が組み込まれたサーバ
およびその他の重要なコンピュータ・システムに「ホッ
ト・スペア」機能を備えるために使用することもでき
る。システムの初期設定時に、「ホット・スペア」の構
成要素の状態を所望の状態に初期設定し、次にその状態
を不揮発性記憶域に読み取り、その構成要素から電力を
遮断する。「ホット・スペア」が必要な場合、「ホット
・スペア」内の構成要素に電力を復元し、状態を書き戻
すことができる。その後、所望の状態に初期設定された
「ホット・スペア」を、コンピュータ・システム内で使
用することができる。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）コンピュータ・システムの動作をサ
スペンドし、レジュームする方法であって、サスペンド
指示の受領に応答して、前記コンピュータ・システム内
の構成要素集積回路の内部レジスタの状態を走査して走
査レジスタから前記状態に対応するデータを読み取るス
テップと、不揮発性記憶域に前記状態を記憶するステッ
プと、前記構成要素集積回路から電力を遮断するステッ
プとを含む方法。 （２）レジューム指示に応答して前記構成要素集積回路
に電力を復元するステップと、前記不揮発性記憶域から
前記状態を読み取るステップと、前記状態に対応するデ
ータを前記走査レジスタに書き込むことによって前記構
成要素集積回路内の前記状態を復元するステップとをさ
らに含む、上記（１）に記載の方法。 （３）前記状態を保存する前に、前記構成要素集積回路
内のシステム・クロック信号を一時停止させるステップ
と、前記構成要素集積回路に電力を復元した後に、前記
構成要素集積回路内のシステム・クロック信号を始動す
るステップとをさらに含む、上記（２）に記載の方法。 （４）前記不揮発性記憶域が前記構成要素集積回路内に
あり、前記状態を前記不揮発性記憶域に記憶する前記ス
テップが、前記構成要素集積回路内の前記状態に対応す
るデータを移動し、前記状態を復元する前記ステップ
が、前記構成要素集積回路内から前記状態を復元する、
上記（２）に記載の方法。 （５）前記不揮発性記憶域が待機電源に結合されたラン
ダム・アクセスメモリを含み、前記構成要素集積回路か
ら電力を遮断する前記ステップが、前記不揮発性記憶域
から電力を遮断しない、上記（４）に記載の方法。 （６）前記状態を走査した後に所定時間待つステップ
と、前記所定時間が経過するとそれに応答して、走査し
た前記状態を、前記構成要素集積回路の外部にある第２
の不揮発性外部記憶域に転送するステップとをさらに含
む、上記（５）に記載の方法。 （７）前記不揮発性記憶域が電気的消去可能読取り専用
メモリであり、前記状態を記憶する前記ステップが、前
記状態を前記電気的消去可能読取り専用メモリに書き込
む、上記（４）に記載の方法。 （８）前記不揮発性記憶域が前記構成要素集積回路の外
部にあり、前記記憶ステップおよび前記読取りステップ
が前記内部レジスタと前記外部記憶域との間のインタフ
ェースを介して前記状態を転送する、上記（２）に記載
の方法。 （９）前記サスペンド指示の受領後に所定時間待つステ
ップをさらに含み、前記状態を記憶する前記ステップが
前記所定時間の経過に応答して行われる、上記（２）に
記載の方法。 （１０）前記状態を走査する前記ステップが、シリアル
・テスト・ポート・インタフェースを介して前記状態を
読み取る、上記（２）に記載の方法。 （１１）前記状態を走査する前記ステップが、境界走査
レジスタを介して前記状態を読み取り、前記方法が、前
記サスペンド指示の受領に応答して前記構成要素集積回
路を走査モードにするステップをさらに含む、上記
（２）に記載の方法。 （１２）前記コンピュータ・システムが共通バスに結合
された活動ユニットと待機ユニットとを含み、前記構成
要素集積回路が前記待機ユニット内にあり、前記状態を
走査する前記ステップと、前記状態を記憶する前記ステ
ップと、電力を遮断する前記ステップとが、システム初
期設定時に行われ、電力を復元する前記ステップと、前
記状態を読み取る前記ステップと、前記状態を復元する
前記ステップとが、前記待機ユニットが活動状態になる
指示に応答して行われる、上記（２）に記載の方法。 （１３）走査レジスタを介してアクセス可能な内部機能
レジスタを有する構成要素集積回路と、前記構成要素集
積回路に結合され、サスペンド指示に応答して前記構成
要素集積回路の状態を記憶する不揮発性記憶装置であっ
て、前記状態が前記走査レジスタを介して前記構成要素
集積回路から読み取られる不揮発性記憶装置と、前記構
成要素集積回路に結合され、前記構成要素集積回路が動
作しているときに前記構成要素集積回路に電力供給し、
前記状態が前記不揮発性記憶域に記憶された後に電力を
遮断する制御可能電源とを含むコンピュータ・システ
ム。 （１４）前記構成要素集積回路内のシステム・クロック
信号をゲートオフして前記状態の状況が凍結されるよう
にする、上記（１３）に記載のコンピュータ・システ
ム。 （１５）前記不揮発性記憶域が前記構成要素集積回路内
にある、上記（１３）に記載のコンピュータ・システ
ム。 （１６）前記不揮発性記憶域が、待機電源に結合された
ランダム・アクセスメモリを含み、前記待機電源が、前
記制御可能電源が前記構成要素集積回路から電力を遮断
した後に前記ランダム・アクセス・メモリに電力を供給
し続ける、上記（１５）に記載のコンピュータ・システ
ム。 （１７）前記構成要素集積回路に結合され、前記状態を
記憶する第２の不揮発性記憶域と、所定時間が経過した
時点を判断するタイマとを含み、前記制御可能電源が前
記構成要素集積回路から電力を遮断する前に前記状態が
前記第２の不揮発性記憶域に書き込まれる、上記（１
３）に記載のコンピュータ・システム。 （１８）前記不揮発性記憶域が電気的消去可能読取り専
用メモリである、上記（１３）に記載のコンピュータ・
システム。 （１９）前記不揮発性記憶域が前記構成要素集積回路の
外部にあり、前記コンピュータ・システムが、前記内部
レジスタと前記外部記憶域との間のインタフェースをさ
らに含み、前記状態が前記インタフェースを介して転送
される、上記（１３）に記載のコンピュータ・システ
ム。 （２０）前記インタフェースがシリアル・テスト・ポー
ト・インタフェースである、上記（１９）に記載のコン
ピュータ・システム。 （２１）前記シリアル・テスト・ポート・インタフェー
スがジョイント・テスト・アクション・グループ（ＪＴ
ＡＧ）仕様に準拠したテスト・ポートを含み、前記状態
が特別なＪＴＡＧコマンドの発行によって転送される、
上記（２０）に記載のコンピュータ・システム。 （２２）前記構成要素集積回路が境界走査レジスタを含
み、前記状態が前記構成要素集積回路を走査モードにす
ることによって読み取られる、上記（１３）に記載のコ
ンピュータ・システム。 （２３）処理構成要素と周辺構成要素を結合するバス
と、前記バスに結合された活動構成要素と、前記バスに
結合された前記構成要素集積回路を含む待機構成要素と
をさらに含み、システム初期設定時に前記状態が前記不
揮発性記憶域に保存され、前記待機構成要素が活動状態
になる指示に応答して前記状態が取り出される、上記
（１３）に記載のコンピュータ・システム。 （２４）前記構成要素集積回路の状態を読み取る電力制
御論理回路をさらに含む、上記（１３）に記載のコンピ
ュータ・システム。 （２５）前記電力制御論理回路が前記制御可能電源を制
御して前記構成要素集積回路への電力を制御する、上記
（２４）に記載のコンピュータ・システム。 （２６）前記電力制御論理プロセッサに結合され、前記
電力制御論理回路に応答して、前記構成要素集積回路内
のシステム・クロック信号をゲートオフするクロック制
御回路をさらに含む、上記（２４）に記載のコンピュー
タ・システム。 （２７）前記電力制御論理回路が前記構成要素集積回路
内にあり、前記電力制御論理回路が代替電源に結合さ
れ、それによって、前記制御可能電源が前記構成要素集
積回路から電力を遮断したときに前記電力制御論理回路
への電力が維持される、上記（２４）に記載のコンピュ
ータ・システム。 （２８）走査レジスタを介してアクセス可能な内部レジ
スタと、サスペンド指示に応答して前記内部レジスタの
状態を記憶する内部不揮発性記憶域とを含む、コンピュ
ータ・システムにおいて使用する構成要素集積回路。 （２９）前記内部不揮発性記憶域が電気的消去可能読取
り専用メモリを含む、上記（２８）に記載の構成要素集
積回路。 （３０）前記不揮発性記憶域が、主電源から電力が遮断
された後に前記ランダム・アクセス・メモリに電力を供
給する待機電源入力に結合される、上記（２８）に記載
の構成要素集積回路。 （３１）前記状態を前記不揮発性記憶域に転送する、前
記構成要素集積回路内の電力制御論理回路をさらに含
む、上記（２８）に記載の構成要素集積回路。 （３２）前記状態が保存された後に機能論理回路へのク
ロック信号をゲートオフするクロック制御論理回路をさ
らに含む、上記（２８）に記載の構成要素集積回路。
スペンドし、レジュームする方法であって、サスペンド
指示の受領に応答して、前記コンピュータ・システム内
の構成要素集積回路の内部レジスタの状態を走査して走
査レジスタから前記状態に対応するデータを読み取るス
テップと、不揮発性記憶域に前記状態を記憶するステッ
プと、前記構成要素集積回路から電力を遮断するステッ
プとを含む方法。 （２）レジューム指示に応答して前記構成要素集積回路
に電力を復元するステップと、前記不揮発性記憶域から
前記状態を読み取るステップと、前記状態に対応するデ
ータを前記走査レジスタに書き込むことによって前記構
成要素集積回路内の前記状態を復元するステップとをさ
らに含む、上記（１）に記載の方法。 （３）前記状態を保存する前に、前記構成要素集積回路
内のシステム・クロック信号を一時停止させるステップ
と、前記構成要素集積回路に電力を復元した後に、前記
構成要素集積回路内のシステム・クロック信号を始動す
るステップとをさらに含む、上記（２）に記載の方法。 （４）前記不揮発性記憶域が前記構成要素集積回路内に
あり、前記状態を前記不揮発性記憶域に記憶する前記ス
テップが、前記構成要素集積回路内の前記状態に対応す
るデータを移動し、前記状態を復元する前記ステップ
が、前記構成要素集積回路内から前記状態を復元する、
上記（２）に記載の方法。 （５）前記不揮発性記憶域が待機電源に結合されたラン
ダム・アクセスメモリを含み、前記構成要素集積回路か
ら電力を遮断する前記ステップが、前記不揮発性記憶域
から電力を遮断しない、上記（４）に記載の方法。 （６）前記状態を走査した後に所定時間待つステップ
と、前記所定時間が経過するとそれに応答して、走査し
た前記状態を、前記構成要素集積回路の外部にある第２
の不揮発性外部記憶域に転送するステップとをさらに含
む、上記（５）に記載の方法。 （７）前記不揮発性記憶域が電気的消去可能読取り専用
メモリであり、前記状態を記憶する前記ステップが、前
記状態を前記電気的消去可能読取り専用メモリに書き込
む、上記（４）に記載の方法。 （８）前記不揮発性記憶域が前記構成要素集積回路の外
部にあり、前記記憶ステップおよび前記読取りステップ
が前記内部レジスタと前記外部記憶域との間のインタフ
ェースを介して前記状態を転送する、上記（２）に記載
の方法。 （９）前記サスペンド指示の受領後に所定時間待つステ
ップをさらに含み、前記状態を記憶する前記ステップが
前記所定時間の経過に応答して行われる、上記（２）に
記載の方法。 （１０）前記状態を走査する前記ステップが、シリアル
・テスト・ポート・インタフェースを介して前記状態を
読み取る、上記（２）に記載の方法。 （１１）前記状態を走査する前記ステップが、境界走査
レジスタを介して前記状態を読み取り、前記方法が、前
記サスペンド指示の受領に応答して前記構成要素集積回
路を走査モードにするステップをさらに含む、上記
（２）に記載の方法。 （１２）前記コンピュータ・システムが共通バスに結合
された活動ユニットと待機ユニットとを含み、前記構成
要素集積回路が前記待機ユニット内にあり、前記状態を
走査する前記ステップと、前記状態を記憶する前記ステ
ップと、電力を遮断する前記ステップとが、システム初
期設定時に行われ、電力を復元する前記ステップと、前
記状態を読み取る前記ステップと、前記状態を復元する
前記ステップとが、前記待機ユニットが活動状態になる
指示に応答して行われる、上記（２）に記載の方法。 （１３）走査レジスタを介してアクセス可能な内部機能
レジスタを有する構成要素集積回路と、前記構成要素集
積回路に結合され、サスペンド指示に応答して前記構成
要素集積回路の状態を記憶する不揮発性記憶装置であっ
て、前記状態が前記走査レジスタを介して前記構成要素
集積回路から読み取られる不揮発性記憶装置と、前記構
成要素集積回路に結合され、前記構成要素集積回路が動
作しているときに前記構成要素集積回路に電力供給し、
前記状態が前記不揮発性記憶域に記憶された後に電力を
遮断する制御可能電源とを含むコンピュータ・システ
ム。 （１４）前記構成要素集積回路内のシステム・クロック
信号をゲートオフして前記状態の状況が凍結されるよう
にする、上記（１３）に記載のコンピュータ・システ
ム。 （１５）前記不揮発性記憶域が前記構成要素集積回路内
にある、上記（１３）に記載のコンピュータ・システ
ム。 （１６）前記不揮発性記憶域が、待機電源に結合された
ランダム・アクセスメモリを含み、前記待機電源が、前
記制御可能電源が前記構成要素集積回路から電力を遮断
した後に前記ランダム・アクセス・メモリに電力を供給
し続ける、上記（１５）に記載のコンピュータ・システ
ム。 （１７）前記構成要素集積回路に結合され、前記状態を
記憶する第２の不揮発性記憶域と、所定時間が経過した
時点を判断するタイマとを含み、前記制御可能電源が前
記構成要素集積回路から電力を遮断する前に前記状態が
前記第２の不揮発性記憶域に書き込まれる、上記（１
３）に記載のコンピュータ・システム。 （１８）前記不揮発性記憶域が電気的消去可能読取り専
用メモリである、上記（１３）に記載のコンピュータ・
システム。 （１９）前記不揮発性記憶域が前記構成要素集積回路の
外部にあり、前記コンピュータ・システムが、前記内部
レジスタと前記外部記憶域との間のインタフェースをさ
らに含み、前記状態が前記インタフェースを介して転送
される、上記（１３）に記載のコンピュータ・システ
ム。 （２０）前記インタフェースがシリアル・テスト・ポー
ト・インタフェースである、上記（１９）に記載のコン
ピュータ・システム。 （２１）前記シリアル・テスト・ポート・インタフェー
スがジョイント・テスト・アクション・グループ（ＪＴ
ＡＧ）仕様に準拠したテスト・ポートを含み、前記状態
が特別なＪＴＡＧコマンドの発行によって転送される、
上記（２０）に記載のコンピュータ・システム。 （２２）前記構成要素集積回路が境界走査レジスタを含
み、前記状態が前記構成要素集積回路を走査モードにす
ることによって読み取られる、上記（１３）に記載のコ
ンピュータ・システム。 （２３）処理構成要素と周辺構成要素を結合するバス
と、前記バスに結合された活動構成要素と、前記バスに
結合された前記構成要素集積回路を含む待機構成要素と
をさらに含み、システム初期設定時に前記状態が前記不
揮発性記憶域に保存され、前記待機構成要素が活動状態
になる指示に応答して前記状態が取り出される、上記
（１３）に記載のコンピュータ・システム。 （２４）前記構成要素集積回路の状態を読み取る電力制
御論理回路をさらに含む、上記（１３）に記載のコンピ
ュータ・システム。 （２５）前記電力制御論理回路が前記制御可能電源を制
御して前記構成要素集積回路への電力を制御する、上記
（２４）に記載のコンピュータ・システム。 （２６）前記電力制御論理プロセッサに結合され、前記
電力制御論理回路に応答して、前記構成要素集積回路内
のシステム・クロック信号をゲートオフするクロック制
御回路をさらに含む、上記（２４）に記載のコンピュー
タ・システム。 （２７）前記電力制御論理回路が前記構成要素集積回路
内にあり、前記電力制御論理回路が代替電源に結合さ
れ、それによって、前記制御可能電源が前記構成要素集
積回路から電力を遮断したときに前記電力制御論理回路
への電力が維持される、上記（２４）に記載のコンピュ
ータ・システム。 （２８）走査レジスタを介してアクセス可能な内部レジ
スタと、サスペンド指示に応答して前記内部レジスタの
状態を記憶する内部不揮発性記憶域とを含む、コンピュ
ータ・システムにおいて使用する構成要素集積回路。 （２９）前記内部不揮発性記憶域が電気的消去可能読取
り専用メモリを含む、上記（２８）に記載の構成要素集
積回路。 （３０）前記不揮発性記憶域が、主電源から電力が遮断
された後に前記ランダム・アクセス・メモリに電力を供
給する待機電源入力に結合される、上記（２８）に記載
の構成要素集積回路。 （３１）前記状態を前記不揮発性記憶域に転送する、前
記構成要素集積回路内の電力制御論理回路をさらに含
む、上記（２８）に記載の構成要素集積回路。 （３２）前記状態が保存された後に機能論理回路へのク
ロック信号をゲートオフするクロック制御論理回路をさ
らに含む、上記（２８）に記載の構成要素集積回路。
【図１】本発明の好ましい実施形態を実施することがで
きるコンピュータ・システム構成要素を示すブロック図
である。
きるコンピュータ・システム構成要素を示すブロック図
である。
【図２】図１のコンピュータ・システム構成要素内の走
査レジスタを示す概略図である。
査レジスタを示す概略図である。
【図３】本発明の好ましい実施形態によるコンピュータ
・システムを示すブロック図である。
・システムを示すブロック図である。
【図４】本発明の好ましい実施形態によるオペレーティ
ング・システムの動作を示すフローチャートである。
ング・システムの動作を示すフローチャートである。
【図５】本発明の好ましい実施形態による電源制御論理
回路の動作を示すフローチャートである。
回路の動作を示すフローチャートである。
【図６】本発明の代替実施形態によるコンピュータ・シ
ステムを示すブロック図である。
ステムを示すブロック図である。
１１ 機能論理ブロック １２ レベルセンシティブ走査設計 １３ ＪＴＡＧインタフェース １４ 境界走査インタフェース １６ レジスタ １７ システム・データ出力線 １８ システム・データ入力線 ２０ コンピュータ・システム・コア ２１ プロセッサ・コア ２２ クロック制御回路 ２３ 内蔵周辺装置 ２４ 電力制御論理回路 ２５ リセット制御回路 ２６ 不揮発性内部記憶域 ２７ 走査マルチプレクサ ２８ 走査デマルチプレクサ ２９ 外部バス・インタフェース ３０ 誤り検出訂正回路 ４０ 不揮発性外部記憶装置 ４５ Ｉ／Ｏブロック １００ 中央コンピュータ・ユニット １０２ キャッシュ・メモリ １０３ バス・ブリッジ １０４ ＤＭＡコントローラ １０５ メモリ・コントローラ １０７ ネットワーク・インタフェース １０８ ＪＴＡＧインタフェース １１０ メモリ １１１ 記憶装置などの周辺装置 １１３ 電力制御論理回路 １１５ 不揮発性メモリ １１６ 誤り検出訂正回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビショップ・シー・ブロック アメリカ合衆国78731 テキサス州オース チン ウェスト・サーティシックス・スト リート 1911 (72)発明者 ゲイリー・ディー・カーペンター アメリカ合衆国78731 テキサス州プルジ ャーヴィル ロッキー・クリーク・ドライ ブ 1241 (72)発明者 ケビン・ジェイ・ナウカ アメリカ合衆国78681 テキサス州ラウン ド・ロック グレイリング・レーン 3952 Ｆターム(参考） 5B011 EA02 JA03 MB07 5B018 GA04 KA03 KA23 NA08 QA05
Claims (32)
- 【請求項１】コンピュータ・システムの動作をサスペン
ドし、レジュームする方法であって、 サスペンド指示の受領に応答して、前記コンピュータ・
システム内の構成要素集積回路の内部レジスタの状態を
走査して走査レジスタから前記状態に対応するデータを
読み取るステップと、 不揮発性記憶域に前記状態を記憶するステップと、 前記構成要素集積回路から電力を遮断するステップとを
含む方法。 - 【請求項２】レジューム指示に応答して前記構成要素集
積回路に電力を復元するステップと、 前記不揮発性記憶域から前記状態を読み取るステップ
と、 前記状態に対応するデータを前記走査レジスタに書き込
むことによって前記構成要素集積回路内の前記状態を復
元するステップとをさらに含む、請求項１に記載の方
法。 - 【請求項３】前記状態を保存する前に、前記構成要素集
積回路内のシステム・クロック信号を一時停止させるス
テップと、 前記構成要素集積回路に電力を復元した後に、前記構成
要素集積回路内のシステム・クロック信号を始動するス
テップとをさらに含む、請求項２に記載の方法。 - 【請求項４】前記不揮発性記憶域が前記構成要素集積回
路内にあり、前記状態を前記不揮発性記憶域に記憶する
前記ステップが、前記構成要素集積回路内の前記状態に
対応するデータを移動し、前記状態を復元する前記ステ
ップが、前記構成要素集積回路内から前記状態を復元す
る、請求項２に記載の方法。 - 【請求項５】前記不揮発性記憶域が待機電源に結合され
たランダム・アクセスメモリを含み、前記構成要素集積
回路から電力を遮断する前記ステップが、前記不揮発性
記憶域から電力を遮断しない、請求項４に記載の方法。 - 【請求項６】前記状態を走査した後に所定時間待つステ
ップと、 前記所定時間が経過するとそれに応答して、走査した前
記状態を、前記構成要素集積回路の外部にある第２の不
揮発性外部記憶域に転送するステップとをさらに含む、
請求項５に記載の方法。 - 【請求項７】前記不揮発性記憶域が電気的消去可能読取
り専用メモリであり、前記状態を記憶する前記ステップ
が、前記状態を前記電気的消去可能読取り専用メモリに
書き込む、請求項４に記載の方法。 - 【請求項８】前記不揮発性記憶域が前記構成要素集積回
路の外部にあり、前記記憶ステップおよび前記読取りス
テップが前記内部レジスタと前記外部記憶域との間のイ
ンタフェースを介して前記状態を転送する、請求項２に
記載の方法。 - 【請求項９】前記サスペンド指示の受領後に所定時間待
つステップをさらに含み、前記状態を記憶する前記ステ
ップが前記所定時間の経過に応答して行われる、請求項
２に記載の方法。 - 【請求項１０】前記状態を走査する前記ステップが、シ
リアル・テスト・ポート・インタフェースを介して前記
状態を読み取る、請求項２に記載の方法。 - 【請求項１１】前記状態を走査する前記ステップが、境
界走査レジスタを介して前記状態を読み取り、前記方法
が、前記サスペンド指示の受領に応答して前記構成要素
集積回路を走査モードにするステップをさらに含む、請
求項２に記載の方法。 - 【請求項１２】前記コンピュータ・システムが共通バス
に結合された活動ユニットと待機ユニットとを含み、前
記構成要素集積回路が前記待機ユニット内にあり、前記
状態を走査する前記ステップと、前記状態を記憶する前
記ステップと、電力を遮断する前記ステップとが、シス
テム初期設定時に行われ、電力を復元する前記ステップ
と、前記状態を読み取る前記ステップと、前記状態を復
元する前記ステップとが、前記待機ユニットが活動状態
になる指示に応答して行われる、請求項２に記載の方
法。 - 【請求項１３】走査レジスタを介してアクセス可能な内
部機能レジスタを有する構成要素集積回路と、 前記構成要素集積回路に結合され、サスペンド指示に応
答して前記構成要素集積回路の状態を記憶する不揮発性
記憶装置であって、前記状態が前記走査レジスタを介し
て前記構成要素集積回路から読み取られる不揮発性記憶
装置と、 前記構成要素集積回路に結合され、前記構成要素集積回
路が動作しているときに前記構成要素集積回路に電力供
給し、前記状態が前記不揮発性記憶域に記憶された後に
電力を遮断する制御可能電源とを含むコンピュータ・シ
ステム。 - 【請求項１４】前記構成要素集積回路内のシステム・ク
ロック信号をゲートオフして前記状態の状況が凍結され
るようにする、請求項１３に記載のコンピュータ・シス
テム。 - 【請求項１５】前記不揮発性記憶域が前記構成要素集積
回路内にある、請求項１３に記載のコンピュータ・シス
テム。 - 【請求項１６】前記不揮発性記憶域が、待機電源に結合
されたランダム・アクセスメモリを含み、前記待機電源
が、前記制御可能電源が前記構成要素集積回路から電力
を遮断した後に前記ランダム・アクセス・メモリに電力
を供給し続ける、請求項１５に記載のコンピュータ・シ
ステム。 - 【請求項１７】前記構成要素集積回路に結合され、前記
状態を記憶する第２の不揮発性記憶域と、 所定時間が経過した時点を判断するタイマとを含み、前
記制御可能電源が前記構成要素集積回路から電力を遮断
する前に前記状態が前記第２の不揮発性記憶域に書き込
まれる、請求項１３に記載のコンピュータ・システム。 - 【請求項１８】前記不揮発性記憶域が電気的消去可能読
取り専用メモリである、請求項１３に記載のコンピュー
タ・システム。 - 【請求項１９】前記不揮発性記憶域が前記構成要素集積
回路の外部にあり、前記コンピュータ・システムが、前
記内部レジスタと前記外部記憶域との間のインタフェー
スをさらに含み、前記状態が前記インタフェースを介し
て転送される、請求項１３に記載のコンピュータ・シス
テム。 - 【請求項２０】前記インタフェースがシリアル・テスト
・ポート・インタフェースである、請求項１９に記載の
コンピュータ・システム。 - 【請求項２１】前記シリアル・テスト・ポート・インタ
フェースがジョイント・テスト・アクション・グループ
（ＪＴＡＧ）仕様に準拠したテスト・ポートを含み、前
記状態が特別なＪＴＡＧコマンドの発行によって転送さ
れる、請求項２０に記載のコンピュータ・システム。 - 【請求項２２】前記構成要素集積回路が境界走査レジス
タを含み、前記状態が前記構成要素集積回路を走査モー
ドにすることによって読み取られる、請求項１３に記載
のコンピュータ・システム。 - 【請求項２３】処理構成要素と周辺構成要素を結合する
バスと、 前記バスに結合された活動構成要素と、 前記バスに結合された前記構成要素集積回路を含む待機
構成要素とをさらに含み、システム初期設定時に前記状
態が前記不揮発性記憶域に保存され、前記待機構成要素
が活動状態になる指示に応答して前記状態が取り出され
る、請求項１３に記載のコンピュータ・システム。 - 【請求項２４】前記構成要素集積回路の状態を読み取る
電力制御論理回路をさらに含む、請求項１３に記載のコ
ンピュータ・システム。 - 【請求項２５】前記電力制御論理回路が前記制御可能電
源を制御して前記構成要素集積回路への電力を制御す
る、請求項２４に記載のコンピュータ・システム。 - 【請求項２６】前記電力制御論理プロセッサに結合さ
れ、前記電力制御論理回路に応答して、前記構成要素集
積回路内のシステム・クロック信号をゲートオフするク
ロック制御回路をさらに含む、請求項２４に記載のコン
ピュータ・システム。 - 【請求項２７】前記電力制御論理回路が前記構成要素集
積回路内にあり、前記電力制御論理回路が代替電源に結
合され、それによって、前記制御可能電源が前記構成要
素集積回路から電力を遮断したときに前記電力制御論理
回路への電力が維持される、請求項２４に記載のコンピ
ュータ・システム。 - 【請求項２８】走査レジスタを介してアクセス可能な内
部レジスタと、 サスペンド指示に応答して前記内部レジスタの状態を記
憶する内部不揮発性記憶域とを含む、コンピュータ・シ
ステムにおいて使用する構成要素集積回路。 - 【請求項２９】前記内部不揮発性記憶域が電気的消去可
能読取り専用メモリを含む、請求項２８に記載の構成要
素集積回路。 - 【請求項３０】前記不揮発性記憶域が、主電源から電力
が遮断された後に前記ランダム・アクセス・メモリに電
力を供給する待機電源入力に結合される、請求項２８に
記載の構成要素集積回路。 - 【請求項３１】前記状態を前記不揮発性記憶域に転送す
る、前記構成要素集積回路内の電力制御論理回路をさら
に含む、請求項２８に記載の構成要素集積回路。 - 【請求項３２】前記状態が保存された後に機能論理回路
へのクロック信号をゲートオフするクロック制御論理回
路をさらに含む、請求項２８に記載の構成要素集積回
路。
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