JPH0564244A - 時間スイツチメモリ監視方式 - Google Patents
時間スイツチメモリ監視方式Info
- Publication number
- JPH0564244A JPH0564244A JP22184191A JP22184191A JPH0564244A JP H0564244 A JPH0564244 A JP H0564244A JP 22184191 A JP22184191 A JP 22184191A JP 22184191 A JP22184191 A JP 22184191A JP H0564244 A JPH0564244 A JP H0564244A
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- JP
- Japan
- Prior art keywords
- address
- memory
- idle
- data
- counter
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- Granted
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- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＡＣＭの設定内容に依存せず，常時ＤＭ内の
全メモリセルの監視を行うことができる。 【構成】 アイドルタイムスロットアドレス保持回路６
は，アドレスコントロールメモリ４の制御信号がアイド
ルを示すタイムスロットの任意の１タイムスロットを選
択しそのアドレスを保持する。タイミング発生回路７
は，前記アドレス保持回路６のアドレス情報からタイミ
ング信号を発生する。ワードカウンタ８は，アドレスカ
ウンタの１周期を１カウントとしてカウントしデータメ
モリ２のワード数をフルカウントとしてアドレスを発生
する。セレクタ９は，アドレスコントロールメモリ４や
ワードカウンタ８の出力アドレスを入力し，タイミング
発生回路７のタイミングでワードカウンタのアドレスを
選択する。出力アドレスでデータメモリ２を読み出して
全メモリセルの監視を行う。
全メモリセルの監視を行うことができる。 【構成】 アイドルタイムスロットアドレス保持回路６
は，アドレスコントロールメモリ４の制御信号がアイド
ルを示すタイムスロットの任意の１タイムスロットを選
択しそのアドレスを保持する。タイミング発生回路７
は，前記アドレス保持回路６のアドレス情報からタイミ
ング信号を発生する。ワードカウンタ８は，アドレスカ
ウンタの１周期を１カウントとしてカウントしデータメ
モリ２のワード数をフルカウントとしてアドレスを発生
する。セレクタ９は，アドレスコントロールメモリ４や
ワードカウンタ８の出力アドレスを入力し，タイミング
発生回路７のタイミングでワードカウンタのアドレスを
選択する。出力アドレスでデータメモリ２を読み出して
全メモリセルの監視を行う。
Description
【０００１】
【産業上の利用分野】本発明は，回線交換を行うための
時間スイッチに関し，詳しくは，データメモリに書き込
まれたデータを読み出す時間スイッチの故障を監視する
方式に関する。
時間スイッチに関し，詳しくは，データメモリに書き込
まれたデータを読み出す時間スイッチの故障を監視する
方式に関する。
【０００２】
【従来の技術】一般に，従来の時間スイッチメモリ監視
方式は，図２のブロック図に示すように，パリティ演算
部（ＰＴＹ ＧＥＮ）１，データメモリ（ＤＭ）２，ア
ドレスカウンタ（ＡＤＤ ＣＴＲ）３，アドレスコント
ロールメモリ（ＡＣＭ）４，アイドルタイムスロット検
出回路（ＩＤＬＥ ＤＥＴ）５，パリティチェック部
（ＰＴＹ ＣＨＫ）１２，アイドルパタン演算部（ＩＤ
ＬＥ ＰＴＮＧＥＮ）１３，２−１セレクタ（ＳＥＬ）
１１とを備えている。この時間スイッチは，入力側で，
並列データ単位にパリティ演算部１でパリティ演算を行
い並列データをパリティ演算結果と同時にＤＭ２に書き
込み，ＤＭ２に，回線交換される単位で並列展開された
データをＡＤＤ ＣＴＲ３により読み出し制御を受ける
ＡＣＭ４の制御により，ＤＭ２に書き込まれた並列デー
タ及びパリティ演算結果を読み出したときにのみパリテ
ィチェックを行っていた。
方式は，図２のブロック図に示すように，パリティ演算
部（ＰＴＹ ＧＥＮ）１，データメモリ（ＤＭ）２，ア
ドレスカウンタ（ＡＤＤ ＣＴＲ）３，アドレスコント
ロールメモリ（ＡＣＭ）４，アイドルタイムスロット検
出回路（ＩＤＬＥ ＤＥＴ）５，パリティチェック部
（ＰＴＹ ＣＨＫ）１２，アイドルパタン演算部（ＩＤ
ＬＥ ＰＴＮＧＥＮ）１３，２−１セレクタ（ＳＥＬ）
１１とを備えている。この時間スイッチは，入力側で，
並列データ単位にパリティ演算部１でパリティ演算を行
い並列データをパリティ演算結果と同時にＤＭ２に書き
込み，ＤＭ２に，回線交換される単位で並列展開された
データをＡＤＤ ＣＴＲ３により読み出し制御を受ける
ＡＣＭ４の制御により，ＤＭ２に書き込まれた並列デー
タ及びパリティ演算結果を読み出したときにのみパリテ
ィチェックを行っていた。
【０００３】また，ＳＥＬ１１は，ＩＤＬＥ ＤＥＴ５
の出力によって，読み出された並列データ又はアイドル
時のパターンを選択して，出力する。
の出力によって，読み出された並列データ又はアイドル
時のパターンを選択して，出力する。
【０００４】
【発明が解決しようとする課題】上述したように従来の
時間スイッチメモリ監視方式は，ＤＭ２の出力側では，
ＡＣＭ４の制御によりＤＭ２内のデータがランダムに読
み出されるが，データの読み出されるアドレスはＡＣＭ
４の内容により決まっているためＡＣＭ４がアイドルを
示すタイムスロットでは，ＤＭ２の該当するアドレスは
読み出されないため，メモリチェックをすることができ
ない。したがって，ＡＣＭ４に設定された回線交換内容
によりメモリのチェック範囲が限定されてしまい，接続
回線の追加等による新たな回線の設定時にはじめて故障
がわかるという欠点があった。そこで，本発明の技術的
課題は，時間スイッチメモリの監視において，ＡＣＭの
設定内容に保存せず，常時ＤＭ内の全メモリセルの監視
を行うことができる時間スイッチメモリ監視方式を設定
することにある。
時間スイッチメモリ監視方式は，ＤＭ２の出力側では，
ＡＣＭ４の制御によりＤＭ２内のデータがランダムに読
み出されるが，データの読み出されるアドレスはＡＣＭ
４の内容により決まっているためＡＣＭ４がアイドルを
示すタイムスロットでは，ＤＭ２の該当するアドレスは
読み出されないため，メモリチェックをすることができ
ない。したがって，ＡＣＭ４に設定された回線交換内容
によりメモリのチェック範囲が限定されてしまい，接続
回線の追加等による新たな回線の設定時にはじめて故障
がわかるという欠点があった。そこで，本発明の技術的
課題は，時間スイッチメモリの監視において，ＡＣＭの
設定内容に保存せず，常時ＤＭ内の全メモリセルの監視
を行うことができる時間スイッチメモリ監視方式を設定
することにある。
【０００５】
【課題を解決するための手段】本発明によれば，データ
メモリと，前記データメモリに回線交換される並列展開
されたデータをシーケンシャルに書き込むことを制御す
るアドレスカウンタと，前記アドレスカウンタにより読
み出し制御を受け，前記データメモリに書き込まれたデ
ータをランダムの読み出すアドレスコントロールとを備
え，入力側で前記並列データ単位にパリティ演算を行
い，前記並列データをパリティ演算結果と同時に前記デ
ータメモリに書き込み，前記データメモリから前記アド
レスコントロールメモリの制御により読み出された前記
並列データ及び前記パリティ演算結果を読み出す度にパ
リティ演算することで前記データメモリを監視する時間
スイッチの監視方式において，前記アドレスコントロー
ルメモリの制御信号がアイドルを示すタイムスロットの
任意の１タイムスロットを選択し，前記１タイムスロッ
トのアドレスを保持するアイドルタイムスロットアドレ
ス保持回路と，前記アイドルタイムスロットアドレス保
持回路に保持されたアドレス情報を基にタイミング信号
を発生するタイミング発生回路と，前記アドレスカウン
タの１周期を１カウントとしてカウントアップを行い，
前記データメモリのワード数をフルカウントとしてアド
レスを発生するワードカウンタと，前記アドレスコント
ロールメモリの出力するアドレス及び前記ワードカウン
タの出力するアドレスを入力し，前記タイミング発生回
路のタイミング出力時に前記ワードカウンタのアドレス
を選択し，出力するセレクタとを有し，出力アドレスを
前記データメモリの読み出しアドレスとして与えること
により，前記データメモリ内の全メモリセルの監視を行
うことを特徴とする時間スイッチメモリ監視方式が得ら
れる。
メモリと，前記データメモリに回線交換される並列展開
されたデータをシーケンシャルに書き込むことを制御す
るアドレスカウンタと，前記アドレスカウンタにより読
み出し制御を受け，前記データメモリに書き込まれたデ
ータをランダムの読み出すアドレスコントロールとを備
え，入力側で前記並列データ単位にパリティ演算を行
い，前記並列データをパリティ演算結果と同時に前記デ
ータメモリに書き込み，前記データメモリから前記アド
レスコントロールメモリの制御により読み出された前記
並列データ及び前記パリティ演算結果を読み出す度にパ
リティ演算することで前記データメモリを監視する時間
スイッチの監視方式において，前記アドレスコントロー
ルメモリの制御信号がアイドルを示すタイムスロットの
任意の１タイムスロットを選択し，前記１タイムスロッ
トのアドレスを保持するアイドルタイムスロットアドレ
ス保持回路と，前記アイドルタイムスロットアドレス保
持回路に保持されたアドレス情報を基にタイミング信号
を発生するタイミング発生回路と，前記アドレスカウン
タの１周期を１カウントとしてカウントアップを行い，
前記データメモリのワード数をフルカウントとしてアド
レスを発生するワードカウンタと，前記アドレスコント
ロールメモリの出力するアドレス及び前記ワードカウン
タの出力するアドレスを入力し，前記タイミング発生回
路のタイミング出力時に前記ワードカウンタのアドレス
を選択し，出力するセレクタとを有し，出力アドレスを
前記データメモリの読み出しアドレスとして与えること
により，前記データメモリ内の全メモリセルの監視を行
うことを特徴とする時間スイッチメモリ監視方式が得ら
れる。
【０００６】本発明によれば，前記時間スイッチメモリ
監視方式において，前記制御信号のアイドル期間を検出
するアイドル検出手段と，前記アイドル検出手段が前記
アイドル期間を検出しても前記タイミング信号の出力時
にパリティチェックを強制的に行わせる手段とを備えた
ことを特徴とする時間スイッチメモリ監視方式が得られ
る。
監視方式において，前記制御信号のアイドル期間を検出
するアイドル検出手段と，前記アイドル検出手段が前記
アイドル期間を検出しても前記タイミング信号の出力時
にパリティチェックを強制的に行わせる手段とを備えた
ことを特徴とする時間スイッチメモリ監視方式が得られ
る。
【０００７】
【作用】本発明においては，前記データメモリの読み出
しがアイドルであるタイミングを利用し，前記データメ
モリ内の全メモリセルの監視を行う。
しがアイドルであるタイミングを利用し，前記データメ
モリ内の全メモリセルの監視を行う。
【０００８】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例のブロック図であ
る。
て説明する。図１は本発明の実施例のブロック図であ
る。
【０００９】入力される並列データをパリティジェネレ
ータ（ＰＴＹ ＧＥＮ）１により並列データ単位にパリ
ティ演算を行い，並列データをパリティ演算結果と同時
にデータメモリ（ＤＭ）２にアドレスカウンタ（ＡＤＤ
ＣＴＲ）３の制御によりシーケンシャルに書き込む。
ータ（ＰＴＹ ＧＥＮ）１により並列データ単位にパリ
ティ演算を行い，並列データをパリティ演算結果と同時
にデータメモリ（ＤＭ）２にアドレスカウンタ（ＡＤＤ
ＣＴＲ）３の制御によりシーケンシャルに書き込む。
【００１０】ＤＭ２の出力側ではアドレスコントロール
メモリ（ＡＣＭ）４の制御によりＤＭ２内のデータがラ
ンダムに読み出される。
メモリ（ＡＣＭ）４の制御によりＤＭ２内のデータがラ
ンダムに読み出される。
【００１１】以上までは，従来と同様の構成を有する。
本発明の実施例では，更にＡＣＭの制御信号がアイドル
を示すタイムスロットを検出するアイドル検出手段とし
てアイドルタイムスロット検出回路（ＩＤＬＥ ＤＥ
Ｔ）５を有し，任意の１タイムスロットを選択し１タイ
ムスロットのアドレスをアイドルタイムスロットアドレ
ス保持回路（ＩＤＬＥ ＴＳ ＨＬＤ）６により保持す
る。
本発明の実施例では，更にＡＣＭの制御信号がアイドル
を示すタイムスロットを検出するアイドル検出手段とし
てアイドルタイムスロット検出回路（ＩＤＬＥ ＤＥ
Ｔ）５を有し，任意の１タイムスロットを選択し１タイ
ムスロットのアドレスをアイドルタイムスロットアドレ
ス保持回路（ＩＤＬＥ ＴＳ ＨＬＤ）６により保持す
る。
【００１２】ＩＤＬＥ ＴＳ ＨＬＤ６に保持されたア
ドレス情報をもとにタイミング信号をタイミング発生回
路（ＩＤＬＥ ＴＳ ＧＥＮ）７により発生する。
ドレス情報をもとにタイミング信号をタイミング発生回
路（ＩＤＬＥ ＴＳ ＧＥＮ）７により発生する。
【００１３】また，ワードカウンタ（ＷＯＲＤ ＣＴ
Ｒ）８によりＡＤＤ ＣＴＲ３の１周期を１カウントと
してカウントアップを行い，ＤＭ２のワード長をフルカ
ウントとしてシーケンシャルアドレスを発生し，２−１
セレクタ（ＳＥＬ）９により本アドレスとＡＣＭ４のア
ドレスをＩＤＬＥ ＴＳ ＧＥＮ７のタイミング信号出
力時に前記ワードカウンタ８のアドレスを選択しＤＭ２
の読み出しアドレス出力する。
Ｒ）８によりＡＤＤ ＣＴＲ３の１周期を１カウントと
してカウントアップを行い，ＤＭ２のワード長をフルカ
ウントとしてシーケンシャルアドレスを発生し，２−１
セレクタ（ＳＥＬ）９により本アドレスとＡＣＭ４のア
ドレスをＩＤＬＥ ＴＳ ＧＥＮ７のタイミング信号出
力時に前記ワードカウンタ８のアドレスを選択しＤＭ２
の読み出しアドレス出力する。
【００１４】ＤＭ２の読み出し側ではＳＥＬ９から出力
されるアドレスにより並列データおよびパリティ演算結
果を読み出しパリティ演算１２する。
されるアドレスにより並列データおよびパリティ演算結
果を読み出しパリティ演算１２する。
【００１５】尚，インヒビットゲート１１は，タイミン
グ発生回路７のタイミング信号の出力時にアイドルタイ
ムスロット検出回路５がアイドル期間を検出し，パリテ
ィチェックを抑制することを抑制する。即ち，アイドル
タイムスロット検出回路がアイドル期間を検出しても，
タイミング信号の出力時にパリティチェックを強制的に
行わせる。
グ発生回路７のタイミング信号の出力時にアイドルタイ
ムスロット検出回路５がアイドル期間を検出し，パリテ
ィチェックを抑制することを抑制する。即ち，アイドル
タイムスロット検出回路がアイドル期間を検出しても，
タイミング信号の出力時にパリティチェックを強制的に
行わせる。
【００１６】以上のように，ＡＣＭ４の読み出しがアイ
ドルであるタイミングを利用し，ＤＭ２のアドレスを読
み出し周期ごとに順次シフトして行き全メモリセルの監
視を行う。
ドルであるタイミングを利用し，ＤＭ２のアドレスを読
み出し周期ごとに順次シフトして行き全メモリセルの監
視を行う。
【００１７】
【発明の効果】以上説明したように本発明によれば，Ａ
ＣＭの読み出しがアイドルであるタイミングを利用し，
ＤＭのアドレスを読み出し周期ごとに順次シフトして行
き全メモリセルの監視を行うことによりＡＣＭの設定内
容に依存せず常時全データメモリセルの監視を行うこと
ができる。時間スイッチメモリ監視方式を提供すること
ができる。
ＣＭの読み出しがアイドルであるタイミングを利用し，
ＤＭのアドレスを読み出し周期ごとに順次シフトして行
き全メモリセルの監視を行うことによりＡＣＭの設定内
容に依存せず常時全データメモリセルの監視を行うこと
ができる。時間スイッチメモリ監視方式を提供すること
ができる。
【図１】本発明の一実施例のブロック図である。
【図２】従来技術のブロック図である。
１ パリティ演算部（ＰＴＹ ＧＥＮ） ２ データメモリ（ＤＭ） ３ アドレスカウンタ（ＡＤＤ ＣＴＲ） ４ アドレスコントロールメモリ（ＡＣＭ） ５ アイドルタイムスロット検出回路（ＩＤＬＥ ＤＥ
Ｔ） ６ アイドルタイムスロットアドレス保持回路（ＩＤＬ
Ｅ ＴＳ ＨＬＤ） ７ タイミング発生回路（ＩＤＬＥ ＴＳ ＧＥＮ） ８ ワードカウンタ（ＷＯＲＤ ＣＴＲ） ９ ２−１セレクタ（ＳＥＬ） １０ インヒビットゲート（ＩＮＨ） １１ ２−１セレクタ（ＳＥＬ） １２ パリティチェック部（ＰＴＹ ＣＨＫ） １３ アイドルパターン発生回路（ＩＤＬＥ ＰＴＮ
ＧＥＮ）
Ｔ） ６ アイドルタイムスロットアドレス保持回路（ＩＤＬ
Ｅ ＴＳ ＨＬＤ） ７ タイミング発生回路（ＩＤＬＥ ＴＳ ＧＥＮ） ８ ワードカウンタ（ＷＯＲＤ ＣＴＲ） ９ ２−１セレクタ（ＳＥＬ） １０ インヒビットゲート（ＩＮＨ） １１ ２−１セレクタ（ＳＥＬ） １２ パリティチェック部（ＰＴＹ ＣＨＫ） １３ アイドルパターン発生回路（ＩＤＬＥ ＰＴＮ
ＧＥＮ）
Claims (2)
- 【請求項１】 データメモリと，前記データメモリに回
線交換される並列展開されたデータをシーケンシャルに
書き込むことを制御するアドレスカウンタと，前記アド
レスカウンタにより読み出し制御を受け，前記データメ
モリに書き込まれたデータをランダムの読み出すアドレ
スコントロールとを備え， 入力側で前記並列データ単位にパリティ演算を行い，前
記並列データをパリティ演算結果と同時に前記データメ
モリに書き込み，前記データメモリから前記アドレスコ
ントロールメモリの制御により読み出された前記並列デ
ータ及び前記パリティ演算結果を読み出す度にパリティ
演算することで前記データメモリを監視する時間スイッ
チの監視方式において， 前記アドレスコントロールメモリの制御信号がアイドル
を示すタイムスロットの任意の１タイムスロットを選択
し，前記１タイムスロットのアドレスを保持するアイド
ルタイムスロットアドレス保持回路と， 前記アイドルタイムスロットアドレス保持回路に保持さ
れたアドレス情報を基にタイミング信号を発生するタイ
ミング発生回路と， 前記アドレスカウンタの１周期を１カウントとしてカウ
ントアップを行い，前記データメモリのワード数をフル
カウントとしてアドレスを発生するワードカウンタと， 前記アドレスコントロールメモリの出力するアドレス及
び前記ワードカウンタの出力するアドレスを入力し，前
記タイミング発生回路のタイミング出力時に前記ワード
カウンタのアドレスを選択し，出力するセレクタとを有
し， 出力アドレスを前記データメモリの読み出しアドレスと
して与えることにより，前記データメモリ内の全メモリ
セルの監視を行うことを特徴とする時間スイッチメモリ
監視方式。 - 【請求項２】 請求項１記載の時間スイッチメモリ監視
方式において， 前記制御信号のアイドル期間を検出するアイドル検出手
段と，前記アイドル検出手段が前記アイドル期間を検出
しても前記タイミング信号の出力時にパリティチェック
を強制的に行わせる手段とを備えたことを特徴とする時
間スイッチメモリ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22184191A JP2970707B2 (ja) | 1991-09-02 | 1991-09-02 | 時間スイッチメモリ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22184191A JP2970707B2 (ja) | 1991-09-02 | 1991-09-02 | 時間スイッチメモリ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0564244A true JPH0564244A (ja) | 1993-03-12 |
| JP2970707B2 JP2970707B2 (ja) | 1999-11-02 |
Family
ID=16773034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22184191A Expired - Lifetime JP2970707B2 (ja) | 1991-09-02 | 1991-09-02 | 時間スイッチメモリ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970707B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322310A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 時分割スイッチ試験方式 |
| US8550534B2 (en) | 2008-12-17 | 2013-10-08 | Kobelco Construction Machinery Co., Ltd. | Working machine |
-
1991
- 1991-09-02 JP JP22184191A patent/JP2970707B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322310A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 時分割スイッチ試験方式 |
| US8550534B2 (en) | 2008-12-17 | 2013-10-08 | Kobelco Construction Machinery Co., Ltd. | Working machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970707B2 (ja) | 1999-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990728 |