JPH0658622B2 - メモリ監視回路 - Google Patents
メモリ監視回路Info
- Publication number
- JPH0658622B2 JPH0658622B2 JP30316988A JP30316988A JPH0658622B2 JP H0658622 B2 JPH0658622 B2 JP H0658622B2 JP 30316988 A JP30316988 A JP 30316988A JP 30316988 A JP30316988 A JP 30316988A JP H0658622 B2 JPH0658622 B2 JP H0658622B2
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- JP
- Japan
- Prior art keywords
- address
- data
- monitoring
- read
- temporary storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はメモリ監視回路に関し、特にディジタル信号の
タイムスロット入替えを行うダブルバッファ方式におい
てダブルバッファとして用いられる２個の一時記憶装置
における書込み動作および読出し動作を監視するための
メモリ監視回路に関する。
タイムスロット入替えを行うダブルバッファ方式におい
てダブルバッファとして用いられる２個の一時記憶装置
における書込み動作および読出し動作を監視するための
メモリ監視回路に関する。
従来技術 従来、この種の一時記憶装置を監視するためのメモリ監
視回路としては、第３図に示すようなパリティ検査方式
の回路が広く用いられている。
視回路としては、第３図に示すようなパリティ検査方式
の回路が広く用いられている。
すなわち、タイムスロット入替えを行うダブルバッファ
方式においてダブルバッファとして用いられる２個のＲ
ＡＭ（ランダムアクセスメモリ）１，２には、パリティ
発生回路（ＰＴＹ ＧＥＮ）３で生成されたパリテイビ
ット（１ビット）が付加された書込みデータが、アドレ
スセレクタ（ＳＥＬ）１４，１５を介して供給される書
込みアドレスによって指定される番地に書込まれる。
方式においてダブルバッファとして用いられる２個のＲ
ＡＭ（ランダムアクセスメモリ）１，２には、パリティ
発生回路（ＰＴＹ ＧＥＮ）３で生成されたパリテイビ
ット（１ビット）が付加された書込みデータが、アドレ
スセレクタ（ＳＥＬ）１４，１５を介して供給される書
込みアドレスによって指定される番地に書込まれる。
ＲＡＭ１，２からはアドレスセレクタ１４，１５を介し
て供給された読出しアドレスによりデータが読出され、
このデータとともに読出されたパリティビットによりパ
リティ検査回路（（ＰＴＹ ＣＨＫ）１６，１７でパリ
ティ検査が行われ、ＲＡＭ１，２における障害の有無が
調べられている。
て供給された読出しアドレスによりデータが読出され、
このデータとともに読出されたパリティビットによりパ
リティ検査回路（（ＰＴＹ ＣＨＫ）１６，１７でパリ
ティ検査が行われ、ＲＡＭ１，２における障害の有無が
調べられている。
ここで、タイムスロット入替えは周期的に多重化された
信号の多重化順序の入替えのことである。つまり、ダブ
ルバッファ方式においては、第４図に示すように、ＲＡ
Ｍ１，２に対する書込み動作と読出し動作とが周期的に
交互に切替えられており、周期１においてＲＡＭ２に書
込まれ、“Ｄ０，Ｄ１，Ｄ２，Ｄ４”と多重化されたデ
ータは、周期２において読出しアドレスの供給順序を書
込みアドレスの供給順序とは異なるようにすることによ
り、ＲＡＭ２から読出されるデータの多重化順序を“Ｄ
３，Ｄ１，Ｄ０，Ｄ４，Ｄ２”とすることができる。
信号の多重化順序の入替えのことである。つまり、ダブ
ルバッファ方式においては、第４図に示すように、ＲＡ
Ｍ１，２に対する書込み動作と読出し動作とが周期的に
交互に切替えられており、周期１においてＲＡＭ２に書
込まれ、“Ｄ０，Ｄ１，Ｄ２，Ｄ４”と多重化されたデ
ータは、周期２において読出しアドレスの供給順序を書
込みアドレスの供給順序とは異なるようにすることによ
り、ＲＡＭ２から読出されるデータの多重化順序を“Ｄ
３，Ｄ１，Ｄ０，Ｄ４，Ｄ２”とすることができる。
また、パリティ検査回路１６，１７においては、ＲＡＭ
１，２にデータが書込まれるときに予め定められた規則
にしたがってマーク数の合計が奇数個あるいは偶数個に
なるようにパリティビットが付加され、ＲＡＭ１，２か
らデータが読出されるときにマーク数の合計が奇数個あ
るいは偶数個になっているか否かを調べることによりＲ
ＡＭ１，２の監視を行っている。
１，２にデータが書込まれるときに予め定められた規則
にしたがってマーク数の合計が奇数個あるいは偶数個に
なるようにパリティビットが付加され、ＲＡＭ１，２か
らデータが読出されるときにマーク数の合計が奇数個あ
るいは偶数個になっているか否かを調べることによりＲ
ＡＭ１，２の監視を行っている。
尚、これらＲＡＭ１，２、データセレクタ１２、アドレ
スセレクタ１４，１５、パリティ検査回路１６，１７は
各々読出し書込み制御回路（Ｒ／Ｗ ＣＯＮＴ）９の制
御により動作する。
スセレクタ１４，１５、パリティ検査回路１６，１７は
各々読出し書込み制御回路（Ｒ／Ｗ ＣＯＮＴ）９の制
御により動作する。
このような従来のメモリ監視回路では、ダブルバッファ
として用いられるＲＡＭ１，２の監視をパリテイ検査方
式により行っているので、ＲＡＭ１，２にパリティビッ
ト用として余分に１ビット必要となって、ＲＡＭ１，２
の容量がその分余分に必要になるという欠点がある。
として用いられるＲＡＭ１，２の監視をパリテイ検査方
式により行っているので、ＲＡＭ１，２にパリティビッ
ト用として余分に１ビット必要となって、ＲＡＭ１，２
の容量がその分余分に必要になるという欠点がある。
また、マーク数の合計が正しい状態でＲＡＭ１，２の出
力が固定されてしまったときには、ＲＡＭ１，２におけ
る障害が検出できないという欠点がある。
力が固定されてしまったときには、ＲＡＭ１，２におけ
る障害が検出できないという欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、一時記憶装置の容量を増やすことなく、
一時記憶装置における書込み動作および読出し動作の監
視を行うことができるメモリ監視回路の提供を目的とす
る。
されたもので、一時記憶装置の容量を増やすことなく、
一時記憶装置における書込み動作および読出し動作の監
視を行うことができるメモリ監視回路の提供を目的とす
る。
発明の構成 本発明によるメモリ監視回路は、一定周期でデータの書
込みおよび読出しが行われる一時記憶装置のメモリ監視
回路であって、前記一時記記憶装置を監視するための監
視アドレスを予め定められた所定周期毎に発生するアド
レス発生手段と、前記アドレス発生手段からの前記監視
アドレスと前記一時記憶装置への書込みアドレスとの一
致を検出するアドレス一致検出手段と、前記アドレス一
致検出手段により一致が検出されたとき、前記一時記憶
装置への書込みデータを保持する保持手段と、前記一時
記憶装置の読出し周期中に設けられた監視用タイムスロ
ットにおいて、前記アドレス発生手段からの前記監視ア
ドレスにより前記一時記憶装置から読出されたデータと
前記保持手段に保持された前記書込みデータとの一致を
検出するデータ一致検出手段とを有することを特徴とす
る。
込みおよび読出しが行われる一時記憶装置のメモリ監視
回路であって、前記一時記記憶装置を監視するための監
視アドレスを予め定められた所定周期毎に発生するアド
レス発生手段と、前記アドレス発生手段からの前記監視
アドレスと前記一時記憶装置への書込みアドレスとの一
致を検出するアドレス一致検出手段と、前記アドレス一
致検出手段により一致が検出されたとき、前記一時記憶
装置への書込みデータを保持する保持手段と、前記一時
記憶装置の読出し周期中に設けられた監視用タイムスロ
ットにおいて、前記アドレス発生手段からの前記監視ア
ドレスにより前記一時記憶装置から読出されたデータと
前記保持手段に保持された前記書込みデータとの一致を
検出するデータ一致検出手段とを有することを特徴とす
る。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＲＡＭ１，２には夫々書込み周期のと
きにアドレスセレクタ（ＳＥＬ）５，６を介して供給さ
れる書込みアドレスにより、タイムスロット入替えを受
けるデータが書込まれる。
る。図において、ＲＡＭ１，２には夫々書込み周期のと
きにアドレスセレクタ（ＳＥＬ）５，６を介して供給さ
れる書込みアドレスにより、タイムスロット入替えを受
けるデータが書込まれる。
また、ＲＡＭ１，２からは夫々読出し周期のときにアド
レスセレクタ５，６を介して供給される読出しアドレス
によりタイムスロット入替えを受けたデータが読出され
る。
レスセレクタ５，６を介して供給される読出しアドレス
によりタイムスロット入替えを受けたデータが読出され
る。
計数回路（ＣＴＲ）３はＲＡＭ１，２に対する監視を行
うための監視用アドレスを発生し、監視用アドレスをア
ドレスセレクタ５，６を介してＲＡＭ１，２に供給す
る。また、計数回路３はＲＡＭ１，２の全アドレスを監
視するために所定周期毎に監視用アドレスを１ずつカウ
ントアップしていく。
うための監視用アドレスを発生し、監視用アドレスをア
ドレスセレクタ５，６を介してＲＡＭ１，２に供給す
る。また、計数回路３はＲＡＭ１，２の全アドレスを監
視するために所定周期毎に監視用アドレスを１ずつカウ
ントアップしていく。
アドレス一致検出回路４はＲＡＭ１，２に供給される書
込みアドレスと計数回路３かからの監視用アドレスとを
比較し、それらの一致を検出すると一致信号をレジスタ
（ＲＥＧ）７，８に出力する。
込みアドレスと計数回路３かからの監視用アドレスとを
比較し、それらの一致を検出すると一致信号をレジスタ
（ＲＥＧ）７，８に出力する。
アドレスセレクタ５，６は書込みアドレスと読出しアド
レスと計数回路３からの監視用アドレスとを読出し書込
み制御回路（Ｒ／Ｗ ＣＯＮＴ）９からの制御信号に応
答して切替え、切替えたアドレスをＲＡＭ１，２に供給
する。
レスと計数回路３からの監視用アドレスとを読出し書込
み制御回路（Ｒ／Ｗ ＣＯＮＴ）９からの制御信号に応
答して切替え、切替えたアドレスをＲＡＭ１，２に供給
する。
レジスタ７，８はアドレス一致検出回路４からの一致信
号に応答して、ＲＡＭ１，２に書込まれるデータを保持
する。
号に応答して、ＲＡＭ１，２に書込まれるデータを保持
する。
読出し書込み制御回路９はＲＡＭ１，２に対する書込み
動作および読出し動作と、アドレスセレクタ５，６にお
ける切替え動作と、レジスタ７，８の保持動作と、デー
タ一致検出回路１０，１１におけるデータの比較動作
と、データセレクタ（ＳＥＬ）１２における切替え動作
とを夫々制御する。
動作および読出し動作と、アドレスセレクタ５，６にお
ける切替え動作と、レジスタ７，８の保持動作と、デー
タ一致検出回路１０，１１におけるデータの比較動作
と、データセレクタ（ＳＥＬ）１２における切替え動作
とを夫々制御する。
データ一致検出回路１０，１１は夫々ＲＡＭ１，２から
読出されたデータとレジスタ７，８から読出されたデー
タとの比較を行い、それらデータの不一致が検出される
とエラー信号を出力する。
読出されたデータとレジスタ７，８から読出されたデー
タとの比較を行い、それらデータの不一致が検出される
とエラー信号を出力する。
データセレクタ１２はＲＡＭ１，２から読出されたデー
タを切替えて出力する。
タを切替えて出力する。
第２図は本発明の一実施例のタイミングチャートであ
る。これら第１図および第２図を用いて本発明の一実施
例の動作について説明する。
る。これら第１図および第２図を用いて本発明の一実施
例の動作について説明する。
まず、タイムスロット入替えを受けるデータ“Ｄ１，Ｄ
２，Ｄ３，Ｄ４”は書込み周期のＲＡＭ１にアドレスセ
レクタ５を介して供給される書込みアドレス“０，１，
２，３”により書込まれる。
２，Ｄ３，Ｄ４”は書込み周期のＲＡＭ１にアドレスセ
レクタ５を介して供給される書込みアドレス“０，１，
２，３”により書込まれる。
このとき、アドレス一致検出回路４において計数回路３
からの監視用アドレス“２”とＲＡＭ１への書込みアド
レス“０，１，２，３”とを比較し、書込みアドレスが
“２”となったときにアドレス一致検出回路４からレジ
スタ７に一致信号が出力され、ＲＡＭ１に書込まれるデ
ータ“Ｄ３”がレジスタ７に保持される。
からの監視用アドレス“２”とＲＡＭ１への書込みアド
レス“０，１，２，３”とを比較し、書込みアドレスが
“２”となったときにアドレス一致検出回路４からレジ
スタ７に一致信号が出力され、ＲＡＭ１に書込まれるデ
ータ“Ｄ３”がレジスタ７に保持される。
ＲＡＭ１にデータが書込まれた後にＲＡＭ１では読出し
周期となり、アドレスセレクタ５を介して供給される読
出しアドレス“２，１，０，３”にしたがってＲＡＭ１
からデータを読出すことによりタイムスロット入替えが
行われるが、この読出し周期中に設けられた監視用タイ
ムスロットにおいて計数回路３からの監視用アドレス
“２”がＲＡＭ１に供給され、ＲＡＭ１から監視用アド
レス“２”に対応するデータ“Ｄ３”が読出される。
周期となり、アドレスセレクタ５を介して供給される読
出しアドレス“２，１，０，３”にしたがってＲＡＭ１
からデータを読出すことによりタイムスロット入替えが
行われるが、この読出し周期中に設けられた監視用タイ
ムスロットにおいて計数回路３からの監視用アドレス
“２”がＲＡＭ１に供給され、ＲＡＭ１から監視用アド
レス“２”に対応するデータ“Ｄ３”が読出される。
データ一致検出回路１０は該データ“Ｄ３”がレジスタ
７に保持されたデータ“Ｄ３”と一致するか否かを検出
する。この場合には、データ一致検出回路１０は一致を
検出するので、エラー信号が出力されることはない。
７に保持されたデータ“Ｄ３”と一致するか否かを検出
する。この場合には、データ一致検出回路１０は一致を
検出するので、エラー信号が出力されることはない。
上述した処理動作を計数回路３からの監視用アドレスが
ＲＡＭ１，２の全アドレスとなるまで行うことにより、
ＲＡＭ１，２の全アドレスに対して書込み動作および読
出し動作のチェックを行うことができる。また、ＲＡＭ
１，２に対する監視信号として、実際にタイムスロット
入替えを受けるデータを使用するため、本来のタイムス
ロット入替え操作には支障がない。
ＲＡＭ１，２の全アドレスとなるまで行うことにより、
ＲＡＭ１，２の全アドレスに対して書込み動作および読
出し動作のチェックを行うことができる。また、ＲＡＭ
１，２に対する監視信号として、実際にタイムスロット
入替えを受けるデータを使用するため、本来のタイムス
ロット入替え操作には支障がない。
尚、計数回路３からの監視アドレス“２”をＲＡＭ１の
書込み周期からＲＡＭ２の読出し周期が終わるまで出力
させておくことにより、監視アドレス“２”におけるＲ
ＡＭ１の書込み動作および読出し動作の監視につづけ
て、ＲＡＭ２の書込み動作および読出し動作の監視を行
うこともできる。
書込み周期からＲＡＭ２の読出し周期が終わるまで出力
させておくことにより、監視アドレス“２”におけるＲ
ＡＭ１の書込み動作および読出し動作の監視につづけ
て、ＲＡＭ２の書込み動作および読出し動作の監視を行
うこともできる。
すなわち、ＲＡＭ１が読出し周期のときにＲＡＭ２にお
いては書込み周期なので、このとき計数回路３からの監
視用アドレス“２”と一致した書込みアドレスに対応す
るデータをレジスタ８に保持しておくことにより、次の
読出し周期のときにＲＡＭ２の書込み動作および読出し
動作の監視を行うことができる。
いては書込み周期なので、このとき計数回路３からの監
視用アドレス“２”と一致した書込みアドレスに対応す
るデータをレジスタ８に保持しておくことにより、次の
読出し周期のときにＲＡＭ２の書込み動作および読出し
動作の監視を行うことができる。
このように、ＲＡＭ１，２の書込み周期中に計数回路３
からの監視用アドレスと一致した書込みアドレスに対応
するデータをレジスタ７，８に保持し、ＲＡＭ１，２の
読出し周期中に設けられた監視用タイムスロットにおい
て計数回路３から監視用アドレスを供給してＲＡＭ１，
２からデータを読出し、該データをレジスタ７，８に保
持されたデータと比較するようにすることによって、タ
イムスロット入替え動作に支障を与えることなく、ＲＡ
Ｍ１，２の全アドレスに対する書込み動作および読出し
動作を監視することができる。
からの監視用アドレスと一致した書込みアドレスに対応
するデータをレジスタ７，８に保持し、ＲＡＭ１，２の
読出し周期中に設けられた監視用タイムスロットにおい
て計数回路３から監視用アドレスを供給してＲＡＭ１，
２からデータを読出し、該データをレジスタ７，８に保
持されたデータと比較するようにすることによって、タ
イムスロット入替え動作に支障を与えることなく、ＲＡ
Ｍ１，２の全アドレスに対する書込み動作および読出し
動作を監視することができる。
発明の効果 以上説明したように本発明によれば、一定周期でデータ
の書込みおよび読出しが行われる一時記憶装置への書込
みアドレスが予め定められた所定周期毎に発生される監
視アドレスと一致したときに保持された一時記憶装置へ
の書込みデータと、一時記憶装置の読出し周期中に設け
られた監視用タイムスロットにおいて、該監視アドレス
により一時記憶装置から読出されたデータとの一致を検
出するようにすることによって、時記憶装置の容量を増
やすことなく、一時記記憶装置における書込み動作およ
び読出し動作の監視を行うことができるという効果があ
る。
の書込みおよび読出しが行われる一時記憶装置への書込
みアドレスが予め定められた所定周期毎に発生される監
視アドレスと一致したときに保持された一時記憶装置へ
の書込みデータと、一時記憶装置の読出し周期中に設け
られた監視用タイムスロットにおいて、該監視アドレス
により一時記憶装置から読出されたデータとの一致を検
出するようにすることによって、時記憶装置の容量を増
やすことなく、一時記記憶装置における書込み動作およ
び読出し動作の監視を行うことができるという効果があ
る。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図、第４図は
従来例の動作を示すタイミングチャートである。 主要部分の符号の説明 １，２……ＲＡＭ ３……計数回路 ４……アドレス一致検出回路 ５，６……アドレスセレクタ ７，８……レジスタ １０，１１……データ一致検出回路
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図、第４図は
従来例の動作を示すタイミングチャートである。 主要部分の符号の説明 １，２……ＲＡＭ ３……計数回路 ４……アドレス一致検出回路 ５，６……アドレスセレクタ ７，８……レジスタ １０，１１……データ一致検出回路
Claims (1)
- 【請求項１】一定周期でデータの書込みおよび読出しが
行われる一時記憶装置のメモリ監視回路であって、前記
一時記憶装置を監視するための監視アドレスを予め定め
られた所定周期毎に発生するアドレス発生手段と、前記
アドレス発生手段からの前記監視アドレスと前記一時記
憶装置への書込みアドレスとの一致を検出するアドレス
一致検出手段と、前記アドレス一致検出手段により一致
が検出されたとき、前記一時記憶装置への書込みデータ
を保持する保持手段と、前記一時記憶装置の読出し周期
中に設けられた監視用タイムスロットにおいて、前記ア
ドレス発生手段からの前記監視アドレスにより前記一時
記憶装置から読出されたデータと前記保持手段に保持さ
れた前記書込みデータとの一致を検出するデータ一致検
出手段とを有することを特徴とするメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316988A JPH0658622B2 (ja) | 1988-11-30 | 1988-11-30 | メモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316988A JPH0658622B2 (ja) | 1988-11-30 | 1988-11-30 | メモリ監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148325A JPH02148325A (ja) | 1990-06-07 |
| JPH0658622B2 true JPH0658622B2 (ja) | 1994-08-03 |
Family
ID=17917719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30316988A Expired - Lifetime JPH0658622B2 (ja) | 1988-11-30 | 1988-11-30 | メモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658622B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918319A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ソリッドステートリレー |
-
1988
- 1988-11-30 JP JP30316988A patent/JPH0658622B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918319A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ソリッドステートリレー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02148325A (ja) | 1990-06-07 |
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