JPS63163556A - メモリ監視装置 - Google Patents
メモリ監視装置Info
- Publication number
- JPS63163556A JPS63163556A JP61315738A JP31573886A JPS63163556A JP S63163556 A JPS63163556 A JP S63163556A JP 61315738 A JP61315738 A JP 61315738A JP 31573886 A JP31573886 A JP 31573886A JP S63163556 A JPS63163556 A JP S63163556A
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- 238000012544 monitoring process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 claims description 7
- 238000012360 testing method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１亙且Ｉ
本発明はメモリ監視方式に関し、特にタイムスロット順
序の時間的入替えを行うタイムスロット入替え装置にお
ける一時記憶回路のメモリ監視に用いて好適なメモリ監
視方式に関する。
序の時間的入替えを行うタイムスロット入替え装置にお
ける一時記憶回路のメモリ監視に用いて好適なメモリ監
視方式に関する。
従来技術
従来、一時記憶回路の監視を行う方法としては、第３図
に示すようなパリティ検査方式が広く用いられており、
これはデータ入力ａ−１〜ａ −ｎ （有効情報）以外
にパリティ発生回路７からのパリティビットｐｉを１ビ
ツト付加し、書込み側でマーク数（例えば、論理「１」
の数）の合計が奇数個か偶数個かになるように規則を定
めて、一時記憶回路３から読出したデータ出力ｂ−ｉ〜
ｂ−ｎとパリティビットｐＯとにより読出し側のマーク
数がその規則通りになっているかをパリティ検査回路８
で調べることにより一時記憶回路３の監視を行っていた
。
に示すようなパリティ検査方式が広く用いられており、
これはデータ入力ａ−１〜ａ −ｎ （有効情報）以外
にパリティ発生回路７からのパリティビットｐｉを１ビ
ツト付加し、書込み側でマーク数（例えば、論理「１」
の数）の合計が奇数個か偶数個かになるように規則を定
めて、一時記憶回路３から読出したデータ出力ｂ−ｉ〜
ｂ−ｎとパリティビットｐＯとにより読出し側のマーク
数がその規則通りになっているかをパリティ検査回路８
で調べることにより一時記憶回路３の監視を行っていた
。
このような従来のパリティ検査方式では、一時記憶回路
３から読出したデータ出力ｂ−１〜’ｏ−ｎとパリティ
ビットｐ６とにより読出し側のマーク数がその規則通り
になっているかをパリティ検査回路８で調べることによ
り一時記憶回路３の監視を行っていたので、一時記憶回
路３のデータ出力ｂ−ｉ〜ｂ−ｎにより読出し側のマー
ク数が正しい状態で固定されてしまったときには一時記
憶回路３の障害を検出することができないという欠点が
あった。
３から読出したデータ出力ｂ−１〜’ｏ−ｎとパリティ
ビットｐ６とにより読出し側のマーク数がその規則通り
になっているかをパリティ検査回路８で調べることによ
り一時記憶回路３の監視を行っていたので、一時記憶回
路３のデータ出力ｂ−ｉ〜ｂ−ｎにより読出し側のマー
ク数が正しい状態で固定されてしまったときには一時記
憶回路３の障害を検出することができないという欠点が
あった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、記憶回路の全セルの試験を行うことがで
き、記憶回路の出力が固定されるような障害に対しても
監視を行うことができるメモリ監視方式の提供を目的と
する。
されたもので、記憶回路の全セルの試験を行うことがで
き、記憶回路の出力が固定されるような障害に対しても
監視を行うことができるメモリ監視方式の提供を目的と
する。
発明の構成
本発明によるメモリ監視方式は、記憶手段への占込みデ
ータに前記記憶手段の監視用パターンを付加し、これら
全ビットを順次入換えて前記記憶手段に書込むように制
御する制御手段と、前記制御手段により前記記憶手段に
書込まれたデータを読出して、前記書込みデータと前記
監視用パターンとに復元する復元手段とを設け、前記監
視用パターンと前記復元手段により復元された監視用パ
ターンとを照合して前記記憶手段の障害を検出するよう
にしたことを特徴とする。
ータに前記記憶手段の監視用パターンを付加し、これら
全ビットを順次入換えて前記記憶手段に書込むように制
御する制御手段と、前記制御手段により前記記憶手段に
書込まれたデータを読出して、前記書込みデータと前記
監視用パターンとに復元する復元手段とを設け、前記監
視用パターンと前記復元手段により復元された監視用パ
ターンとを照合して前記記憶手段の障害を検出するよう
にしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、監視用のパターン発生
回路１と、空間スイッチ２，４と、一時記憶回路（ＲＡ
Ｍ）３と、パターン照合回路５と、パターン発生回路１
と空間スイッチ２，４とパターン照合回路５とを制御す
る制御回路６とにより構成されている。
において、本発明の一実施例は、監視用のパターン発生
回路１と、空間スイッチ２，４と、一時記憶回路（ＲＡ
Ｍ）３と、パターン照合回路５と、パターン発生回路１
と空間スイッチ２，４とパターン照合回路５とを制御す
る制御回路６とにより構成されている。
第２図は第１図の装はをタイムスロット入替え装置とし
て動作させた場合の動作を示すタイミングチャートであ
る。図において、タイムスロット入替え時の一時記憶回
路３への出込み動作は、アドレスＡ１〜Ａ１４に順番に
データＤ１〜［）１４を占込むように行われる。
て動作させた場合の動作を示すタイミングチャートであ
る。図において、タイムスロット入替え時の一時記憶回
路３への出込み動作は、アドレスＡ１〜Ａ１４に順番に
データＤ１〜［）１４を占込むように行われる。
この書込まれたデータＤ１〜Ｄ１４の一時記憶回路３か
らの読出し動作はアドレスＡ１〜Ａ１４を、図に示すよ
うに、アドレスＡＩ３． Ａ１０． Ａ３ 、 Ａ１
、 Ａ５ 、・・・・・・、Ａ１１の順序に変化させて
、データＤＩ３． ０１０． Ｄ３ 、 ＤＩ 、
Ｄ５ 、・・・・・・、Ｄｌｌの順序で読出すように行
われる。すなわち、（Ｄｌ。
らの読出し動作はアドレスＡ１〜Ａ１４を、図に示すよ
うに、アドレスＡＩ３． Ａ１０． Ａ３ 、 Ａ１
、 Ａ５ 、・・・・・・、Ａ１１の順序に変化させて
、データＤＩ３． ０１０． Ｄ３ 、 ＤＩ 、
Ｄ５ 、・・・・・・、Ｄｌｌの順序で読出すように行
われる。すなわち、（Ｄｌ。
［）２ 、 ［）３ 、 ［）４ 、・・・・・・、［
）１４）を（Ｄｌ３．０１０゜Ｄ３ 、 ＤＩ 、 ０
５ 、・・・・・・、［）１１）というタイムスロット
の時間的入替えを行うものである。
）１４）を（Ｄｌ３．０１０゜Ｄ３ 、 ＤＩ 、 ０
５ 、・・・・・・、［）１１）というタイムスロット
の時間的入替えを行うものである。
次に、上述の動作を行うタイムスロット入替え装置にお
ける一時記憶回路３の障害の検出の動作について説明す
る。
ける一時記憶回路３の障害の検出の動作について説明す
る。
データ人力ａ−１〜ａ−ｎとパターン発生回路１からの
パターン入力ａ−ｐとの（ｎ＋１ ＞本のデータ入力線
は（ｎ＋１ ） Ｘ （ｎ＋１ ＞の空間スイッチ２に
入力され、空間スイッチ２では（ｎ＋１）本の出力線の
任意の１本にパターン発生回路１の出力を接続する。こ
のとき、任意の１本にパターン発生回路１の出力を接続
しても、データ入力ａ−１〜ａ−ｎはｎ本であるのでデ
ータＤ１〜［）１４に影響を与えることはない。
パターン入力ａ−ｐとの（ｎ＋１ ＞本のデータ入力線
は（ｎ＋１ ） Ｘ （ｎ＋１ ＞の空間スイッチ２に
入力され、空間スイッチ２では（ｎ＋１）本の出力線の
任意の１本にパターン発生回路１の出力を接続する。こ
のとき、任意の１本にパターン発生回路１の出力を接続
しても、データ入力ａ−１〜ａ−ｎはｎ本であるのでデ
ータＤ１〜［）１４に影響を与えることはない。
このあと、一時記憶回路３では書込みアドレス１１と読
出しアドレス１２とにより、空間スイッチ２からのデー
タを（ｎ＋１ ）ビットとして書込み、（ｎ＋１）ビッ
トのデータとして読出してタイムスロットの入替えを行
う。この一時記憶回路３からの出力は（ｎ＋１ ） Ｘ
（ｎ＋１ ）の空間スイッチ４に入力され、空間スイ
ッチ４では一時記憶回路３からの出力をｎ本のデータ出
力ｂ−１〜ｂ−〇と１本のパターン出力ｂ−ｐとに逆変
換する。
出しアドレス１２とにより、空間スイッチ２からのデー
タを（ｎ＋１ ）ビットとして書込み、（ｎ＋１）ビッ
トのデータとして読出してタイムスロットの入替えを行
う。この一時記憶回路３からの出力は（ｎ＋１ ） Ｘ
（ｎ＋１ ）の空間スイッチ４に入力され、空間スイ
ッチ４では一時記憶回路３からの出力をｎ本のデータ出
力ｂ−１〜ｂ−〇と１本のパターン出力ｂ−ｐとに逆変
換する。
空間スイッチ４からのｎ本のデータ出力ｂ−１〜ｂ−ｎ
はそのまま出力され、１本のパターン出力す−ｐはパタ
ーン照合回路５に入力される。このパターン照合回路５
ではパターン入力ａ−ｐとパターン出力ｂ−ｐとの照合
が行われ、一時記憶回路３の障害の検出が行われる。こ
のパターン入力ａ−ｐをデータ入力ａ−１〜ａ−ｎの間
で順次径しながら挿入して、その毎にパターン人力ａ−
ｐとパターン出力ｂ−Ｄとの照合を行い、一時記憶回路
３の全セルに対してこの照合が行われる。これらの動作
は制御回路６により制御される。
はそのまま出力され、１本のパターン出力す−ｐはパタ
ーン照合回路５に入力される。このパターン照合回路５
ではパターン入力ａ−ｐとパターン出力ｂ−ｐとの照合
が行われ、一時記憶回路３の障害の検出が行われる。こ
のパターン入力ａ−ｐをデータ入力ａ−１〜ａ−ｎの間
で順次径しながら挿入して、その毎にパターン人力ａ−
ｐとパターン出力ｂ−Ｄとの照合を行い、一時記憶回路
３の全セルに対してこの照合が行われる。これらの動作
は制御回路６により制御される。
このように、一時記憶回路３へのデータ人力ａ−１〜ａ
−ｎにパターン人力ａ−ｐを付加し、これら全ビットを
空間スイッチ２で順次入換えて一時記憶回路３に書込み
、一時記憶回路３に書込まれたデ−タを読出して、空間
スイッチ４でデータ出力す一１〜ｂ−ｎとパターン出力
ｂ−ｐとに復元し、パターン人力ａ−ｐとパターン出力
ｂ−ｐとを照合して一時記憶回路３の障害を検出するよ
うにすることによって、データ０１〜Ｄ１４のタイムス
ロット入替え動作に影響を及ぼすことなく、一時記憶回
路３内の全セルの試験が可能となる。
−ｎにパターン人力ａ−ｐを付加し、これら全ビットを
空間スイッチ２で順次入換えて一時記憶回路３に書込み
、一時記憶回路３に書込まれたデ−タを読出して、空間
スイッチ４でデータ出力す一１〜ｂ−ｎとパターン出力
ｂ−ｐとに復元し、パターン人力ａ−ｐとパターン出力
ｂ−ｐとを照合して一時記憶回路３の障害を検出するよ
うにすることによって、データ０１〜Ｄ１４のタイムス
ロット入替え動作に影響を及ぼすことなく、一時記憶回
路３内の全セルの試験が可能となる。
また、一時記憶回路３の同一セルに書込むパターンを変
化させる（たとえば、「１」と「０」とを交互に書込む
）ことにより、一時記憶回路３の出力が固定されるよう
な障害に対しても監視が可能となる。
化させる（たとえば、「１」と「０」とを交互に書込む
）ことにより、一時記憶回路３の出力が固定されるよう
な障害に対しても監視が可能となる。
尚、上記実施例では、タイムスロット入替え装置におけ
る一時記憶装置の監視に適用した場合を説明したが、他
の一時記憶装置の監視に適用可能であることは明白であ
る。
る一時記憶装置の監視に適用した場合を説明したが、他
の一時記憶装置の監視に適用可能であることは明白であ
る。
発明の詳細
な説明したように本発明によれば、記憶手段への書込み
データにこの記憶手段の監視用パターンを付加し、これ
ら全ビットを順次入換えて記憶手段に書込み、この記憶
手段に書込まれたデータを読出して、書込みデータと監
視用パターンとに復元して、監視用パターンと復元され
た監視用パターンとを照合してこの記憶手段の障害を検
出するようにすることによって、記憶手段の全セルの試
験を行うことができ、記憶手段の出力が固定されるよう
な障害に対しても監視を行うことができるという効果が
ある。
データにこの記憶手段の監視用パターンを付加し、これ
ら全ビットを順次入換えて記憶手段に書込み、この記憶
手段に書込まれたデータを読出して、書込みデータと監
視用パターンとに復元して、監視用パターンと復元され
た監視用パターンとを照合してこの記憶手段の障害を検
出するようにすることによって、記憶手段の全セルの試
験を行うことができ、記憶手段の出力が固定されるよう
な障害に対しても監視を行うことができるという効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例をタイムスロット入替え装置として動
作させた場合の動作を示すタイミングチャート１．第３
図は従来例のパリティ検査方式を示すブロック図である
。 主要部分の符号の説明
本発明の一実施例をタイムスロット入替え装置として動
作させた場合の動作を示すタイミングチャート１．第３
図は従来例のパリティ検査方式を示すブロック図である
。 主要部分の符号の説明
Claims (1)
- 記憶手段への書込みデータに前記記憶手段の監視用パタ
ーンを付加し、これら全ビットを順次入換えて前記記憶
手段に書込むように制御する制御手段と、前記制御手段
により前記記憶手段に書込まれたデータを読出して、前
記書込みデータと前記監視用パターンとに復元する復元
手段とを設け、前記監視用パターンと前記復元手段によ
り復元された監視用パターンとを照合して前記記憶手段
の障害を検出するようにしたことを特徴とするメモリ監
視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163556A true JPS63163556A (ja) | 1988-07-07 |
| JPH0769872B2 JPH0769872B2 (ja) | 1995-07-31 |
Family
ID=18068942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315738A Expired - Lifetime JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769872B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729902A (en) * | 1992-12-09 | 1998-03-24 | Emitec Gesellschaft Fuer Emissionstechnologie Mbh | Catalytic converter with two or more honeycomb bodies in a casing tube and method for its production |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573293A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Delay circuit |
-
1986
- 1986-12-24 JP JP61315738A patent/JPH0769872B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573293A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Delay circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729902A (en) * | 1992-12-09 | 1998-03-24 | Emitec Gesellschaft Fuer Emissionstechnologie Mbh | Catalytic converter with two or more honeycomb bodies in a casing tube and method for its production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769872B2 (ja) | 1995-07-31 |
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