JPS63271512A - 複数の中央演算処理装置のリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （＊業上の利用分野〕 本発明は、クロック同期型のリセット信号を要する中央
演算処理装置をもつ計算機が、複数の異なる中央演算処
理装置をもつ場合のリセット回路に関する。

〔従来の技術〕

従来、他の中央演算処理装置に対してバス要求信号を出
すだけで、リセットに対して番１１クロフクに非同期の
中央演算処理ＨＨの利用が知られていた。

〔発明が解決しようとする間開０ しかし、従来の第６図におけるような、中央演算処理装
置（以下ＣＰＵと略す）２からのバス要求信号（以下Ｈ
ＲＱと略す）をＣＰＵＩのバス要求信号の入力線（以下
Ｅ、ＩＲＱと略す）に接続するだけでは、　ＣＰＵＩに
は、クロックに非同期のリセット条件をもつものしか利
用できなかった。とのＣＰＵＩをクロック同期型のリセ
ットを要するＣＰＵにおきかえた場合、第２図（ｂ）に
おけるように、リセット信号の立ち上がりからクロック
を作動させるようにすると便利なことがある。しかし、
これではＣＰＵ２のリセットがかからず、＊２図（ａ）
のように、リセット信号が入っている間にもクロックが
作動している条件が、ＣＰＵ２のリセットに要求される
。さらに、第６図の接続においてはｃｐｕｔの動作伏態
をチェッりすることなくＣＰＵ２が動作するのでシステ
ムの信頼性としての問題が残ることになる。そこで本発
明では、従来のこのような問題点を解決するため、ＣＰ
Ｕ２に関するリセット回路を第１図のようにし、かつそ
の中で、ＣＰＵＩのバス要求応答信号（以下Ｅ、ＨＡＫ
と略す）を使用することで、ＣＰＵ１に、クロック同期
型のリセットを要するＣＰＵの利用を可能にすること、
および、システムの信頼性の向上を目的としている。

〔問題点を解決するための手段〕

上記問題点を解決するために、本リセット回路は、クロ
ック同期型のリセット信号を要する中央演算処理装置を
もつシステムにおいて、他の異なる中央演算処理装置に
対するリセット信号の送出にあたり、前記中央演算処理
装置のバス要求応答信号の使用と、遅延回路の使用を特
徴とする。

〔作用〕

システムのリセット信号（以下Ｓ、ＲＥＳＥＴと略す）
によってＣＰＵＩがリセッートされ動作が開始されたの
ち、Ｅ、ＨＡＫが送出され、これが遅延回路とゲートに
より、ＣＰＵ２に必要なリセット条件がつくり出されて
、ＣＰＵ２のリセット信号（以下ＲＥＳＥＴと略す）と
して送出されるので、ＣＰＵＩにクロック同期型のリセ
ットを要するＣＰＵを利用しても、ＣＰＵ２に確実にリ
セットをかけることができ、かつ、ＣＰＵＩの動作が開
始されたことをＥ、ＨＡＫで確認しているため、システ
ム全体としての信頼性向上が望めるのである。

〔実施例〕

以下、本発明の実施例に基づいて詳細に説明する。

１１１図は、本発明のリセット回路のブロック図である
。第３図は第１図のブロック図におけるタイムチャート
である。第１図において、ｌはＥ。

ＨＡ　Ｋを必要な時間遅られるための遅延回路、２は、
リセット信号のタイミングを作り出すためのゲートであ
る。ここでクロック伺期坐リセットを要する、ＣＰＵを
ＣＰＵ　１とし、他をＣＰＵ２とする。　ｔＪ３図のタ
イムチャートにあるように、Ｓ、ＲＥＳＥＴが立ち下が
って有効（負論理のため）にな８とＣＰＵＩがリセット
される。これと同時に、ＣＰＯ２例の回路からＣＰＵＩ
に対してＩＲＱが有効となる。ＣＰＵＩはリセット処理
を終え、　Ｓ、ＲＥＳＥＴが無効になるとクロック（以
下ＣＬＫと略す）が動きはじめ、同時に、ＣＰＵＩが動
作を始め、ＨＲＱに対応するＥ、ＨＲ可に対して反応し
、Ｅ、ＨＡＫを立ち下げて有効にする。一方、Ｓ、ＲＥ
ＳＥＴの立ち上がりとともに、ＣＰＵ２のリセット条件
が成立し、　　１の遅延回路の働きで必要な遅延時間Ｔ
、が確保される。そして１の遅延回路の出力をもとに２
のゲートのタイミングが作られ、２のゲートの出力の有
効区間のうちＴ、の部分がＣＰＵ２のリセットにあてら
れる時間となる。こうして、ＣＰＵＩにクロック同期型
のＣＰＵを利用しても、ＣＰＵ２に確実にリセットがか
かることになる。さらに、ＣＰＵ２のリセットのタイミ
ング作成においてＣＰＵ１のＥ、ＨＡＫを利用している
ので、ＣＰＵＩとＣＰＵ２の動作が確実に押えられ、誤
動作を防ぐことになるのでシステムとしての信頼性が向
上するのである。

第４図は、第１図における１のゲート回路を具体的な論
理ゲートで表現したものの１例である。

人出の信号名は、第１図と同一にしである。第５図は第
４図におけるタイムチャートであるが、第３図と比較し
て、４の出力、５の出力、６の出力が追加されているに
すぎない。なお、第５図におけるＴ、、Ｔ、は、！３図
に右けるそれらと同一である。

〔発明の効果〕

本発明は、　−例として第４図に示されるように、非常
に簡単な回路構成でありながら、クロック同期型のリセ
ットを要するＣＰＵの利用を、他のＣＰＵとの混在を要
するシステムにおいて、可能にし、かつ、リセット信号
のタイミングの作成にあたって、ＣＰｔＪｌのバス要求
応答信号を利用することによって、ＣＰＵ間の誤動作を
防ぎ、システムとしての信頼性を向上させる効果がある
。

【図面の簡単な説明】

第１図は本発明のリセット回路のブロック図。 第２図（ａ）はリセットに必要なタイミングのタイムチ
ャート。第２図（ｂ）は、ＣＰＵＩにクロック同期型リ
セットを要するものを利用したときのタイムチャート。 第３図は、’Ｊ　１図のブロック図における入出力信号
のタイムチャート、第４図は、本発明のリセット回路の
ゲートの具体例の１つを示す図。第５図は、ｆ＊４図に
おけるタイムチャート、第６図は従来のＣＰＵ間接線接
続図る。 １・・・・・・遅延回路 ２・・・・・・ゲート ３・・・・・・遅延回路 ４・・・・・・Ｎ０７回路 ５・・・・・・負論理入力ＯＲ回路 ６・・・・・・ＮＡＮＤ回路 ７・・・・・・ＮＡＮＤ回路 以　　上 出願人　セイコーエプソン株式会社 代理人　弁理士　最　上　　務　他１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）クロック同期型のリセット信号を要する中央演算
   処理装置をもつシステムにおいて、他の異なる中央演算
   処理装置に対するリセット信号の送出にあたり、前記中
   央演算処理装置のバス要求応答信号の使用と、遅延回路
   の使用を特徴とする複数の中央演算処理装置のリセット
   回路。