DE69531040T2 - Datenübertragungsmodul für zeitmultiplexsteuerungssysteme - Google Patents

Datenübertragungsmodul für zeitmultiplexsteuerungssysteme Download PDF

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Description

  • Die Erfindung betrifft allgemein das Gebiet der Steuerungssysteme und insbesondere Steuerungssysteme mit Verbindungsmodulen, die Information auf einem seriellen Zeitmultiplexbus übertragen.
  • Steuerungssysteme, die einen seriellen Multiplexbus zur Steuerung wenigstens einer Ausgabeeinheit durch mehrere Eingabeeinheiten verwenden, sind bereits bekannt. Einige bekannte Steuerungssysteme verwenden Softwareprotokolle, die computergesteuert ausgeführt werden, wobei alle Steuersignaldaten in Multibit-Bytes oder in Paketen von Multibit-Bytes übertragen werden. Beispiele derartiger Softwareprotokoll-Steuerungssysteme sind das „LonWork"-Netzwerk (local operating network) von der Firma Echelon in Palo Alto, Kalifornien, der „home automation system Consumer Electronics Bus" (CEbus) der „Electronic Industry Association", das „Controller Area Network" (CAN) der Robert Bosch GmbH in Stuttgart, Deutschland, und das „World Factory Implementation Protocol" des WorldFIP Committee's des Research Triangle Park, North Carolina. Bekannte Softwareprotokoll-Steuerungssysteme benötigen in nachteilhafter Weise Multibit-Bytes, üblicherweise 16-Bit-Bytes, zur Übertragung lediglich eines Datenbits. Obwohl Softwareprotokoll-Steuerungssysteme ausgelegt sind, um Multibit-Bytes oder Multibit-Wörter zu übertragen, sind sie bei der Übertragung von Multibit-Wörtern in nachteilhafter Weise 10 bis 100 mal langsamer als Hardwareprotokollsysteme, wie z. B. dasjenige der Erfindung. Bei den meisten Softwareprotokoll-Steuerungssystemen besteht das Steuerungsprotokoll aus einer Kopfzeile, der Anzahl der Wörter bei der Übertragung, der Teilnehmeridentifikation, dem Teilnehmerstatus und der Prüfsumme. Bei den meisten Systemen werden zum Einschalten eines Teilnehmers eine minimale Anzahl von sechs 8-Bit-Wörtern benötigt. Bei einigen Softwareprotokollsystemen werden bis zu dreimal so viele Bits benötigt.
  • Bei den Softwareprotokollsystemen ist die Kommunikationsfähigkeit in nachteilhafter Weise in einem Computer zentralisiert oder punktförmig konzentriert, der eine Soft ware verwendet, um das Steuerungssystem zu betreiben; sie benötigen in nachteilhafter Weise einen Computer, um zu funktionieren, so dass folglich, wenn der Computer versagt, auch das Steuerungssystem versagt.
  • Andere serielle Multiplexsteuerungssysteme verwenden einzelne Datenbits, um Steuerungssignale zu übertragen, wobei bei derartigen Systemen die Kommunikationsfähigkeit über das gesamte System verteilt, üblicherweise an jeder Eingabe- und Ausgabestelle, vorgesehen ist. Die meisten dieser verteilten Einzelbit-Systeme haben Hardwareprotokolle, die nicht programmierbar sind. Ein Beispiel eines derartigen Einzelbit-Hardwareprotokoll-Steuerungssystems ist das „Actuator Sensor Interface" (ASI) des ASI-Vereins e. V., Geschäftsführung Odenthal, Deutschland. Weitere Beispiele sind in den US-Patentschriften Nr. 4,052,566 und 4,052,567, die am 4. Oktober 1977 auf MacKay ausgestellt wurden, der US-Patentschrift Nr. 4, 156,112, die am 22. Mai 1979 auf Moreland ausgestellt wurde, der US-Patentschrift Nr. 4,435, 706, die am 6. März 1984 auf Callan ausgestellt wurde, und der US-Patentschrift Nr. 4,682,168, die am 21. Juli 1987 auf Chang et al ausgestellt wurde, gezeigt und beschrieben.
  • Hardwareprotokollsysteme verwenden üblicherweise eine programmierbare Logiksteuerung (PLC), die als ein in Kettenlogik programmierter Computer aufgeführt ist. Derartige Systeme haben den Nachteil, dass mehrere Kabelstrecken erforderlich sind, um die Eingabe- und Ausgabeeinheiten mit einem Terminal zu verbinden. Die Arbeitsgeschwindigkeit eines PLC-Computers ist jedoch meistens zu gering, um einen Echtzeitbetrieb zu ermöglichen.
  • Die meisten bekannten Einzelbit-Hardwareprotokollsysteme sind nicht programmierbar; jedoch ist ein Beispiel eines derartigen Systems, das durch Firmware programmierbar ist, in der US-Patentschrift Nr. 4,808,994, die am 28. Februar 1989 auf Riley ausgestellt wurde, beschrieben. Bekannte programmierbare Systeme, wie z. B. das der zuvor genannten Patentschrift von Riley, erfordern zusätzlich vorgesehene Anschlüsse am Modul zum Empfangen von Programmierinformation.
  • Bekannte Einzelbit-Hardwareprotokoll-Steuerungssysteme, wie das der zuvor genannten Patentschrift von Riley, verwenden mehrere Zeitrahmen, die wiederum in 256 Zeitschlitze unterteilt sind, wobei jeder Zeitschlitz eine Adresse repräsentiert und jede Eingabe- und Ausgabeeinheit einer Adresse zugeordnet ist. Die zuvor beschriebenen Einzelbit-Hardwareprotokollsysteme sind relativ einfach im Vergleich zu den Softwareprotokollsystemen, sind jedoch nicht in der Lage, Multibit-Datenwörter direkt zu verarbeiten. Das Steuerungssystem der zuvor genannten Patentschrift von Riley kann höchstens 2-Bit-Wörter direkt verarbeiten. Einzelbit-Hardwareprotokoll-Steuerungssysteme haben den Nachteil, dass sie durch komplizierte zusätzliche Schaltkreise modifiziert werden müssen, um Multibit-Datenwörter übertragen zu können. Durch diese komplizierten zusätzlichen Schaltkreise sind jedoch die bekannten modifizierten Einzelbit-Hardwareprotokollsysteme in nachteilhafter Weise auf eine bestimmte Wortlänge festgelegt. Nach dem Stand der Technik wird bei den Kanaldaten-Verbindungsmodulen der zuvor genannten Patentschrift von Riley die Anfangsadresse eines Multibit-Wortes durch die Adresse von einem der Kanäle bestimmt, wobei jedoch die Endadresse des Multibit-Wortes in nachteilhafter Weise nicht auswählbar ist. Der Nachteil besteht darin, dass die Endadresse entweder auf acht Bits nach der Anfangsadresse, wenn ein Hauptrechner verwendet wird, oder auf sechzehn Bits nach der Anfangsadresse, wenn kein Hauptrechner verwendet wird, festgelegt ist.
  • Die komplizierte Zusatzschaltung, die bei bekannten Datenverbindungsmodulen verwendet wird, wird extern an einen integrierten Hauptschaltkreis am Datenverbindungsmodul angebracht. Bei der zuvor genannten Patentschrift von Riley erzeugt der Zusatzschaltkreis während eines Teils des Zeitrahmens gleich der Anzahl von Bits im Multibit-Wort ein Taktsignal, welches mit einem System-Mastertaktsignal in Phase ist. Die Zusatzschaltung ist zwangläufig kompliziert, da dem integrierten Schaltkreis in nachteilhafter Weise ein Anschluss fehlt, um einen Schiebetakt-Eingangsimpuls und einen Schiebetakt-Ausgangsimpuls auszugeben.
  • Die bekannten Systeme sind auf 256 Eingabeeinheiten plus 256 Ausgabeeinheiten beschränkt, wobei jede Eingabe- und Ausgabeeinheit eine unterschiedliche Adresse hat. Wenn Einzelbit-Systeme durch die komplizierte Zusatzschaltung für Multibit-Wörter modifiziert werden, wie z. B. für 16-Bit-Wörter, können höchstens lediglich sechzehn Wörter durch das System übertragen werden. Durch das „Multiplexen" von Rahmen können bekannte Systeme mehr als sechzehn Wörter übertragen; jedoch sind beim Multiplexen von Rahmen weiterhin mehrere komplizierte Zusatzschaltungen erforderlich. Bei bekannten Systemen muss die Zusatzschaltung ein Multiplex-Taktsignal, das mit einem Mastertaktsignal in Phase ist, für einen Teil des Rahmens erzeugen. Es gibt bei integrierten Schaltkreisen von bekannten Datenverbindungsmodulen keine Einrichtung zum Ausgeben eines Synchronisierungs-Erfassungssignals. Bei den bekannten Datenverbindungsmodulen fehlt darüber hinaus ein externer Anschluss am integrierten Schaltkreis des Datenverbindungsmoduls zum Ausgeben eines Multiplex-Taktsignals. Stattdessen werden monostabile Multivibratoren mit geringer Toleranz, die zu Ungenauigkeiten neigen, bei bekannten Datenverbindungsmodulen verwendet, wobei jede geringfügige Abweichung der Parameter eine Systemstörung zur Folge haben kann. Bei bekannten Systemen muss der externe Schaltkreis die Synchronisationserfassung unter Verwendung einer Vorderkanten-Erfassungseinrichtung mit Impulsunterscheider, die bei hohen Frequenzen störungsanfällig ist, und einem RC-Schaltkreis mit einer Zeitkonstante, die zur Simulierung der Rahmendauer ausgewählt ist, durchführen. Jedoch ist der relativ teuere RC-Schaltkreis in nachteilhafter Weise temperaturempfindlich, nicht sync-gesperrt, bei hohen Frequenzen störungsanfällig, und kostenaufwendig. Bei den bekannten Datenverbindungsmodulen ist darüber hinaus nicht ausreichend Platz vorhanden. Der oben beschriebene, komplizierte Zusatzschaltkreis hat bei bekannten Datenverbindungsmodulen einen sehr hohen Platzbedarf.
  • Integrierte Schaltkreise bekannter Datenverbindungsmodule haben einen Transistor, der im integrierten Schaltkreis vorgesehen ist, um zur Bildung eines Signals in Negativlogik die Datenbusspannung niedrig auszusteuern. Üblicherweise betragen die Datenbusströme in etwa 30 Milliampere und die Datenbusspannungen in etwa 12 Volt. Der interne Transistor, der zum niedrigen Aussteuern des Datenbusses bei integrierten Schaltungen der bekannten Datenverbindungsmodule verwendet wird, ar beitet häufig fehlerhaft, wenn der Datenbusstrom und die Datenbusspannung auf höhere Werte als üblich, wie z. B. 50 Milliampere und 16 Volt, ansteigen.
  • Steuerungssysteme werden in Umgebungen, wie z. B. bei Produktions- und Montageanlangen, verwendet und sind elektromagnetischen Störungen, statischen und fehlerhaften Impulsen und transienten Spannungen (im Folgenden allgemein als „Störung" bezeichnet) ausgesetzt. Die bekannten Datenverbindungsmodule reagieren passiv auf das Fehlen einer vorübergehenden Übereinstimmung von Störung und Signalen, um Störungsüberlagerungen zu vermeiden. Das Vorhandensein von Störungen kann zur Folge haben, dass eine Ausgabeeinheit in einem ungünstigen Zeitpunkt anspricht oder ein Ansprechen fehlschlägt, wenn die Ausgabeeinheit dies tun soll. Das Verlassen alleine auf Datensignale, die mit einer Flanke eines Taktimpulses synchronisiert sind, wurde für unzureichend befunden, um die Auswirkungen von Störungen auf ein Steuerungssystem ausreichend zu beseitigen.
  • Die bekannten Datenverbindungsmodule haben einen relativ kleinen Betriebsspannungsbereich, üblicherweise von neun bis dreizehn Volt, und es ist nicht möglich, die bekannten Datenverbindungsmodule sowohl bei 12-Volt- als auch bei den häufig verwendeten 24-Volt-Systemen zu verwenden, ohne extern eine zusätzliche Schaltung zum integrierten Schaltkreis zum Umwandeln von Spannungen hinzuzufügen.
  • Übertragungsverzögerungen und bestimmte andere Bedingungen können unter bestimmten Umständen beim Hochfahren ein falsches Ausgangssignal erzeugen, was jedoch vermieden werden sollte. Die bekannten Systeme reagieren auf Veränderungen eines Eingangssignals, die innerhalb eines Zeitschlitzes auftreten, mit der Erzeugung von falschen Ausgangssignalen. Die bekannten Datenverbindungsmodule erzeugen auch weiterhin ein Ausgangssignal, auch wenn ein Mastertaktsignal fehlt, so dass die Steuerbarkeit bei derartigen Bedingungen verringert ist.
  • Das Datenverbindungsmodul nach dem Stand der Technik des zuvor genannten Patents von Riley hat einen dritten Ausgang, der eine logische Kombination der beiden anderen Ausgänge ist. Die Polarität der anderen beiden Ausgänge ist wählbar, je doch kann in nachteilhafter Weise die Polarität des dritten Ausgangs nicht abhängig von der Polarität der anderen beiden Ausgänge gewählt werden, so dass weiterführende Logikfunktionen nicht ohne weiteres ausgeführt werden können.
  • Den bekannten seriellen Multiplex-Steuerungssystemen mit Hardwareprotokollen fehlt ein Schaltkreis, um festzustellen, ob der Datenbus offen ist oder nicht fortgeführt wird. Derartige bekannte Steuerungssysteme überprüfen lediglich, ob der Datenbus kurzgeschlossen ist. Darüber hinaus fehlt den bekannten Datenverbindungsmodulen ein Schaltkreis zum selektiven Überprüfen der Fortführung einer Leitung, die ein einzelnes Modul mit dem Datenbus verbindet, und zum selektiven Ausschalten eines Moduls, für den Fall, dass die Datenleitung zu diesem Modul fehlerhaft ist. Die bekannten Steuerungssysteme verwenden die Taktmodule, um einen Testimpuls während der Sync-Periode auf den Datenbus zu geben. Anschließend bestimmt der Schaltkreis der bekannten Taktmodule, ob der Versuch, einen Testimpuls auf dem Datenbus zu geben, erfolgreich war. Wenn der Versuch, einen Testimpuls auf dem Datenbus zu geben, fehlgeschlagen ist, schalten die bekannten Steuerungssysteme den Mastertaktgeber lediglich ab; jedoch wird durch das lediglich Abschalten des Mastertaktgebers nicht sofort verhindert, dass Ausgangsmodule weiterhin fehlerhafte Steuerungssignale an Ausgabeeinheiten übertragen. Darüber hinaus testen bekannte Steuerungssysteme in nachteilhafter Weise den Zustand des Datenbusses nur am Taktmodul. Der durch das Taktmodul bei den bekannten Steuerungssystemen durchgeführte Test bestimmt nicht, und kann nicht bestimmen, ob eine Datenleistung zu einem einzelnen Datenverbindungsmodul intakt ist, da bei den bekannten Datenverbindungsmodulen ein zusätzlicher Schaltkreis zum Empfangen des Testimpulses nicht vorgesehen ist.
  • Andere bekannte Systeme auf diesem Gebiet sind in den Druckschriften GB 1 022 305 (Associated Electrical Industries), US 4,431,930 (Montecelli) und US 5,001,374 (Chang) offenbart. Die Druckschrift GB 1 022 305 offenbart ein Zeitmultiplexsystem mit einem verbesserten Synchronisationsverfahren. Die Druckschrift US 4,431,930 offenbart ein digitales Zeit-Rauschfilter, das einen Trigger-Schaltkreis mit einer Hysterese verwendet, und die Druckschrift US 5,001,374 offenbart ein digitales Filter zum Beseitigen von Kurzzeitrauschen und Signalstörungen. Jedoch wird in keiner dieser Offenbarungen das der vorliegenden Erfindung zugrunde liegende Problem behandelt und gelöst.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Datenverbindungsmodul für die Verwendung in einem Zeitmultiplex-Steuerungssystem zu schaffen, durch das die zuvor genannten Probleme bezüglich des Sicherstellens, dass die empfangenen Daten gültig sind, gelöst werden.
  • Es wird ein Datenverbindungsmodul mit einer Einrichtung zum Erzeugen von Ausgangssteuersignalen in Abhängigkeit von Eingangssignalen, die an einem Datenbus-Eingangsanschluss im Zeitmultiplexverfahren während eines bestimmten von mehreren Zeitmultiplex-Zeitschlitzen empfangen werden, vorgeschlagen, dadurch gekennzeichnet, dass ein Eingangssignalkonditionierer vorgesehen ist, aufweisend:
    • A. eine Einrichtung, um einen Zwischendatenimpuls in Abhängigkeit von einem am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das eine Impulsauslöse-Schwellenspannung übersteigt, zu erzeugen;
    • B. eine Einrichtung, um den Zwischendatenimpuls in Abhängigkeit von einem am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das unter eine von der Impulsauslöse-Schwellenspannung verschiedene Impulsbeendigungs-Schwellenspannung abfällt, nicht mehr zu erzeugen;
    • C. einen Zwischenimpuls-Kontinuitätsprüfer, um festzustellen, ob der Zwischendatenimpuls bei jedem von mehreren Ereignissen eines Adressen-Zeitschlitzes, der dem Datenverbindungsmodul zugeordnet ist, noch vorhanden ist, und
    • D. eine Einrichtung, die auf dem Zwischenimpuls-Kontinuitätsprüfer anspricht, um ein konditioniertes Eingangssignal nur zu erzeugen, wenn festgestellt wird, dass der Zwischendatenimpuls während jedes Adressen-Zeitschlitzes noch vorhanden ist.
  • Weitere Merkmale und Ausführungsformen der Erfindung sind in den anhängigen Ansprüchen festgelegt.
  • Kurzbeschreibung der Zeichnungen
  • Die zuvor genannten Aufgaben und vorteilhaften Merkmale der Erfindung werden im Folgenden anhand der detaillierten Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung anhand der beigefügten Zeichnungen näher beschrieben, in denen:
  • 1 ein vereinfachtes Prinzipschaltbild eines Steuerungssystems zeigt, das bevorzugte Ausführungsformen der Datenverbindungsmodule der vorliegenden Erfindung verwendet;
  • 2A und 2B ein zusammengesetztes Funktionsschaltbild des Schaltkreises einer bevorzugten Ausführungsform eines integrierten Schaltkreises eines Datenverbindungsmoduls bilden, der einen Teil der Ausgabemodule und der Eingabemodule bzw. der Datenverbindungsmodule in 1 bildet;
  • 3A ein Logikschaltbild des Signal-Konditionierschaltkreises ist, der dem Eingang A des Datenverbindungsmoduls in den 2A und 2B zugeordnet ist;
  • 3B ein detailliertes Schaltbild des programmierbaren Hystereseschaltkreises des Signal-Konditionierschaltkreises in 3A ist;
  • 4 ein Logikschaltbild des Funktionsblocks „Einschalt-Rücksetzverzögerung" in den 2A und 2B ist;
  • 5 ein Logikschaltbild der Funktionsblöcke „Eingang sperren", „Eingabedatensteuerung Kanal A", „Eingabedatensteuerung Kanal B" und ein Teil der Funktionsblöcke „Fenstersteuerung" in 2A und 2B ist;
  • 6 ein Logikschaltbild des Funktionsblocks „Taktverlusterfassung" in 2A und 2B ist;
  • 7 ein Logikschaltbild des Funktionsblocks „Ausgang sperren" in 2A und 2B ist;
  • 8 ein Logikschaltbild des Funktionsblocks „wählbarer Datenverifizierer" in 2A und 2B ist;
  • 9 ein Logikschaltbild des Funktionsblocks „Polaritätsunabhängig" in 2A und 2B ist;
  • 10 ein Logikschaltbild des Funktionsblocks „Mode/Sync-Ausgang" in den 2A und 2B ist;
  • 11 ein Logikschaltbild des Funktionsblocks „Multiplexadressentakt oder „MUX CLOCK" des Datenverbindungsmoduls in 2A und 2B ist;
  • 12 ein Logikschaltbild des Funktionsblocks „Programmsteuerung" in den 2A und 2B ist;
  • 13 ein Logikschaltbild des Funktionsblöcke „Worterweiterungseinrichtung", „Modussteuerung" und einen Teil des Funktionsblocks „Festersteuerung" in 1 ist, um den Aspekt des Schiebetakteingang und des Schiebetaktausgang der vorliegenden Erfindung zu zeigen;
  • 14 ein vereinfachtes Schaltbild eines Datenverbindungsmoduls ist, das ein Logikschaltbild des Funktionsblocks „Datenbussteuerung" in 2A und 2B und einen durch den „Datenbussteuerungs"-Ausgang in den 2A und 2B gesteuerten Transistor zeigt;
  • 15 ein vereinfachtes Blockschaltbild eines Datenverbindungsmoduls in 1 ist, das als ein Ausgabemodul, das das Multiplexverfahren zeigt, verwendet wird;
  • 16 ein vereinfachtes Blockschaltbild eines Datenverbindungsmoduls ist, das einen Datenbus-Integritätsüberprüfer, den integrierten Schaltkreis des Datenverbindungsmoduls und zwei 16-Bit-Schieberegister für eine 16-Bit-Wortadressierung zeigt;
  • 17A–17B und 17C–17C zusammengesetzte Zeitdiagramme bilden, die das Mastertaktsignal in Bezug auf verschiedene andere Signale zeigen;
  • 17E ein vergrößerter Teil der 17D ist;
  • 18A–18C und 18D–18F zusammengesetzte Diagramme bilden, die jeweils das Programm und die Verifizierungszyklen des Programmierschaltkreises der Erfindung zeigen;
  • 19 ein Logikschaltbild des Funktionsblocks „Datenbus-Integritätsprüfer" in 16 ist;
  • 20A–20B Zeitdiagramme von verschiedenen Signalen sind, die beim Betrieb des Datenbus-Integritätsprüfers in 19 auftreten; und
  • 21 ein Satz von Zeitdiagrammen von drei Rahmen des Taktgeber-Bussignals und des in den 17A–17E detailliert gezeigten Datenbussignals ist.
  • Beschreibung der bevorzugten Ausführungsform
  • 1 zeigt ein Steuerungssystem 30, das mehrere Datenverbindungsmodule 32 verwendet, die gemäß der vorliegenden Endung aufgebaut sind. Das Steuerungssystem 30 ist ein durch Firmware programmierbares Hardwareprotokollsystem, das gleichzeitig Einzelbit- und Multibit-Datenwörter übertragen kann. Die Kommunikationsfähigkeiten des Steuerungssystems 30 sind auf mehrere Datenverbindungsmodule 32 verteilt. Folglich ist die Verwendung eines Computers 34 zum Betreiben des Steuerungssystems 30 selbst freigestellt. Das Steuerungssystem 30 umfasst auch ein Mastertaktmodul 36 und eine Energieversorgung 38, die jeweils über ein Kabel 40, welches vorzugsweise vier Leiter aufweist, angeschlossen sind. Die Leiter umfassen eine Gleichstrom/Spannungsleitung 42, eine Mastertaktleitung 44, eine Datenbusleitung 46 und eine Masseleitung 48 für die Energiezufuhr 38. Das Kabel 40 des Steuerungssystems ist in einer gewünschten Form, wie z. B. in Ring-, in Mehrpunkt-, Rückführungs-, Bus- und Stemform, welche zu den bekannten Konfigurationen gehören, konfiguriert. Selbstverständlich wird durch die Verwendung der Ring- oder Rückführungsform eine gewisse Redundanz erreicht. Eine oder mehrere Steuerungs- oder Eingabeeinheiten 50, wie z. B. ein durch einen Fotosensor gesteuerter Schalter, sind an wenigstens einem der Datenverbindungsmodule 32 angeschlossen. Ein Datenverbindungsmodul 32, an der eine Eingabeeinheit 50 angeschlossenen ist, dient als ein Eingabemodul zum Übertragen von Signalen auf den Datenbus 46 im Zeitmultiplexverfahren in Abhängigkeit von lokalen Eingabesignalen von der Eingabeeinheit. Eine oder mehrere gesteuerte Einheiten oder Ausgabeeinheiten 54, wie z. B. ein Magnetschalter oder dergleichen, sind an wenigstens einem der Module 32 angeschlossen. Ein Datenverbindungsmodul 32, an deren Ausgang eine Ausgabeeinheit 54 angeschlossen ist, dient als Ausgabemodul zum Extrahieren von Daten auf dem Datenbus 46 im Zeitmultiplexverfahren und zum Erzeugen von lokalen Ausgangssignalen, auf welche die Ausgabeeinheit anspricht. Jedes Datenverbindungsmodul 32 hat bis zu zwei Kanäle, um entweder Signale auf den Datenbus 46 zu geben oder Signale vom Datenbus während eines Zeitschlitzes 65 im Modus Eins oder während eines Zeitschlitzes 67 im Modus Zwei, wie in den 17A–17E gezeigt, auszugeben. Aus Gründen der einfacheren Darstellung ist in 1 jedes Datenver bindungsmodul 32 so dargestellt, dass es entweder als Eingabemodul oder als Ausgabemodul, wie in 1 gezeigt, dient. Alternativ kann ein Datenverbindungsmodul 32 gleichzeitig sowohl als Eingabemodul als auch als Ausgabemodul dienen. In diesem Fall ist eine Eingabeeinheit 50, die an das Datenverbindungsmodul 32 angeschlossen ist, einem der Kanäle zugeordnet, und eine Ausgabeeinheit 54, die an das Datenverbindungsmodul 32 angeschlossen ist, einem weiteren der Kanäle zugeordnet.
  • Das Datenverbindungsmodul arbeitet entweder im Modus Eins oder im Modus Zwei. Ein Zeitdiagramm für den Betriebsmodus Eins ist in den 17A und 17B gezeigt. Das Steuerungssystem 30, 1, verwendet ein Taktsignal-Zeitsteuerungsprotokoll, bestehend aus einer längeren Sync-Periode 58, auf die bis zu 256 identische Taktzyklen 61, die mit den Bezugszeichen 0-256 angegeben sind, folgen. Die Sync-Periode 58 und die 256 Taktzyklen 61 repräsentieren einen Rahmen 62. Das Mastertaktsignal 85 wird vom Mastertaktmodul 36 erzeugt und von jedem Datenverbindungsmodul 32 über die Taktleitung 44 des Busses 40 empfangen. Jeder der bis zu 256 Taktzyklen 61 repräsentiert eine mögliche Adresse einer Einheit. Jedes Datenverbindungsmodul 32 verbindet wahlweise eine oder mehrere Eingabeeinheiten 50 und eine oder mehrere Ausgabeeinheiten 54 während des Zeitschlitzes oder der jeweils dieser Einheiten 50 und 54 zugeordneten Adresse 65 mit dem Datenbus 46. Abhängig vom Betriebsmodus, d. h. Modus Eins oder Modus Zwei, beträgt die Dauer der Adresse 65 jeweils einen oder zwei Zyklen des Mastertaktsignals 85 des Steuerungssystems. Die Anzahl der Taktzyklen 61 pro Rahmen 62 kann am Mastertaktmodul 36 eingestellt werden, wobei die eingestellte Anzahl gleich der Anzahl der benötigten unterschiedlichen Adressen ist. Die geringste Anzahl von Taktzyklen 61, die pro Rahmen 62 erforderlich ist, wird eingestellt, um die Ansprechzeit des Steuerungssystems 30 zu optimieren.
  • In Bezug auf 2A und 2B umfasst jedes Datenverbindungsmodul 32 einen integrierten Schaltkreis 80. Wie in den 17A und 17B zu sehen, entspricht im Modus Eins jeder Zeitschlitz oder jede Adresse 65 der Dauer eines ganzen Mastertaktzyklus 61. Im Modus Eins werden während des ersten Abschnitts des Zeitschlitzes 65 Da ten durch eine oder mehrere Eingabe-Datenverbindungsmodule 32 auf den Datenbus 46 gegeben und die Daten bleiben während des gesamten Zeitschlitzes auf dem Datenbus 46. In der Mitte 64 des Zeitschlitzes 65 werden die Daten auf dem Datenbus 46 vom Bus zu den Ausgangsanschlüssen 98 und 100 wenigstens eines Ausgabe-Datenverbindungsmoduls 32 kopiert, um von wenigstens einer Ausgabeeinheit 54 verwendet zu werden. Neue Daten werden am Ende des Zeitschlitzes 65, d. h. zu Beginn des nächsten Zeitschlitzes, auf den Datenbus 46 gegeben und dieser Vorgang wird für jeden Zeitschlitz 65 eines Rahmens 62 fortgesetzt. Ohne das „Multiplexen" der Rahmen 62 wiederholt sich dieser Vorgang bei den folgenden Rahmen von selbst. Die Betriebsweise des Multiplexen von Rahmen wird im Folgenden beschrieben.
  • Der Betrieb des Steuerungssystems 30 unter Verwendung eines Einzelbit-Eingangssignals und eines Einzelbit-Ausgangssignals wurde bereits in der zuvor genannten Patentschrift von Riley beschrieben. Jedoch werden, anders als bei den bekannten Datenverbindungsmodulen, die zum Weiterleiten von einzelnen Datenbits vorgesehen sind, durch das Datenverbindungsmodul 32 der vorliegenden Endung wahlweise Einzelbit- oder Multibitdaten weitergegeben. Z. B. kann somit ein Steuerungssystem 30 unter Verwendung der Datenverbindungsmodule 32 ein 16-Bit-Datenwort von einer Eingabeeinheit 50 an einen Datenbus 46 und vom Datenbus 46 an eine Ausgabeeinheit 54 übertragen, ohne einen komplizierten Schaltkreis, der außerhalb des integrierten Schaltkreises 80 des Datenverbindungsmoduls 32 vorgesehen ist, zu verwenden. Anders als bei den bekannten Datenverbindungsmodulen kann das Datenverbindungsmodul 32 so programmiert werden, dass beliebig große Datenwörter von bis zu 256 Bits möglich sind, ohne die Hardware des Datenverbindungsmoduls 32 in irgendeiner Weise zu verändern. In 1 sind die Eingabe- und Ausgabeeinheiten lediglich aus Gründen der Vereinfachung der Darstellung als 8-Bit-Einheiten angegeben.
  • Durch dieses Multibitwort-Feature kann das Datenverbindungsmodul 32 in einfacher Weise mit den computergestützten Eingabe- und Ausgabeeinheiten kommunizieren, ohne einen Hauptcomputer 34 zum Betreiben des Steuerungssystems 32 selbst zu benötigen. Durch diese Wörter variabler Länge kann das Datenverbindungsmodul 32 die häufig verwendeten 8-, 16- und 32-Bit-Einheiten durch das Verändern der Firmware, jedoch ohne die Hardware weitgehend zu verändern, miteinander verbinden. Analoge Daten können über den Datenbus 46 des Steuerungssystems 30 unter Verwendung von Multibit-Wörtern und durch die Verwendung eines (nicht gezeigten) Analog/Digital-Wandlers bei einem Eingangsdatenverbindungsmodul 32 und eines (nicht gezeigten) Digital/Analog-Wandlers bei einem Ausgangsdatenverbindungsmodul 32 übertragen werden.
  • Darüber hinaus wird durch ein Steuerungssystem mit dem Datenverbindungsmodul 32 die Beschränkung bei den bekannten Einrichtungen beseitigt, da es durch das Multiplexen von Rahmen 62 mehr als 256 Eingabeeinheiten und mehr als 256 Ausgabeeinheiten ohne das Vorsehen von komplizierten Schaltkreisen außerhalb des integrierten Schaltkreises 80 des Datenverbindungsmoduls 32 steuern kann.
  • Das Steuerungssystem 30 mit den Datenverbindungsmodulen 32, das gemäß der Erfindung aufgebaut ist, wird wahlweise im Modus Eins oder im Modus Zwei betrieben. Im Modus Zwei sind die vier Leiter 42, 44, 46 und 48 des Steuerungssystemkabels 40 an einen optionalen Hauptcomputer 34, der vorzugsweise ein mikroprozessorgestützter PC ist, über eine einzige (nicht gezeigte) „half-slot"-Computer-Interfacekarte in Industriestandard-Architektur (ISA) angeschlossen. Das Steuerungssystem 30 ist aus der Sicht des Hauptcomputers 34 ein zweiseitig zugänglicher Direktzugriffsspeicher (RAM) mit einem Block von 2048 Bytes. Der Eingangsanschluss und der Ausgangsanschluss sind einer nicht verwendeten Stelle des RAMs bit-orientiert zugeordnet.
  • In Bezug auf das zusammengesetzte Zeitdiagramm des Modus Zwei, wie in den 17C und 17D zu sehen, ist jede „Modus Zwei"-Adresse 67 zweimal solange (d. h. entspricht der zweifachen Dauer) wie jede „Modus Eins"-Adresse 65, wie in 17A zu sehen ist. Man beachte, dass der Maßstab in den 17A und 17B und der Maßstab in den 17C und 17D unterschiedlich ist. Dass die Mastertaktzyklen 61 im Modus Eins in den 17C und 17D kürzer als in den 17A und 17B erscheinen, ist lediglich auf eine vereinfachte Darstellung zurückzuführen. Die Mastertaktzyklen des Modus Zwei haben dieselbe Dauer wie die Mastertaktzyklen 61 des Modus Eins. Im Modus Zwei wird eine Adresse 67, wie z. B. die Adresse „36" in 17E, durch zwei Mastertaktzyklen 61 und 61', 17E, festgelegt. Am Anfang des ersten 61 der beiden aufeinander folgenden Taktzyklen 61 und 61' in der Adresse 67 werden durch die Datenverbindungsmodule 32, die als Eingabemodule dienen, Daten auf den Datenbus 46 gegeben. Die Daten werden auf dem Datenbus 46 für die Dauer des ersten 61 der beiden Taktzyklen 61 und 61' gesperrt. Die Daten werden vom Datenbus 46 durch den optionalen Hauptcomputer 34 während des ersten Taktzyklus 61 kopiert. Am Anfang des zweiten Taktzyklus 61' der Adresse 67 wird durch den optionalen Hauptcomputer 34 ein Signal auf den Datenbus 46 gegeben, wobei das Signal für die Dauer des zweiten Taktzyklus 61' gesperrt wird. Während des zweiten Taktzyklus 61' werden Daten vom Datenbus 46 durch ein Datenverbindungsmodul 32, das als ein Ausgabemodul dient, kopiert, und die Daten werden der Ausgabeeinheit 54, die an das Datenverbindungs(ausgabe)modul 32 angeschlossen ist, zugeführt.
  • Anders als die bekannten Datenverbindungsmodule, kann das Datenverbindungsmodul 32 mit einer Energieversorgung 38 entweder von in etwa 12 Volt oder von in etwa 24 Volt, ohne einen Adapter zu benötigen, betrieben werden. Und anders als die bekannten Verbindungsmodule, kann das Datenverbindungsmodul 32 direkt an Eingabeeinheiten 50, die entweder binäre Logikpegel mit 0–5 Volt oder 0–9 Volt repräsentieren, angeschlossen werden.
  • Wie in dem Blockdiagramm in den 2A und 2B gezeigt, umfasst der integrierte Schaltkreis 80 Eingangsanschlüsse 84, 86, 88, 90, 92, 94 und 96 zum Anschließen jeweils eines Mastertaktsignals oder CLOCK-Signals, eines Datenbussignals oder DATA-Signals, einer Betriebsspannung oder Vcc, eines Massepotentials oder COM-MON, vorzugsweise das Erdpotential, eines (nicht gezeigten) externen Oszillatorwiderstandes, eines Kanal-A-Eingangssignals oder CH_A-Signals, und eines Kanal-B-Eingangssignals oder CH_B-Signals. Der integrierte Schaltkreis 80 hat Ausgangsanschlüsse 98, 100, 102, 104, 106, 108, 110 und 112 für jeweils ein Kanal-A-Ausgangssignal oder OUTPUT_A-Signal, ein Kanal-B-Ausgangssignal oder OUT- PUT_B-Signal, ein Kanal-C-Ausgangssignal oder OUTPUT_C-Signal, ein Schiebetakt-Eingangssignal oder SH_CLK_IN-Signal, ein Schiebetakt-Ausgangssignal oder SH_CLK_OUT-Signal, ein Multiplex-Taktsignal oder MUX-Signal, ein Modus/Synchronisationssignal oder MODE_SYNC-Signal, und ein Datensteuersignal oder DATA_DRV-Signal.
  • Jedes Datenverbindungsmodul 32 hat zwei Kanäle, und zwar einen Kanal A und einen Kanal B, wobei jeder Kanal einer Adresse zugeordnet ist. Während jedem Zeitrahmen 62 zählt ein in 2A gezeigter 8-Bit-Zähler 114 die Zyklen 61 des Mastertaktsignals 85. Der 8-Bit-Zähler 114 wird am Anfang jedes Rahmens 62 zurückgesetzt. Im Modus Eins entspricht jeder Taktzyklus 61 einer Adresse 65. Im Modus Eins zählt der Zähler 114 jeden Taktzyklus 61 und die Ergebnisse werden Adressenkomparatoren 116 und 118 zugeführt, die den Zählerstand des Zählers mit den jeweiligen Adressen, für die das Datenverbindungsmodul 32 programmiert wurde, vergleichen. Wenn der Zählerstand mit der Adresse übereinstimmt, erzeugt jeweils der zugeordnete Komparator ein Übereinstimmungs-A-Signal (COIN_A-Signal) und ein Übereinstimmungs-B-Signal (COIN_B-Signal). Im Modus Zwei ist der Betrieb ähnlich, mit der Ausnahme, dass eine Adresse 67 aus zwei Taktgeberzyklen 61 und 61' besteht. Wie in 2A gezeigt ist, wird durch den Fenstersteuerungsbereich 120 des integrierten Schaltkreises 80 dem 8-Bit-Zähler 114 ein Signal zugeführt, um den Unterschied zwischen Modus Eins und Modus Zwei auszugleichen.
  • Die Funktionsweise des integrierten Schaltkreises 80 wird durch die folgende detaillierte Beschreibung der Funktionsweise seiner verschiedenen Bereiche, die durch die Blockschaltbilder in den 2A und 2B angegeben sind, näher beschrieben. Die Energiezufuhrleitung 42 und der Neutralleiter 48 werden, es sei denn, dass sie für das Verständnis der Funktionsweise der verschiedenen Schaltkreise von Bedeutung sind, nicht in den detaillierten Diagrammen der Schaltkreise gezeigt.
  • Signalkonditionierung
  • Wie in dem Blockschaltbild in 2A gezeigt ist, wird das Kanal-A-Eingangssignal am Kanal-A-Eingangsanschluss 94 dem integrierten Schaltkreis 80 vor der Weiterverarbeitung durch einen Dualsignalkonditionierungsschaltkreis 180 geleitet. Der Signalkonditionierungsschaltkreis 180 umfasst einen (in 3A gezeigten) Kanal-A-Signalkonditionierungsschaltkreis 122 und einen (nicht gezeigten) Kanal-B-Signalkonditionierungsschaltkreis. Wie in 3A gezeigt, hat der Signalkonditionierungsschaltkreis 122 ein Anti-Aliasing-Filter 124, einen Hystereseschaltkreis 126 und ein digitales Tiefpassfilter 128. Der (nicht gezeigte) Signalkonditionierungsschaltkreis für den Kanal B ist mit dem Signalkonditionierungsschaltkreis 122 für den Kanal A im Wesentlichen identisch; daher wird im Folgenden lediglich der Signalkonditionierungsschaltkreis für den Kanal A detailliert beschrieben. Der Eingangsanschluss 94 des Signalkonditionierungsschaltkreises entspricht dem Eingangsanschluss 130 des Anti-Aliasing-Filters. Das Anti-Aliasing-Filter 124 umfasst zwischen dem Eingangspotential 130 und Erdungspotential mehrere Widerstände 125, vorzugsweise von in etwa 470 kΩ, und einen Kondensator 156, vorzugsweise von in etwa 17 pF. Vorzugsweise wird das erfindungsgemäße Datenverbindungsmodul 32 bei Kanal-A- und Kanal-B-Eingangsfrequenzen unter 3 kHz verwendet; folglich hat das Anti-Aliasing-Filter 124 eine Bandsperre von in etwa 30 kHz. Der Ausgang 132 des Anti-Aliasing-Filters 124 wird einem Eingang 134 des Hystereseschaltkreises 126 zugeführt.
  • Der Hystereseschaltkreis 126 ist so programmierbar, dass er ein Signal mit unterschiedlichen Spannungspegelbereichen an seinem Eingangsanschluss 134 empfangen kann. Eine Zelle 138 eines elektrisch löschbaren und reprogrammierbaren Nur-Lese-Speichers (EEPROM), der in 3A nicht vollständig gezeigt ist, ist an einen weiteren Eingang 140 des Hystereseschaltkreises 126 angeschlossen. Eine logische Null an der Zelle 138 ergibt den zulässigen Eingangsspannungsbereich von 0–5 Volt. Eine logische Eins an der Zelle 138 ergibt den zulässigen Eingangsspannungsbereich von 0–9 Volt. Der Hystereseschaltkreis 126 verhindert die Übertragung von falschen Zuständen in Folge von geringen Spannungspegelschwankungen. Der pro grammierbare Hystereseschaltkreis 126 und die Zelle 138 des EEPROMs arbeiten zusammen als ein lokaler Eingangsspannungsbereichswähler.
  • Der Hystereseschaltkreis 126, der in 3B detailliert gezeigt ist, umfasst einen Inverter 142 zum Invertieren des in der EE-Zelle 138 gespeicherten Wertes und einen Schaltkreis 144 aus acht Widerständen und vier Transistoren zur Erzeugung von zwei relativ hohen und zwei relativ niedrigen Spannungen. Der Hystereseschaltkreis 126 ist vorzugsweise ein 50%-Hystereseschaltkreis. Die beiden relativ hohen Spannungen von 6,75 Volt und 3,75 Volt entsprechen 75% der maximalen Eingangsspannung, die jeweils bei einem 9-Volt-System und bei einem 5-Volt-System zu erwarten ist. Die beiden relativ niedrigen Spannungen von 1,25 Volt und 2,25 Volt entsprechen 25% der maximalen Eingangsspannung, die jeweils bei einem 9-Volt-System und bei einem 5-Volt-System zu erwarten ist. Durch das Aktivieren und Deaktivieren der EE-Zelle 138 wird das Paar 6,75 Volt und 2,75 Volt oder das Paar 3,75 Volt und 1,25 Volt zur Steuerung der Komparatoren 146 und 148 verwendet. Einer 148 der Komparatoren erzeugt ein Komparator-Ausgangssignal (HITRIP) 149 in Reaktion auf ein Signal am Eingangsanschluss 134 des Komparators 148, welches 75% der maximalen Eingangsspannung übersteigt. Der Eingangsanschluss 133 der Komparatoren 146 und 148 ist an den Eingangsanschluss 134 des Hystereseschaltkreises 126 angeschlossen. Das Komparator-Ausgangssignal (HITRIP) 149 setzt ein Flipflop 150. Der Q-Ausgangsanschluss 152 des Flipflops 150 ist der Ausgangsanschluss des Hystereseschaltkreises 126. Das Ausgangssignal 135 des Hystereseschaltkreises 126 ist ein flaches Wellensignal, das hoch bleibt, bis die Spannung des Signals 125 am Eingangsanschluss 134 des Hystereseschaltkreises unter 25% der maximalen Eingangsspannung abfällt, wobei zu diesem Zeitpunkt der andere Komparator 146 ein weiteres Komparator-Ausgangssignal (LOTRIP) 147 zum Zurücksetzen des Flipflops 150 erzeugt, so dass das Signal 135 am Ausgangsanschluss 152 des Hystereseschaltkreises auf Null Volt gebracht wird. Das Signal 135 am Ausgangsanschluss 152 des Hystereseschaltkreises 126 wird einem Eingangsanschluss 154 des digitalen Filters 128 zugeführt. Ein Ausgangssignal 136 von einem internen Oszillator 158, der in dem Blockschaltbild in 2B gezeigt ist, wird dem digitalen Filter 128 zugeführt, um die Bandsperre des digitalen Filters zu steuern. Die Bandsperrenfrequenz wird durch die Frequenz des internen Oszillators 158 geteilt durch fünf ermittelt. Vorzugsweise beträgt die Frequenz des internen Oszillators 158 in etwa 150 kHz. Das digitale Filter 128 besteht aus einem Multibit-, vorzugsweise fünf Bit, -Schieberegister 160 mit einem seriellen Eingang und einem parallelen Ausgang. Das Ausgangssignal 163 des Schieberegisters 160 wird gleichzeitig einem Positivimpuls-Kontinuitätsprüfer 162 und einem Negativimpuls-Kontinuitätsprüfer 164, die jeweils aus einem Mehrfacheingangs-, vorzugsweise einem Fünf-Eingangs-UND-Gatter 166 und 168 bestehen, zugeführt. Der Positivimpuls-Kontinuitätsprüfer 162 erzeugt ein Signal am Eingangsanschluss S 170 eines RS-Flipflops 172 nur, wenn ein Signal während jedem von mehreren aufeinander folgenden Zyklen des internen Oszillators 158 vorhanden ist. Das RS-Flipflop 172 hält am Q-Ausgangsanschluss 174 eine logische Eins, bis es von dem Negativimpuls-Kontinuitätsprüfer 164 zurückgesetzt wird. Der Q-Ausgangsanschluss 174 des RS-Flipflops 172 ist an den Ausgangsanschluss 176 des Kanal-A-Signalkonditionierschaltkreises 122 angeschlossen. Ein IINPUT A-Signal, welches ein konditioniertes INPUT A-Signal ist, wird am Ausgangsanschluss 176 des Kanal-A-Signalkonditionierungsschaltkreises 122 erzeugt. Der Ausgangsanschluss 176 des Signalkonditionierungsschaltkreises 122 des Kanals A und der Ausgangsanschluss 178 des (nicht gezeigten) Signalkonditionierungsschaltkreises des Kanals B werden jeweils an die Eingangsdaten-Steuerschaltkreise 182 und 184 für die Kanäle A und B angeschlossen.
  • Die Konditionierschaltkreise 186 und 188 des Datenbusses 46 und des Mastertaktbusses 44 arbeiten in ähnlicher Weise wie der Eingangssignalkonditionierschaltkreis 122 des Kanals A und des Kanals B (nicht gezeigt), mit Ausnahme der auftretenden Frequenzen. Vorzugsweise wird das erfindungsgemäße Datenverbindungsmodul 32 bei Frequenzen des Taktbusses 44 und des Datenbusses 46 unterhalb von 200 kHz verwendet; daher haben die Anti-Aliasing-Filter 186 und 188 des Datenbusses und des Taktbusses einen Anti-Aliasing-Filter-Widerstand 126 von vorzugsweise 100 kΩ und der Signalkonditionierungsschaltkreis vorzugsweise einen Abbruchpunkt bei in etwa 225 kHz. In ähnlicher Weise bilden der Signalkonditionierschaltkreis 186 des Datenbusses und der Signalkonditionierschaltkreis 188 des Mastertaktbusses jeweils aus den Signalen DATA 87 und CLOCK 85 konditionierte Signale IDATA 191 und ICLOCK 192.
  • Einschalt-Rücksetzverzögerung
  • In Bezug auf 2B hat der interne Oszillator 158 des integrierten Schaltkreises 80 einen Frequenzbereich von vorzugsweise 50–400 kHz. Die Frequenz wird durch den externen (nicht gezeigten) Widerstand R gesteuert, der am Eingangsanschluss 92 an Masse gelegt ist, wobei R (in Ohm) = 14,5 × 109/Freq. (in Hertz) ist. Vorzugsweise beträgt der Widerstandswert R zwischen 25 und 200 kΩ. Der interne Oszillator 158 ist vom bekannten Typ und nicht Teil der Erfindung. Der interne Oszillator 158 erzeugt ein Signal OSC 159.
  • Wie in dem Blockschaltbild in 2B gezeigt, hat ein Einschalt-Rücksetzverzögerungsschaltkreis 190 drei Eingangsanschlüsse 181, 183 und 185 zum Empfangen des Oszillatorsignals (OSC) 159, des internen Mastertaktsignals (ICLOCK) 192, und eines Einschalt-Rücksetzsignals (POR) 194. Das POR-Signal 194 erscheint unmittelbar nach Anlegen einer Spannung an den integrierten Schaltkreis 80 und wird durch eine von mehreren bekannten Einschalt-Rücksetzeinrichtungen 195 erzeugt und ist nicht Teil der Erfindung. Der Einschalt-Rücksetzverzögerungsschaltkreis 190 hat zwei Ausgangsanschlüsse 216 und 218, um jeweils ein Synchronsignal (SYNC) 196 und ein Einschalt-Rücksetzverzögerungssignal (POR_DLY) 198 auszugeben.
  • Der Einschalt-Rücksetzverzögerungsschaltkreis 190 ist in 4 detailliert gezeigt. Das interne Mastertaktsignal (ICLOCK) 192 wird für eine vorgegebene SYNC-Periode 58 auf dem höheren Pegel gehalten, um den Anfang jedes Zeitrahmens 62 zu bestimmen. Vorzugsweise hat die SYNC-Periode 58 eine Dauer von acht Mastertaktzyklen 61. Ein 4-Bit-Zähler 200 und ein NAND-Gatter 202 erzeugen ein niedriges SYNC_DET-Signal 205 am Ausgangsanschluss 204 des NAND-Gatters 202 auf das Empfangen von zehn Zyklen des OSC-Signals 159 während ICLOCK 192 während desselben Intervalls kontinuierlich hoch ist. Das ICLOCK-Signal 192 wird einem invertierten Lösch-Eingang 183 des Zählers 200 zugeführt. Das SYNC_DET-Signal 205 bleibt für eine Periode, die abhängig von der Beziehung zwischen der ICLOCK-Frequenz und der OSC-Frequenz ist, niedrig; jedoch wird beim ersten negativen Übergang des ICLOCK-Signals, der das Ende der SYNC-Periode 58 festlegt, das SYNC_DET wieder hoch, da der negative ICLOCK-Impuls den Zähler 200 löscht. Vorzugsweise ist die OSC-Frequenz eineinhalb- bis zehnmal schneller als die IC-LOCK-Frequenz.
  • Das SYN DET-Signal 205 wird mehreren miteinander verbundenen Daten-Flipflops 206 und 208 und anschließend einem UND-Gatter 210 zugeführt. Die Flipflops 206 und 208 werden jeweils nach Empfang des niedrigen POR-Signals 194 an den Flipflopeingängen 209 und 211 gelöscht. Der Ausgang 212 des UND-Gatters 210 erzeugt das niedrige POR_DLY-Signal 198 unmittelbar nach Empfang des niedrigen POR-Signals 194. Der Ausgang 212 des UND-Gatters 210 erzeugt ein hohes POR DLY-Signal 198 nachdem die mehreren Daten-Flipflops 206 und 208 mehrere SYNC DET-Signale über das Gatter 201 empfangen haben.
  • Der in 4 gezeigte Schaltkreis erzeugt das hohe POR_DLY-Signal 198 nach dem Empfang von drei SYNC_DET-Signalen 205. Obwohl aus Gründen der Vereinfachung in 4 lediglich zwei Daten-Flipflops 206 und 208 gezeigt sind, werden vorzugsweise in etwa zwölf Daten-Flipflops zum Zählen von 4095 SYNC_DET-Signalen 205 vor dem Erzeugen des hohen POR_DLY-Signals 198 verwendet. Der Einschalt-Rücksetzverzögerungsschaltkreis 190 erzeugt das POR_DLY-Signal 198 nachdem der integrierte Schaltkreis 80 eine bestimmte Anzahl von SYNC DET-Signalen 205 nach dem Anlegen einer Spannung an den integrierten Schaltkreis empfangen hat. Das POR_DLY-Signal 198 und das SYNC_DET-Signal 205 sind durch ein UND-Gatter 214 verknüpft, um ein SYNC-Signal 196 am Ausgang 216 zu bilden. Folglich bleibt das SYNC-Signal 196 niedrig, es sei denn, dass das POR_DLY-Signal 198 hoch ist.
  • Mehrere Flipflops des integrierten Schaltkreises 80 werden durch das SYNC-Signal 196 entweder zurückgesetzt oder gelöscht; daher werden diese Flipflops in vorteilhafter Weise nur zurückgesetzt oder gelöscht, nachdem die Energieversorgung des Datenverbindungsmoduls 32 stabilisiert wurde. Das POR DLY-Signal 198 wird dem Taktverlustausgangsperrschaltkreis 240, dem Sicherheitseingangssperr-Schutzschaltkreis 220 und dem MODE/SYNC-Schaltkreis 458 zugeführt.
  • Sicherheitseingangs-Schutzschaltkreis
  • Wie in den Blockdiagrammen der 2A und 2B gezeigt, verhindert der Sicherheitseingangs-Schutzschaltkreis oder der Eingangssperrschaltkreis 220, dass die Eingangsdaten-Steuerschaltkreise 182 und 184 auf die Eingangssignale während einer vorgegebenen Zeitdauer nach dem Anlegen einer Spannung an den integrierten Schaltkreis 80 und darüber hinaus während der Zeitdauer, in der der integrierte Schaltkreis programmiert oder die Programmierung verifiziert wird, anspricht. Wie detaillierter in S gezeigt ist, hat der Eingangssperrschaltkreis 220 ein NOR-Gatter 224, das das aktive niedrige POR DLY-Signal 198 und ein aktives hohes Programm/Verifizierungs-Modus-Signal (P/V_MODE) 199 erhält, die jeweils als Eingangssignale an den Eingangsanschlüssen 226 und 228 zugeführt werden, und ein INPUT_IHIBIT-Signal 229 als Ausgangssignal am Ausgangsanschluss 230 erzeugt.
  • Das niedrige POR DLY-Signal 198 wird von dem Einschaltrücksetzverzögerungsschaltkreis 190 für eine vorgegebene Zeitdauer erzeugt, nachdem der integrierte Schaltkreis 80 an die Energieversorgung angeschlossen wurde. Ein hohes P/V_MODE-Signal 199 wird von dem Modulprogrammierer 232 während des Programmierzyklus und während des Verifizierungszyklus erzeugt. Das POR DLY-Signal 198 und das P/V_MODE-Signal 199 werden an den Eingängen 226 und 228 des Eingangssperrschaltkreises 220 zugeführt. Der Ausgangsanschluss 230 des Eingangssperrschaltkreises 220 ist jeweils mit den Eingangsanschlüssen 416 und 418 der Kanal-A- und Kanal-B-Eingangsdaten-Steuerungsschaltkreise 182 und 184 gekoppelt. Der Eingangssperrschaltkreis 220 arbeitet jeweils mit den Kanal-A- und Kanal-B-Eingangsdaten-Steuerungsschaltkreisen 182 und 184 zusammen. Die Funktionsweise des Kanal-A-Eingangsdaten-Steuerschaltkreises entspricht im Wesentlichen der Funktionsweise des Kanal-B-Eingangsdaten-Steuerschaltkreises, so dass im Folgenden lediglich der Kanal-A-Schaltkreis detailliert beschrieben wird. Wie in 5 gezeigt, wird das INPUT_INHIBIT-Signal 229 am Eingangsanschluss 416 einem invertierten Lösch-(CLR)-Anschluss 235 eines Flipflops 400 zugeführt. Folglich wird ein Signal am Q-Ausgangsanschluss 406 des Flipflops 400 zu Null, wenn entweder das Signal POR DLY 198 niedrig oder das P/V_MODE-Signal 199 hoch ist. Folglich sprechen die nachfolgenden Stufen des integrierten Schaltkreises 80 unter bestimmten Bedingungen nicht auf Eingangs-A- oder Eingangs-B-Signale an, um die Sicherheit und Zuverlässigkeit des Datenverbindungsmoduls 32 zu verbessern. Vorzugsweise liegen bestimmte Bedingungen vor, wenn entweder das POR DLY-Signal 198 niedrig ist oder wenn das P/V_MODE-Signal 199 hoch ist.
  • Taktverlust-Ausgangssperre
  • Es ist vorteilhaft, zu verhindern, dass sich Signale an den Ausgangsanschlüssen 98, 100, 102, 104, 106 und 108 des integrierten Schaltkreises 80 beim Fehlen des Mastertaktsignals 85 verändern. Der integrierte Schaltkreis 80 hat einen Taktverlust-Erfassungsschaltkreis 240, der in dem Blockschaltbild in 2B gezeigt ist. Der Taktverlust-Erfassungsschaltkreis 240, der in 6 detailliert gezeigt ist, hat drei Eingangsanschlüsse 221-223 zum Empfangen des ICLOCK-Signals 192, des OSC-Signals 159 und des POR DLY-Signals 198 und einen Ausgangsanschluss 225, der ein langes Rücksetzsignal (LONG_RST) 241 erzeugt. Der Taktverlust-Erfassungsschaltkreis 240 umfasst einen 13-Bit-Zähler 242, der mit dem Zählen der Zyklen des OSC-Signals 159 beginnt, wenn ein Verlust des internen Mastertaktsignals ICLOCK 192 vorliegt. Das OSC-Signal 159 wird dem Takteingangspin 244 des 13-Bit-Zählers 224 zugeführt. Der Verlust des ICLOCK-Signals 192 wird durch ein Verzögerungselement (DLY) 245 und ein Exklusiv-ODER-Gatter 246, das an den Löschpin (CLR) 248 des Zählers 242 angeschlossen ist, festgestellt. Wenn das IC-LOCK-Signal 192 noch vorhanden ist, wird der Zähler 242 bei jedem Übergang des ICLOCK-Signals gelöscht. Nach dem Zählen von 6144 Zyklen des OSC-Signals 159 sind die Ausgänge 250 und 252 des Zählers 242, die das zwölfte und das dreizehnte Bit der Binärzahl von 6144 repräsentieren, hoch, so dass ein NAND-Gatter 256 ein niedriges Taktverlust-Verzögerungssignal (CLK_LOSS_DLY) an seinem Ausgang 254 erzeugt.
  • Der Taktverlust-Erfassungsschaltkreis 240 beginnt nach dem Verlust des Mastertaktsignals ein niedriges CLK_LOSS_DLY-Signal zu erzeugen, das 6144 Zyklen des OSC-Signals einleitet und der Schaltkreis erzeugt fortlaufend das niedrige CLK LOSS DLY-Signal, bis das Mastertaktsignal wiederhergestellt ist. Das POR DLY-Signal und das CLK LOSS DLY-Signal werden durch ein UND-Gatter 258 verknüpft, um ein langes Rücksetz-Signal (LONG RST) zu erzeugen. Das LONG_RST-Signal wird dem Wiederholungsschaltkreis 260 und dem Sicherheitsausgangs-Schutzschaltkreis 262 zugeführt.
  • Sicherheitsausgangs-Schutzschaltkreis
  • Es ist von maßgeblicher Bedeutung, zu verhindern, dass der Multiplextaktanschluss 108, der Schiebetakt-AUS-Anschluß 106, der Schiebetakt-EIN-Anschluß 104, die A-, B- und C-Ausgangsanschlüsse 98, 100 und 102 unter bestimmten Voraussetzungen Ausgangssignale erzeugen. Wie im Blockschaltbild in 2B gezeigt, hat der integrierte Schaltkreis 80 einen Sicherheitsausgangs-Schutzschaltkreis 262, der verhindert, dass die Ausgangsanschlüsse 98, 100, 102, 104, 106 und 108 des integrierten Schaltkreises 80 beim Vorhandensein entweder eines niedrigen LONG_RST-Signals oder während des Programmierens oder des Verifizierens der Programmierung ein Ausgangssignal erzeugen.
  • Wie in 7 detaillierter gezeigt ist, hat der Sicherheitsausgangs-Schutzschaltkreis 262 drei Eingangsanschlüsse 264, 266 und 268, um jeweils das SYNC-Signal, das LONG_RST-Signal und ein Programmspannungs-Freigabesignal (PVE) zu empfangen. Die Leiterspannung Vcc des Steuerungssystems wird kontinuierlich an einen D- Eingangsanschluss 270 eines Daten-Flipflops 272 angelegt. Das Daten-Flipflop 272 erzeugt ein hohes Ausgangssperrsignal bei Q 274 in Folge der an den D-Eingangsanschluss 270 des Flipflops 272 angelegten Spannung Vcc, es sei denn, dass es durch ein hohes PVE-Signal und ein niedriges LONG RST-Signal gelöscht wurde. Der Schaltkreis umfasst auch ein NOR-Gatter 276, welches das hohe PVE-Signal und das niedrige LONG RST-Signal verknüpft, um ein Rücksetz-Signal am NOR-Gatter-Ausgangsanschluss 277 zu bilden, bevor die Signale an einen Löschpin 278 des Flipflops 272 angelegt werden. Ein niedriges Rücksetzsignal löscht das Flipflop 272. Das SYNC-Signal gibt das Flipflop 272 am Anfang jedes Rahmens 62 frei, so dass das Flipflop durch das erste SYNC-Signal gesetzt wird, nachdem das Rücksetzsignal verschwunden ist. In Bezug auf die 2A und 2B liegt am Ausgang des Sicherheitsausgangs-Schutzschaltkreises 272 ein Ausgangssperrsignal (OUTPUT INHIBIT) 280 an, das einer Tri-State-Einrichtung an jedem der Ausgangsanschlüsse 98, 100, 102, 104, 106 und 108 zugeführt wird, die diese Ausgangsanschlüsse des integrierten Schaltkreises 80 in einen hochohmigen Zustand versetzt. Der hochohmige Zustand der Ausgangsanschlüsse 98, 100, 102, 104, 106 und 108 ist charakteristisch für das Fehlen sowohl eines hohen Signals als auch eines niedrigen Signals an den Ausgangsanschlüssen.
  • Datenverifizierer
  • In Bezug auf 8 hat der Wiederholungsschaltkreis bzw. der Datenverifizierer 260, der im Blockschaltbild in 2A gezeigt ist, einen Kanal-A-Datenverifizierer 288 und einen Kanal-B-Datenverifizierer 289, der im Wesentlichen mit dem Kanal-A-Datenverifizierer identisch ist. Um ein irrtümliches Ansprechen auf zufällige Störungen zu vermeiden, die auf dem Datenbus 46 während eines bestimmten Zeitschlitzes 65 und 67, der einem der Module 32 zugeordnet ist, auftreten, fordert der Datenverifizierer 260 wahlweise eine Wiederholung desselben Datensignals 87 auf dem Datenbus 46 während des Zeitschlitzes 65 und 67, der dem Datenverbindungsmodul 32 für ausgewählte, aufeinander folgende kontinuierliche Zeitrahmen 62, 62' und 62" zugeordnet ist, wie in 21 zu sehen ist. Nur nach dieser Wiederholung verändert sich das entsprechende Kanal-A- oder Kanal-B-Ausgangssignal in Reaktion auf die Datensignale 87 auf dem Datenbus 46. Noch in Bezug auf 8 umfasst der Kanal-A-Datenverifizierer 288 mehrere binäre Daten-Flipflops 282, 284 und 286, die miteinander verbunden sind, um ein mehrstufiges Schieberegister zu bilden. Jedes der Daten-Flipflops 282, 284 und 286 speichert das Signal 87, das sich auf dem Datenbus 46 während eines von mehreren aufeinander folgenden Zeitrahmen 62, 62' und 62" befindet, wie in 21 zu sehen ist. Die Eingangsanschlüsse 290, 292, 294 und 298, in 8 zu sehen, des Kanal-A-Datenverifizierers empfangen jeweils Signale vom Datenbus 46, von einem elektrisch löschbaren Nur-Lese-Speicher-Paar bzw. einem EE-Zellenpaar 320 und 322 eines EEPROMs 354 und von einem Taktverlustschaltkreis 240.
  • Der Eingangsanschluss 296 des Kanal-A-Datenverifizierers empfängt einen Freigabetaktimpuls 302, der am Ausgang 303 eines UND-Gatters 304 erzeugt wird. Das UND-Gatter 304 hat drei Eingänge 311, 313 und 315, um jeweils das ICLOCK-Signal, das COIN_A-Signal und das OUTPUT_WINDOW-Signal zu empfangen. Der ausgewählte Betriebsmodus, entweder Modus Eins oder Modus Zwei, bestimmt die Art der Zeitsteuerung dieser Signale.
  • Im Modus Eins gibt es pro Zeitschlitz 65 einen Taktzyklus 61. Das OUT-PUT_WINDOW-Signal ist kontinuierlich niedrig und ein Inverter 312 am Eingang 311 ermöglicht, dass das Drei Eingangs-UND-Gatter 304 kontinuierlich freigegeben wird. Ein weiterer Inverter 314 am Eingang 315 invertiert das ICLOCK-Signal 192, um das Drei-Eingangs-UND-Gatter 310 nur während der ersten Hälfte des Taktzyklus 61, wenn das ICLOCK-Signal niedrig ist, freizugeben. Das COIN_A-Signal ist nur während des Auftretens des ausgewählten Zeitschlitzes 65, der dem Datenverbindungsmodul 32 zugeordnet ist, hoch. Die taktflankenempfindlichen Daten-Flipflops 282, 284 und 286 werden freigegeben, wenn das COIN_A-Signal vom niedrigen Pegel zum hohen Pegel wechselt. Die Daten-Flipflops 282, 284 und 286 sind während, und nur während des ausgewählten Zeitschlitzes 65, der dem Datenverbindungsmodul 32 zugeordnet ist, freigegeben.
  • Im Modus Zwei gibt es zwei Taktzyklen 67 und 67' pro Zeitschlitz 67. Im Modus Zwei ist während des ersten Taktzyklus 61 das OUTPUT_WINDOW-Signal hoch und während des zweiten Taktgeberzyklus 61' niedrig. Folglich wird das Drei-Eingangs-UND-Gatter 304 nur während des zweiten 61' der beiden Taktzyklen 67 und 67' aktiviert. In gewisser Weise arbeitet der Datenverifizierer 260 im Modus Zwei genauso wie im Modus Eins.
  • Der Freigabetaktimpuls 302 gibt jedes der drei Daten-Flipflops 282, 284 und 286 während des Zeitschlitzes 65 oder 67, der dem Kanal A des Datenverbindungsmoduls 32 zugeordnet ist, frei, jedoch innerhalb aufeinander folgender Rahmen 62, 62' und 62", wie in 21 zu sehen ist. Zunächst werden die Daten-Flipflops 282, 286 und 288 durch ein LONG_RESET-Signal durch den Schaltkreis in 6 voreingestellt. Anschließend wird nach dem erstmaligen Auftreten des Zeitschlitzes 61 des Kanals A des Datenverbindungsmoduls 32 das Datensignal auf dem Datenbus am Q-Ausgang 324 des ersten Flipflops 282 und auch am D-Eingang 316 des Ausgangsflipflops 318 des Wiederholungsschaltkreises erscheinen. Das Signal 87 auf dem Datenbus 46 während des letzten Rahmens 62, 62' oder 62" wird am D-Eingang 316 des Wiederholungsschaltkreis-Ausgangsflipflops 318 immer wieder erzeugt, jedoch wird das Wiederholungsschaltkreis-Ausgangsflipflop 318 nur beim Auftreten des Freigabe-Taktimpulses 302 vom Ausgang 303 des UND-Gatters 304 freigegeben. Das Auftreten des Freigabe-Taktimpulses 302 am Wiederholungsschaltkreis-Ausgangsflipflop 318 wird durch ein Programm gesteuert.
  • Wenn die EE-Zelle 320 so programmiert ist, dass sie eine logische Null enthält, wird der Ausgang 336 eines UND-Gatters 338 auf logisch Null geschalten und ein Ausgang 340 des NAND-Gatters 342 während der zweiten Hälfte jedes Taktzyklus 61 in den höheren Pegel geschalten, um das Wiederholungsschaltkreis-Ausgangsflipflop 318 ohne irgendeine Datenwiederholung zu einem Zeitpunkt, an dem die Hälfte eines Taktzyklus 61 nach dem Aktivieren des ersten Flipflops 282 verstrichen ist, freizugeben. Wenn die EE-Zelle 320 so programmiert ist, dass sie eine logische Eins enthält und eine EE-Zelle 322 so programmiert ist, dass sie eine logische Null enthält, wird der Takt des Ausgangs-Flipflops 318 nur freigegeben, wenn sowohl das erste als auch das zweite Flipflop 282 und 284 dieselben Q-Ausgänge haben. Das erste und das zweite Flipflop 282 und 284 haben nur dann denselben Q-Ausgang, wenn das Datensignal 87 auf dem Datenbus 46 im ausgewählten Zeitschlitz, 65 oder 67, in jedem von zwei aufeinander folgenden Rahmen 62 und 62' wiederholt wurde. Die Q-Ausgänge 324 und 326 jeweils des ersten und des zweiten Flipflops 282 und 284 werden einem Exklusiv-ODER-Gatter 328 zugeführt.
  • Durch das am Ausgang 330 des Exklusiv-ODER-Gatters 328 erzeugte Signal in Kombination mit den an den Ausgängen eines NOR-Gatters 344 und eines NAND-Gatters 346 erzeugten Signalen und den Zuständen der EE-Zellen 320 und 322 wird das Wiederholungsschaltkreis-Ausgangsflipflop 318 unmittelbar nach (d. h. einen halben Taktzyklus 61 danach) einem Rahmen 62' mit einer zweiten fortlaufenden Wiederholung der Datensignale 87 freigegeben Sind beide EE-Zellen 320 und 322 so programmiert, dass sie eine logische Eins enthalten, wird der Taktpin des Wiederholungsschaltkreis-Ausgangsflipflops 318 unmittelbar nach (d. h. einen halben Taktzyklus 61 danach) einem dritten Rahmen 62" nur dann freigegeben, wenn das erste, das zweite und das dritte Flipflop jeweils dieselben Signale an ihren Q-Ausgängen 324, 326 und 332 haben. Das Signal am Ausgang 232 des Flipflops 286 wird einem Exklusiv-ODER-Gatter 348 zusammen mit dem Signal am Ausgang 324 des Flipflops 282 zugeführt. Das Signal am Ausgang 349 des Gatters 348 ist nur dann niedrig, wenn Daten zwischen dem ersten Rahmen 62 und dem dritten Rahmen 62" identisch sind.
  • Tabelle 1 fasst die Auswirkungen des Programmierens der EE-Zellen 320 und 322 auf den Datenverifizierer zusammen.
  • TABELLE 1
    Figure 00290001
  • In ähnlicher Weise wird, falls erforderlich, um mehr als die minimale Anzahl von drei Ereignissen desselben Datensignals 87 auf aufeinander folgenden Rahmen 62 erfassen und darauf reagieren zu können, der Datenverifizierer 260 durch das Hinzufügen weiterer Flipflops und weiterer EE-Zellen und der ihnen zugeordneten programmierbaren Logikschaltkreise erweitert.
  • Polaritätsauswahlschaltkreis
  • Um die Nachteile des C-Ausgangsanschlusses der bekannten Datenverbindungsmodule zu beseitigen, hat das Datenverbindungsmodul 32 einen Kombinationslogikschaltkreispolaritätswähler 350, der in dem Blockschaltbild in 2B gezeigt ist, aufweisend einen polaritätsunabhängigen Schaltkreis 352, wie in 9 zu sehen ist. Der polaritätsunabhängige Schaltkreis 352 empfängt das A_OUTPUT-Signal und das B_OUTPUT-Signal vom Datenverifizierer 260 und empfängt darüber hinaus Polaritätsauswahlinformation vom EEPROM 354. Wie in 9 detailliert gezeigt ist, umfasst der polaritätsunabhängige Schaltkreis 352 ein UND-Gatter 356 mit zwei Eingangsanschlüssen 358 und 360 zum Empfangen des A_OUTPUT- und des B_OUTPUT-Signals und hat einen Ausgangsanschluss 362 zum Erzeugen eines C_OUTPUT-Signals. Anders als bei den bekannten Datenverbindungsmodulen sind die Polaritäten der Eingangssignale am UND-Gatter 356 der Erfindung nicht darauf beschränkt, die gleichen Polaritäten wie die A_OUTPUT- und B_OUTPUT-Signale zu haben. Die Polarität jedes Eingangs am UND-Gatter 356 kann individuell und wahlweise durch die Polarität der A_OUTPUT- und B_OUTPUT-Signale verändert wer den. Die Polaritäts-Auswahlinformation aus einer der EE-Zellen 364 und das A_OUTPUT-Signal werden einem Exklusiv-ODER-Gatter 366 zugeführt. Der Ausgang 368 des Exklusiv-ODER-Gatters erzeugt das A_OUTPUT-Signal, jedoch mit einer Polarität, die wahlweise von seiner Eingangspolarität verschieden ist. In ähnlicher Weise wird das B_OUTPUT-Signal und eine zweite EE-Zelle 370 einem weiteren Exklusiv-ODER-Gatter 372 zugeführt. Die Polarität des Ausgangs des UND-Gatters 356 wird wahlweise durch eine dritte EE-Zelle 374 und ein Exklusiv-ODER-Gatter 375 gesteuert, so dass das C_OUTPUT-Signal irgendeine Logikkombinationsfunktion des A_OUTPUT-Signals und des B_OUTPUT-Signals sein kann.
  • Eingangs-Synchronisiereinrichtung
  • In Bezug auf 2A hat der integrierte Schaltkreis 80 Eingangsdaten-Steuerschaltkreise 182 und 184, um nachfolgende Teile des integrierten Schaltkreises bei Veränderungen der Kanal-A- und Kanal-B-Eingangssignale zu isolieren, die während eines Zeitschlitzes 65, der einem Datenverbindungsmodul 32 zugeordnet ist, auftreten. Der Kanal-A-Eingangsdaten-Steuerschaltkreis 182 ist im Wesentlichen identisch mit dem Kanal-B-Eingangsdaten-Steuerschaltkreis 184, so dass im Folgenden lediglich der Kanal-A-Eingangsdaten-Steuerschaltkreis detailliert beschrieben wird. Der Kanal-A-Eingangsdaten-Steuerschaltkreis 182 hat als Einganssignale ein COIN_A-Signal, ein IINPUT A-Signal, ein INPUT_WINDOW-Signal und ein IN-PUT_INHIBIT-Signal und als Ausgangssignal ein INPUT_DATA A-Signal. Wie in 5 detaillierter gezeigt ist, hat der Eingangsdaten-Steuerschaltkreis 182 ein Daten-Flipflop 400 und ein Drei-Eingangs-UND-Gatter 402. Das IINPUT_A-Signal wird dem D-Eingang 404 des Daten-Flipflops 400 zugeführt, das durch das COIN_A-Signal nur am Anfang des Zeitschlitzes 65, der dem Datenverbindungsmodul 32 zugeordnet ist, freigegeben wird. Das COIN_A-Signal hat normalerweise den niedrigeren Pegel und hat nur während der Adresse, die dem Datenverbindungsmodul 32 zugeordnet ist, den höheren Pegel. Das Daten-Flipflop 400 ist flankengesteuert. Bei ansteigender Flanke des COIN_A-Signals wird der Zustand des IINPUT_A-Signals auf einen Q-Ausgang 406 des Flipflops 400 für die Dauer des Zeitschlitzes 65 des Datenverbin dungsmoduls 32 gesperrt. Der Q-Ausgang 406 wird dem Drei-Eingangs-UND-Gatter 402 zusammen mit dem COIN A-Signal und dem INPUT_WINDOW-Signal zugeführt. Im Modus Eins ist das INPUT_WINDOW-Signal kontinuierlich niedrig und durch den Inverter 408 an einem der Eingänge 410 des UND-Gatters 402 kann das UND-Gatter durch das IINPUT_WINDOW-Signal freigegeben werden. Während des Zeitschlitzes 65 des Datenverbindungsmoduls 32 ist das COIN_A-Signal hoch und das UND-Gatter 402 wird durch das COIN_A-Signal während des Zeitschlitzes des Moduls freigegeben. Folglich erscheint im Modus Eins das IINPUT_A-Signal am Ausgangsanschluss 412 des UND-Gatters 402 nur während des Zeitschlitzes 65 des Datenverbindungsmoduls 32. In Bezug auf das Zeitdiagramm in den 17C und 17D ist im Modus Zwei jeder Zeitschlitz 67 doppelt solange wie jeder Zeitschlitz 65 im Modus Eins, wobei jedoch nur die erste Hälfte jedes „Modus Zwei"-Zeitschlitzes 67 zum Anlegen von Eingangssignalen an den Datenbus 46 vorgesehen ist. Im Modus Zwei wird das INPUT_WINDOW-Signal mit der halben Frequenz des Mastertaktsignals 85 betrieben. Im Modus Zwei ist das INPUT_WINDOW-Signal während der ersten Hälfte des Zeitschlitzes 67 niedrig und während der zweiten Hälfte des Zeitschlitzes hoch. In Bezug wieder auf 5 kann durch den Inverter 408 am Eingang 410 des UND-Gatters 402 das UND-Gatter nur während der ersten Hälfte des Zeitschlitzes 67 des Datenverbindungsmoduls 32 freigegeben werden. Folglich ist im Modus Zwei das IINPUT_A-Signal am Ausgang 412 des UND-Gatters 402 nur während der ersten Hälfte des Zeitschlitzes 67 des Datenverbindungsmoduls 32 vorhanden. Der Ausgang 412 des UND-Gatters 402 bildet den Ausgangsanschluss 414 des Eingangsdaten-Steuerschaltkreises 182, an dem das Signal INPUT DATA A erzeugt wird. Das INPUT_DATA_A-Signal wird dem Datenbus-Steuerschaltkreis 420 zugeführt.
  • Modusauswahlanzeige
  • In Bezug auf 15 hat der integrierte Schaltkreis, um den Betrieb anderer Komponenten am Datenverbindungsmodul 32, wie z. B. der Schieberegister 588 und 590, mit dem Betrieb des integrierten Schaltkreises 80 zu synchronisieren und um die an deren Komponenten am Modul über den Betriebsmodus zu informieren, einen einzelnen Anschluss 110 zum wechselweise Übertragen eines SYNC-Signals 196 und eines MODUS-Signals 488. Wie in dem Blockdiagramm in 2B gezeigt, wird das kombinierte MODUS/SYNC-Signal 456 von einem MODUS/SYNC-Ausgangsschaltkreis 458 erzeugt. Der MODUS/SYNC-Ausgangsschaltkreis 458 hat vier Eingangsanschlüsse zum Empfangen des MODUS-Signals 488, des SYNC-Signals 196, des OSC-Signals 136 und des POR DLY-Signals 198 als Eingangssignale und einen Ausgangsanschluss 468 zum Erzeugen des kombinierten MODUS/SYNC-Signals als Ausgangssignal 456. Vorteilhafterweise ist das MODUS/SYNC-Signal 456 von den Kanal-A- und Kanal-B-Eingangssignalen und von den Datensignalen 87 auf dem Datenbus 46 abhängig. Am MODUS/SYNC-Ausgangsanschluss 468 wird periodisch immer dann ein SYNC-Ausgangssignal 196 erzeugt, wenn der integrierte Schaltkreis 80 an einer Energieversorgung angeschlossen ist, mit der Ausnahme einer kurzen Zeitdauer unmittelbar nach dem Starten in Folge eines niedrigen POR_DLY-Signals. Selbstverständlich kann am MODUS/SYNC-Ausgangsanschluss 468 keine SYNC-Information anliegen, wenn der integrierte Schaltkreis 80 das Mastertaktsignal 85 verliert, wobei jedoch die Modusinformation bei einem derartigen Ereignis am MO-DUS/SYNC-Ausgangsanschluss 468 erhalten bleibt.
  • Der MODUS/SYNC-Ausgangsschaltkreis 458 ist in 10 detailliert gezeigt. Das niedrige POR_DLY-Signal löscht ein Daten-Flipflop 476. Ein invertiertes SYNC-Signal 196 und ein verzögertes SYNC-Signal 196 werden einem UND-Gatter 474 zugeführt, um einen positiven Kurzzeitimpuls an einem Übergang zu erzeugen, bei dem das SYNC-Signal niedrig wird. Der Kurzzeitimpuls stellt das Daten-Flipflop 476 ein. Ein D-Eingang 478 des Flipflops 476 ist kontinuierlich auf Masse gelegt. Das OSC-Signal 136 wird dem Takteingang 480 des Flipflops 476 zugeführt. Folglich ist der Q-Ausgang 482 des Flipflops 476 normalerweise niedrig, jedoch durch den Kurzzeitimpuls am Anfang jedes Rahmens auf den höheren Pegel voreingestellt. Jedoch bleibt der Q-Ausgang 482 des Flipflops 476 lediglich für einen Zyklus des OSC-Signals 136 hoch und wird dann wieder niedrig. Der Q-Ausgang 482 des Flipflops 476 gelangt zusammen mit dem MODUS-Signal 488 zum Exklusiv-ODER-Gatter 484. Das MODUS-Signal reflektiert den ausgewählten und während des Program mierens im EEPROM 354 gespeicherten Modus. Im Modus Eins ist MODUS = 0 und das Exklusiv-ODER-Gatter 484 invertiert schließlich den Q-Ausgang 482 des Flipflops 476. Im Modus Zwei ist MODUS = 1 und das Exklusiv-ODER-Gatter 484 verändert den Q-Ausgang 482 des Flipflops 476 nicht. Ein Inverter/Puffer 486 invertiert das MODUS/SYNC-Signal 456' unabhängig vom Modus, bevor das MODUS/SYNC-Signal 456 am MODUS/SYNC-Ausgangsanschluss 110 des integrierten Schaltkreises 80 anliegt. Wie im Zeitdiagramm in den 17A und 17B gezeigt, ist im Modus Eins das MODUS/SYNC-Signal 456 kontinuierlich niedrig, mit der Ausnahme, dass es für einen Zyklus des OSC-Signals 136 am Anfang jedes Rahmens 62 hoch wird. Im Modus Zwei ist das MODUS/SYNC-Signal 456 kontinuierlich hoch, mit der Ausnahme, dass es für einen Zyklus des OSC-Signals 136 am Anfang jedes Rahmens 62 niedrig wird.
  • Multiplexrahnienidentifizierer
  • In Bezug auf 21 kann durch das Multiplexen der Rahmen 62 ein nachfolgender Rahmen 62' Daten, die von den durch einen vorhergehenden 62 übertragenen Daten verschieden sind, übertragen. In Bezug auf 2A hat der integrierte Schaltkreis 80 einen Multiplextaktschaltkreis 490 zum Erzeugen eines Multiplextaktsignals 492, das zum Multiplexen der Rahmen 62 benötigt wird. Der integrierte Schaltkreis 80 umfasst auch einen Ausgangsanschluss 108, so das auf das Multiplextaktsignal (MUX_CLK) 492 durch relativ wenige und relativ einfache externe Komponenten am Datenverbindungsmodul 32 zugegriffen werden kann. Durch dieses Merkmal wird ein Nachteil nach dem Stand der Technik beseitigt, bei dem ähnliche Signale von zusätzlichen externen und empfindlichen Komponenten erzeugt werden müssen.
  • In Bezug auf 16 hat ein integrierter Schaltkreis 80 einen Multiplexadressen-Taktausgangsanschluss 108 für die Verwendung durch eine Decodiereinrichtung 494 am Datenverbindungsmodul 32, um wahlweise mehrere Schieberegister 496, 498 und 500 freizugeben. Jedes der mehreren Schieberegister 496, 498 und 500 überträgt Daten vom Datenbus 46 an eine zugeordnete Ausgangsfeldeinrichtung 54, 54', 54" während desselben Zeitschlitzes 65, jedoch in unterschiedlichen Rahmen 62. Durch die Verwendung des MUX_CLK-Signals 492 wird das Zeitmultiplexen der Rahmen 62 ermöglicht. Wenn das Zeitmultiplexen beendet ist, wird jedem Rahmen 62 eine Rahmennummer zugeordnet. Auch die Zeitschlitze 1–4 werden zur Bezifferung jedes Rahmens 62 verwendet. Der Zeitschlitz 0 wird beim Rahmen-Multiplexen nicht verwendet. Das Mastertaktmodul 36, wie in 1 zu sehen ist, versieht jeden Rahmen 62 mit einer Rahmennummer, indem es eine Abfolge von vier Signalen, die die Rahmennummern repräsentieren, während der Zeitschlitze 1–4 jedes Rahmens auf den Datenbus überträgt. Da vier Bits für die Zuordnung der Rahmennummern verwendet werden, können den Rahmen bis zu 16 verschiedene Nummern zugeordnet werden. Durch das Multiplexen von 16 Rahmen können bis zu 3840 Datenbits (16 × 240 Bits pro Rahmen) seriell übertragen werden. Obwohl bei der vorliegenden Ausführungsform vier Zeitschlitze zum Multiplexen von bis zu 15 Rahmen verwendet werden, ist es möglich, bis zu sechzehn Zeitschlitze zum Multiplexen von bis zu 32°768 Rahmen zu verwenden, um bis zu 7 864 320 Datenbits (32°768 × 240 Bits pro Rahmen) zu übertragen.
  • Wie in dem Blockschaltbild in 2A gezeigt, hat der Multiplextaktschaltkreis 490 acht parallele Eingangsanschlüsse 501–508 zum Empfangen von Acht-Bit-Rahmenadressen und Anschlüsse 509, 510 und 511, um jeweils ein SYNC-Signal, ein ICLOCK-Signal und ein OUTPUT_WINDOW-Signal zu empfangen. Der Schaltkreis hat einen Ausgangsanschluss 513 zum Ausgeben eines Multiplextaktsignals (MUX CLK) 492.
  • Wie in 11 detaillierter gezeigt ist, umfasst der Multiplextaktschaltkreis 490 ein NAND-Gatter 514 mit acht Eingängen 501–508, wobei sechs Eingänge mit einem Inverter zum Erfassen eines Rahmens 62, der eine Rahmennummer von 00000101 = 5 hat, versehen sind. Das NAND-Gatter 514 erzeugt ein COUNT_5-Signal, das normalerweise hoch ist, jedoch für einen Mastertaktzyklus 61, nachdem der Rahmen mit der Rahmennummer Fünf erfasst wurde, niedrig ist.
  • Das SYNC-Signal 196 setzt ein RS-Flipflop 512 am Anfang jedes Rahmens 62, das einen hohen Q-Ausgang 515 erzeugt, der wiederum ein Drei-Eingangs-UND-Gatter 516 freigibt. Im Modus Eins ist das OUTPUT_WINDOW-Signal 121 kontinuierlich niedrig und gibt ebenfalls das Drei-Eingangs-UND-Gatter 516 frei. Durch die Kombination des SYNC-Signals 196 und des OUTPUT_WINDOW-Signals 121 kann das ICLOCK-Signal 192 am Ausgangsanschluss 513 des Multiplextaktschaltkreises 490 wiederhergestellt werden, bis der fünfte Rahmen durch den Zähler 114 gezählt wird. Wenn der fünfte Rahmen gezählt wird, wird ein COUNT_5-Signal von dem NAND-Gatter 514 erzeugt und das Flipflop 512 zurückgesetzt. Der Ausgang Q des Flipflops 512 wird zu Null, so dass das Drei-Eingangs-UND-Gatter 516 nachdem der Zähler 114 fünf Rahmen 62 gezählt hat, gesperrt wird. Nach dem fünften Rahmen 62 wird kein MUX_CLK-Signal 492 erzeugt.
  • Im Modus Zwei arbeitet der Multiplextaktschaltkreis 490 in ähnlicher Weise, jedoch mit der Ausnahme, dass das OUTPUT_WINDOW-Signal 121 ein Taktsignal ist, das mit der Hälfte der Frequenz des ICLOCK-Signals 192 und in Phase mit dem IC-LOCK-Signal erzeugt wird. Im Modus Zwei wird durch das Drei-Eingangs-UND-Gatter 516 das ICLOCK-Signal 192 freigegeben, um nur dann am Multiplextaktausgangsanschluss 513 vorhanden zu sein, wenn sowohl das OUTPUT WINDOW-Signal als auch das ICLOCK-Signal negativ sind. Wie in dem Zeitdiagramm in 17C gezeigt, ist das MUX_CLK-Signal 492' im Modus Zwei eine Abfolge von positiven und negativen Impulsen unterschiedlicher Breiten.
  • Wie in 16 gezeigt, wird das MUX_CLK-Signal 492 einem Eingang 518 der Decodiereinrichtung 494 zugeführt. Der Datenbus ist an einen weiteren Eingang 519 der Decodiereinrichtung 494 angeschlossen. Das MUX_CLK-Signal 492 ermöglicht es der Decodiereinrichtung 494, seriell die Rahmennummern vom Datenbus 46 während der Zeitschlitze 1–4 zu empfangen. Der Ausgang der Decodiereinrichtung 494 hat bis zu 16 einzelne Leitungen, um nacheinander eines der Schieberegister 496, 498 und 500 in dem Rahmen 62 freizugeben, der jedem Schieberegister zugeordnet ist.
  • Programmierung
  • Die Logikschaltkreise des integrierten Schaltkreises 80 werden mit einer vorgegebenen internen Gleichspannung, vorzugsweise in etwa 9 Volt, betrieben. Wie in dem Blockschaltbild in 2B gezeigt, hat der integrierte Schaltkreis 80 einen Spannungsregler 520, dem eine Eingangsgleichspannung Vcc von 12 bis 32 Volt zugeführt wird, und der die interne Betriebsgleichspannung V oder Vref von in etwa 9 Volt erzeugt. Der Spannungsregler 520 ist vom bekannten Typ und nicht Gegenstand der Erfindung: Der Signalweiterleitungsschaltkreis des integrierten Schaltkreises 80 wird aktiviert, um Signale durch das Datenverbindungsmodul 32 zu leiten, wenn Vcc sich innerhalb eines von zwei Spannungsbereichen befindet. Vorzugsweise sind die beiden Spannungsbereiche in etwa 12–15 Volt und in etwa 18–32 Volt. Die Eingangsgleichspannung Vcc und die Referenzspannung Vref werden einem Modulprogrammierer 232 zugeführt, der im Blockschaltbild in 2B gezeigt ist. Die anderen Eingangssignale, die dem Modulprogrammierer zugeführt werden, sind das POR-Signal, das I-DATA-Signal, das ICLOCK-Signal, das LONG RST-Signal, das ÷2ICLOCK-Signal und die Eingangssignale des EEPROMs 354. Die Ausgangssignale vom Modulprogrammierer sind ein Programmspannungs-Freigabesignal (PVE), ein Programm/Verifizierungs-Modussignal (P/V_MODE), ein Programm/Verifizierungs-Datensignal (P/V_DATA) und Ausgangssignale zum EEPROM 354.
  • Der Modulprogrammierer 232 ist in 12 detailliert gezeigt. Der Modulprogrammierer hat eine Programmfreigabe umfassend einen Spannungsteiler 530 mit drei Widerständen zum Erzeugen von zwei Spannungen zwischen Vcc und Masse. Eine der beiden dazwischenliegenden Spannungen wird einem positiven Eingang 531 eines Spannungskomparators 532 zugeführt, an dessen anderen Eingang Vref anliegt. Die andere der beiden Zwischenspannungen wird einem negativen Eingang 533 eines weiteren Spannungskomparators 534 zugeführt, an dessen anderen Eingang Vref anliegt. Beträgt Vcc in etwa zwischen 15,5–17,5 Volt, sind die Ausgänge der beiden Spannungskomparatoren 532 und 534 hoch und ein hohes PVE-Signal wird am Ausgang eines UND-Gatters 536 erzeugt. Der Modulprogrammierer umfasst auch vier Flipflops 538, 540, 542 und 544, einen 4-Bit-Zähler 546, einen 5-Bit-Zähler 548, einen Seriell-Parallel-Wandler 550, einen Parallel-Seriell-Wandler 552, ein Statusgerät 553 und wenigstens elf Logikgatter 554–565, die im Folgenden näher beschrieben werden. Der 4-Bit-Zähler 546 wird durch ein niedriges LONG RST-Signal freigegeben (welches angibt, dass keine Taktsignale übertragen werden) und zählt 15 Übertragungen der Datenleitung während Vcc zwischen 15,5 und 17,5 Volt ist. Der 4-Bit-Zähler 546 wird durch eine Übertragung des Taktsignals, das durch ein Verzögerungselement 566 und ein Exklusiv-ODER-Gatter 555 erfasst wurde, gelöscht. Der 4-Bit-Ausgang des Zählers 546 ist über ein UND-Gatter 556 verknüpft, um ein Flipflop 538 zu setzen. Das Flipflop 538 befindet sich normalerweise in einem zurückgesetzten Zustand, es sei denn, dass der integrierte Schaltkreis 80 programmiert oder die Programmierung verifiziert werden soll, wobei in diesem Fall das Flipflop durch den Ausgang des 4-Bit-Zählers 546 gesetzt wird. Das normalerweise hohe LONG_RST-Signal wird einem Verzögerungselement 570 und einem Gatter 557 zugeführt, dessen Ausgang vorübergehend bei jedem Übergang ins Negative des LONG_RST-Signals niedrig ist, wobei der Ausgang einem Drei-Eingangs-UND-Gatter 558 zugeführt wird. Die anderen Eingänge des Drei-Eingangs-UND-Gatters 558 sind ein PVE-Signal (ein hohes PVE-Signal gibt an, dass der integrierte Schaltkreis 80 zur Programmierung bereit ist) und ein Besetzt-Ende-Signal (EOB). Das LONG RST-Signal muss vor dem Programmieren hoch sein. Jedoch wird durch den vorübergehend niedrigen Pegel am LONG_RST-Eingang das Flipflop 538 zurückgesetzt, so dass eine Programmierung verhindert wird. Wenn die drei Eingänge zum UND-Gatter 558 hoch sind, wird das Rücksetzsignal zum Flipflop 538 entfernt, so dass einer der der Programmierung vorausgehenden Schritte beendet ist. Darüber hinaus ist es erforderlich, fünfzehn Impulse auf der Datenbusleitung 46 zu empfangen, so dass der integrierte Schaltkreis 80 für die Programmierung bereit ist. Auf den Empfang von fünfzehn Impulsen erzeugt der 4-Bit-Zähler 546 ein Ausgangssignal, um das Flipflop 538 zu setzen. Der Q-Ausgang des Flipflops 538 wird als PV_MODUS-Signal bezeichnet. Wie in dem Zeitdiagramm in 18A gezeigt, wechselt das P/V_MODUS-Signal des Flipflops 538 an der Stelle 539 vom niedrigeren Pegel in den höheren Pegel. Ein hohes PV_MODUS-Signal gibt an, dass das Programmieren oder Verifizieren durchge führt wird. Durch einen niedrigen Q-Ausgang des Flipflops 538 wird ein zweites Flipflop 540 gelöscht.
  • Die Programmdaten werden in den integrierten Schaltkreis 80 des Datenverbindungsmoduls 32 unter Verwendung der Taktleitung 44 und des Datenbusses 46 geschoben. Wie in dem Zeitdiagramm in den 18A–18C gezeigt, enthält der Datenstrom ein Programm/Verifizierungs-Bit (P/V) und 32 Datenbits. Das erste Bit ist das P/V-Bit. Das P/V-Bit ist bei der Programmierung niedrig; das P/V-Bit ist bei der Verifizierung hoch. Das Flipflop 540 wird durch das ICLOCK-Signal freigegeben und gesetzt, wenn das erste Programmierbit hoch ist. Die ersten 16 Bits enthalten die Adressen für die Kanäle A und B (jeweils acht Bits). Die nächsten 16 Bits enthalten die Steuerungsfunktionen umfassend die Polarität der Ausgänge A bis C, die Polaritäten der Ausgänge B bis C, die Modusauswahl, Kanal A einmal wiederholen, Kanal A zweimal wiederholen, Kanal B einmal wiederholen, Kanal B zweimal wiederholen und die Eingang-A/B-„hoch"-Auswahl. Die „positiv wahr"-Daten werden zu Beginn des Taktzyklus (die positive Flanke) auf die Datenleitung gegeben und zum integrierten Schaltkreis bei 180° (negative Flanke) des Taktzyklus übertragen. Wenn das P/V-Bit hoch ist, schieben die nächsten 32 Taktzyklen die Programmierdaten auf die Datenleitung. Ein drittes Flipflop 542 erzeugt ein COUNT_OF_ONE-Signal, das den 5-Bit-Zähler 548 freigibt, um bis 32 zu zählen, welches die Anzahl der Programmierbits ist. Das dritte Flipflop 542 gibt auch einen Seriell-Parallel-Wandler 550 frei, der seriell die Daten vom Datenbus während des Programmierens empfängt, d. h., wenn R/W niedrig ist und SH_EN niedrig ist. Die Daten von den EE-Zellen (nicht gezeigt) des EEPROMs 354 werden zu einem Parallel-Seriell-Wandler 552 zurückgeführt, um von dem integrierten Schaltkreis 80 über ein UND-Gatter 559 und ein Ausgangs-ODER-Gatter 560 während des Verifizierens und Programmierens extrahiert zu werden. Wenn der Q-Ausgang des zweiten Flipflops 540 niedrig ist, wird ein UND-Gatter 561 freigegeben und die EE-Zellen werden beschrieben. Wenn der Q-Ausgang des zweiten Flipflops 540 hoch ist, wird das UND-Gatter 559 freigegeben und die EE-Zellen werden gelesen. Der Ausgang des UND-Gatters 559 wird einem ODER-Gatter 560 zugeführt, um Daten an den Daten-Steuerschaltkreis 420, in 14 gezeigt, weiterzuleiten. Ein 5-Bit-Zähler 548 zählt 32 Taktzyklen, so dass das UND-Gatter 565 freigegeben wird, das wiederum das Gatter 561 freigibt. Wenn das UND-Gatter 561 freigegeben ist, wird ein viertes Flipflop 544 für die Verwendung in einem Statusgerät 553 zeitgesteuert. Der Ausgang des vierten Flipflops 544 führt dem Statusgerät 553 ein „Programm bereit"-Signal (PROG_RDY) zu. Wie in dem Zeitdiagramm in 18C gezeigt, wird das PROG_RDY-Signal während des elektrisch löschbaren Programmzyklus 574 hoch. Das Statusgerät 553 steuert das Brennen der EE-Zellen durch einen Programmsteuerungs-Logikschaltkreis 572. Das Statusgerät 553 hat einen Ausgang OBUSY, der das Flipflop 544 über die Gatter 562 und 563 und das Verzögerungselement 568 löscht. Jedes Datenbit wird zu Beginn jedes Taktzyklus auf die Datenleitung 46 gegeben, so dass es von einem Programmierer gelesen werden kann. Diese Daten sind „negativ richtig".
  • Die Programmier-Spannungsversorgung des integrierten Schaltkreises 80 muss 16,5 Vdc +/- 1,0 Vdc sein. Vorzugsweise wird ein (nicht gezeigter) Pufferwiderstand von 300 Ω zwischen dem Bus und dem integrierten Schaltkreis 80 verwendet. Der Spannungsverlust and diesem Widerstand beträgt in etwa 0,4 Vdc. Die Spannungsversorgung kompensiert diesen Verlust.
  • Die Spannungspegel für die beiden Steuerleitungen (Taktleitung 44 und Datenleitung 46) bewegen sich zwischen dem Bus-Massepotential und der internen Betriebsspannung V des integrierten Schaltkreises 80. Diese Spannung beträgt vorzugsweise 9 Volt. Ein (nicht gezeigter) Widerstand von 100 kΩ ist Teil jedes Eingangsfilters 188 und 186 jeweils für die Taktleitungen 44 und die Datenleitung 46. Diese Widerstände werden auch zum Schutz des Eingangs des integrierten Schaltkreises 80 verwendet. Somit ist ein Eingangssignal von mehreren hundert Volt möglich, ohne den integrierten Schaltkreis 80 zu beschädigen oder eine Betriebsstörung herbeizuführen. Damit der Programmier-Taktgeber und die Datensignale mit dem Datenverbindungsmodul nach dem Stand der Technik, der in dem zuvor genannten Patent von Riley beschrieben wurde, kompatibel ist, wird ein Signal von 12 Volt verwendet. Während des Programmierens beträgt die Taktfrequenz zwischen 25 kHz und 30 kHz. Die Taktfrequenz wird zur Zeitsteuerung betreffend das Beschreiben des EEPROMs 354 verwendet.
  • Wie in dem Zeitdiagramm für den Programmzyklus in 18C gezeigt, benötigt, nachdem die Daten in den integrierten Schaltkreis 80 geschoben wurden, der elektrisch löschbare Programmzyklus 574 zwei Zyklen von jeweils 200 ms. Der erste Zyklus ist ein Löschzyklus und der zweite Zyklus die Programmierung des EEPROMs 354. Der Ausgang des Vier-Eingangs-UND-Gatters 564 wird dem Freigabetakteingang des Seriell-Parallel-Wandlers 550 zugeführt. Die Programmierdauer für jeden integrierten Schaltkreis 80 beträgt in etwa 500 ms.
  • Das Verfahren zur Programmierung des Datenverbindungsmoduls über die Datenbusleitung 46 und die Mastertaktleitung 44 umfasst den Schritt Eins des Abführens der Energie vom Datenverbindungsmodul 32, den Schritt Zwei des Anlegens einer Gleichspannung von 15,5 bis 17,5 Volt an den Vcc-Anschluss des Datenverbindungsmoduls 32, den Schritt Drei des Wartens für eine bestimmte Zeitdauer auf die Energie des Rücksetzschaltkreises 190, um ein niedriges POR-Signal zu erzeugen, den Schritt Vier des Haltens des CLOCK-Signals auf dem höheren Pegel für eine vorgegebene Zeitdauer, wie bei 70 in 18A zu sehen ist, vorzugsweise für wenigstens 5 Mikrosekunden, und anschließend, während das CLOCK-Signal auf dem höheren Pegel gehalten wird, des gleichzeitig fünfzehn mal Wechseln zwischen dem höheren Pegel und dem niedrigeren Pegel, den Schritt Fünf des Zuführens des Mastertaktsignals 85 dem Mastertaktanschluss 84 des Datenverbindungsmoduls 32 und des Wartens für eine bestimmte Anzahl von Zyklen des OSC-Signals, um bei LONG RESET den höheren Pegel anzunehmen, den Schritt Sechs des Sendens eines logischen hohen P/V-Bits 578, wie in 18B gezeigt, über die Datenleitung 46, den Schritt Sieben des Sendens von 32 Bits von Programmdaten über die Datenleitung 46, den Schritt Acht des Wartens für eine bestimmte Zeit auf das Statusgerät 553 und den Programmiersteuer-Logikschaltkreis 572 zum „Brennen" der programmierten Bits in den jeweiligen Zellen des EEPROMs 354. Die Details des Statusgeräts 553 und des Programmsteuer-Logikschaltkreises 572 sind nach dem Stand der Technik bekannt und nicht Bestandteil der Erfindung. Den Schritt Neun des Zuführens eines Gleichstroms am Vcc-Anschluss bei einer Spannung oberhalb 17,5 Volt oder unterhalb 15,5 Volt. Den Schritt Zehn des Betreibens des Datenverbindungs moduls 32 gemäß der Programmierung. Zwischen Schritt Sechs und Schritt Sieben hat der Programmierer des Modulprogramms 232 in vorteilhafter Weise die Möglichkeit, für eine unbestimmte Zeitdauer zu pausieren, um die eigentliche Programmierung vorzubereiten. Diese Zeitdauer ist in dem Zeitdiagramm gezeigt, wie in den 18A und 18B als Intervall 576 dargestellt. Die eigentliche Programmierung wird vorzugsweise mittels einer Handprogrammiereinrichtung durchgeführt, deren Details bekannt sind und nicht Bestandteil der Erfindung sind. Durch die zuvor genannten Schritte wird sichergestellt, dass das Datenverbindungsmodul nicht unbeabsichtigt durch Störungen auf der Datenleitung 46 programmiert wird.
  • Wie in dem Zeitdiagramm in den 18D–18F gezeigt ist, ist das Verfahren des Verifizierens der Programmierung des Datenverbindungsmoduls ähnlich dem Verfahren des Programmierens, jedoch mit Ausnahme des Schritts Sechs des Sendens eines logisch niedrigen P/V-Bits 596, wie in 18E gezeigt, über die Datenleitung 46, und des Schritts Sieben des Empfangs von 32 Bits des Programms über die Datenleitung 46 über die P/V_DATA-Leitung und den DATA_DRIVE-Ausgang.
  • Eingabe-/Ausgabe-Worterweiterungseinrichtung
  • Anders als bei bekannten Datenverbindungsmodulen überträgt das Datenverbindungsmodul 32 wahlweise entweder einzelne Datenbits oder Mehrbit-Datenwörter, vorzugsweise 8-Bit- bis 16-Bit-Datenwörter, von einer Eingabeeinrichtung 50 auf den Datenbus 56 oder vom Datenbus an die Ausgabeeinrichtung 54. Wie in 15 gezeigt, hat das Datenverbindungsmodul 32 einen integrierten Schaltkreis 80 und vorzugsweise zwei Schieberegister 588 und 590. Das Schieberegister 588 ist vorzugsweise ein 16-Bit-Parallel-Seriell-Schieberegister zum parallelen Datenempfang von einer 16-Bit-Eingabefeldeinrichtung 580 und zum seriellen Übertragen dieser Daten auf den Datenbus 46. Das Schieberegister 590 ist vorzugsweise ein 16-Bit-Seriell-Parallel-Schieberegister zum parallelen Übertragen von Daten an eine 16-Bit-Ausgabefeldeinrichtung 582. Das in 15 gezeigte Datenverbindungsmodul 32 wird entweder als ein Eingabemodul, als ein Ausgabemodul oder, wenn es im Modus Zwei betrieben wird, gleichzeitig sowohl als Eingabe- als auch als Ausgabemodul verwendet.
  • Anders als bei integrierten Schaltkreisen von Datenverbindungsmodulen nach dem Stand der Technik umfasst das Datenverbindungsmodul 32 einen Einschiebetakt-Anschluss 104, an dem das wiederhergestellte Mastertaktsignal 85 während einer Zeitdauer 453, wie in den 17A-17D gezeigt, zwischen einem Adresse-A-Zeitschlitz 422 und einem Adresse-B-Zeitschlitz 424 anliegt. Darüber hinaus hat der integrierte Schaltkreis 80 einen Ausschiebetakt-Anschluss 106, an dem im Falle des Modus Eins ein invertiertes Mastertaktsignal 85 während des Zeitintervalls 453 zwischen dem Adresse-A-Zeitschlitz 422 und dem Adresse-B-Zeitschlitz 424 anliegt. Ein Worterweiterungs-Schaltkreis 430, in 2A zu sehen, erzeugt ein SHIFT_CLK_IN-Signal und ein SHIFT_CLK_OUT-Signal jeweils an den Ausgangsanschlüssen 104 und 106 des integrierten Schaltkreises 80.
  • Der Worterweiterungs-Schaltkreis 430, der in 13 detailliert gezeigt ist, hat sechs Eingangsanschlüsse 431-436 und zwei Ausgangsanschlüsse 437 und 438. Ein Modus-Steuerschaltkreis 440 erzeugt ein MODE_CLK-Signal, das dem ICLOCK-Signal entspricht, wenn die EE-Zelle 441 niedrig ist, und entspricht einem ÷2ICLOCK-Signal, wenn die EE-Zelle 441 hoch ist. Der Worterweiterungs-Schaltkreis 430 umfasst ein Daten-Flipflop 450, das durch ein SYNC-Signal zu Beginn jedes Rahmens 62 gelöscht wird. Das Flipflop 450 hat normalerweise einen niedrigen Ausgang 451 infolge des auf Masse gelegten Eingangs 452. Das COIN_A-Signal setzt das Flipflop und erzeugt am Ausgang 451 den höheren Pegel. Der Ausgang 451 bleibt hoch, bis das COIN_B-Signal auftritt.
  • Der Ausgang 451 des Flipflops 450 wird einem UND-Gatter 455 zusammen mit dem MODE_CLK-Signal zugeführt. Der Ausgang 444 des UND-Gatters 455 erzeugt das SHIFT_CLK_OUT-Signal und ist eine Reproduktion des ÷2ICLOCK-Signals während des Betriebs im Modus Zwei.
  • Der Worterweiterungs-Schaltkreis 430 hat auch ein UND-Gatter 460 mit drei Eingängen 445–447. Ein OUTPUT_WINDOW-Signal 121 wird dem Eingang 447 des UND-Gatters 460 zugeführt. Das OUTPUT_WINDOW-Signal wird vom Fenstersteuerschaltkreis 120, der in dem Blockschaltbild in 2A gezeigt ist, erzeugt. 13 zeigt darüber hinaus detailliert einen Teil des Fenstersteuerschaltkreises 120, der das OUTPUT_WINDOW-Signal erzeugt. Das OUTPUT_WINDOW-Signal ist beim Betrieb im Modus Eins immer niedrig, so dass das UND-Gatter 460 kontinuierlich freigegeben wird. Während des Betriebs im Modus Zwei ist das OUTPUT_WINDOW-Signal nur während der zweiten Hälfte des ÷2ICLOCK-Zyklus niedrig, so dass das UND-Gatter 460 nur während der zweiten Hälfte des ÷2ICLOCK-Zyklus freigegeben wird. Das ICLOCK-Signal wird dem Eingang 458 des UND-Gatters 460 zugeführt, so dass das UND-Gatter nur während der zweiten Hälfte jedes ICLOCK-Zyklus freigegeben wird. Folglich ist im Modus Zwei der Ausgang 461 des UND-Gatters 460 eine Abfolge von positiven und negativen Impulsen unterschiedlicher Breiten, die am Zeitschlitz A 422' beginnen und am Zeitschlitz B 424' enden. Der Ausgang 461 des UND-Gatters 460 erzeugt das SHIFT_CLK_IN-Signal. Das SHIFT_CLK_IN-Signal, das beim Betrieb im Modus Zwei erzeugt wird, ist in den 17C und 17D gezeigt.
  • In Bezug auf 15 werden die Ausgangssignale einer Steuerungsfeldeinrichtung 580 den Eingangsanschlüssen eines synchronen Parallel-Seriell-Schieberegisters 588 zugeführt. Der MODE/SYNC-Ausgangsanschluss 110 des integrierten Schaltkreises 80 ist an den „high/load"-(SH/LD)-Schiebeanschluss 584 des Parallel-Seriell-Schieberegisters 588 angeschlossen. Der SYNC-Impuls 196 am MODE/SYNC-Ausgangsanschluss 110 steuert den Ladevorgang des Schieberegisters 588. Ein Anschluss 106 des Schiebetaktausgangs (SCO) des integrierten Schaltkreises 80 ist an den Taktanschluss 585 des Parallel-Seriell-Schieberegisters 588 angeschlossen. Der DATA OUT-Anschluss 586 des Parallel-Seriell-Schieberegisters 588 ist an den Datenbus 46 über ein ODER-Gatter 598 und einen FET 600 angeschlossen. Die Daten im Parallel-Seriell-Schieberegister 588 werden auf den Datenbus 46 bei der ansteigenden Flanke jedes SCO-Impulses übertragen. Die abfallende Flanke jedes SCO-Impulses erscheint zu Beginn jedes Zeitschlitzes 65.
  • Der Datenbus 46 ist an den DATA_IN-Anschluss 592 des synchronen Seriell-Parallel-Schieberegisters 590 angeschlossen. Das synchrone Seriell-Parallel-Schieberegister 590 wird durch das Einschiebetaktsignal (SCI) getaktet, das bei 594 zum Kopieren von Daten vom Datenbus 46 bei abfallender Flanke jedes SCI-Impulses zugeführt wird. Die absteigende Flanke jedes SCI-Impulses tritt nach der Hälfte eines Mastertaktzyklus 85 nach dem Auftreten der abfallenden Flanke jedes SCO-Impulses auf. Die Ausgangssignale des Seriell-Parallel-Schieberegisters 590 werden den Eingangsanschlüssen einer Feldeinrichtung 582, die vom Datenverbindungsmodul 32 gesteuert wird, zugeführt.
  • Im Modus Zwei werden Daten vom Parallel-Seriell-Schieberegister 588 während der ersten Hälfte des Mastertaktzyklus 85 auf den Datenbus 46 kopiert und Daten vom Datenbus in das Seriell-Parallel-Schieberegister 590 während der zweiten Hälfte des Taktzyklus kopiert. Wie in dem Zeitdiagramm in den 17C und 17D gezeigt, ist im Modus Zwei das SCO-Signal ein invertiertes Mastertaktsignal 85 und das SCI-Signal eine Pulsabfolge von positiven und negativen Impulsen unterschiedlicher Breiten. Die unterschiedlich breiten Impulse werden infolge des OUTPUT_WINDOW-Signals dem SCI-UND-Gatter 460 zugeführt, wie in 13 gezeigt. Der Zweck der unterschiedlichen Breiten der SCI-Impulse besteht darin, zu gewährleisten, dass die abfallende Flanke jedes SCI-Impulses innerhalb der zweiten Hälfte des Modus-Zwei-Zeitschlitzes 67 auftritt.
  • Hochspannungs-Schutzschaltkreis
  • Anders als bei bekannten Datenverbindungsmodulen werden durch den integrierten Schaltkreis 80 des Datenverbindungsmoduls jeweils die Kanal-A- und Kanal-B-Eingangssignale vom Datenbus 46 isoliert. Anders als beim Stand der Technik steuern die den Eingangsanschlüssen 94 und 96 des integrierten Schaltkreises 80 zugeführten Signale nicht die Busspannung durch das Steuern eines internen Transistors. Stattdessen umfasst der integrierte Schaltkreis 80 einen Datensteuerungs-Ausgangsanschluss 112 zum Anschließen an einen externen Transistors 600, wie in
  • 1 gezeigt, um den Bus auf den niedrigen Spannungspegel zu bringen. Wie in dem Blockschaltbild in 2A gezeigt, erzeugt der Datensteuerschaltkreis 420 ein DATA_DRIVE-Signal. Wie in 14 gezeigt, umfasst das Datenverbindungsmodul 32 einen integrierten Schaltkreis 80 und einen Transistor 600, der außerhalb des integrierten Schaltkreises vorgesehen ist. Ein Widerstand 602, vorzugsweise 100 kΩ, ist am Datenbus-Eingangsanschluss 86 vorgesehen, um den Strom in den integrierten Schaltkreis 80 zu begrenzen. Der Datensteuerschaltkreis 420 besteht aus einem Drei-Eingangs-ODER-Gatter 604 mit einem Eingang P/V DATA, einem Eingang IN-PUT DATA A und einem Eingang INPUT DATA B. Das Signal am Ausgangsanschluss 606 des ODER-Gatters 604 wird durch einen Widerstand 608 geleitet und steht außerhalb des integrierten Schaltkreises 80 als DATA DRIVE-Signal 610 an einem Datensteueranschluss 112 zur Verfügung. Das DATA DRIVE-Signal 610 steuert den externen Transistor 600. In 14 ist ein Feldeffekttransistor 600 (FET) gezeigt; jedoch kann alternativ ein Bipolartransistor verwendet werden. Der Datenbus-Steuerausgang 610 ist an den Gate-Anschluss 612 des FET-Transistors 600 angeschlossen. Der Source-Anschluss 614 des FET-Transistors 600 ist über einen Widerstand 616, vorzugsweise einen Widerstand über 10 Ω, an den Datenbus 46 angeschlossen. Der Drain-Anschluss 618 des FET-Transistors 600 ist an Masse 48 gelegt. Der Transistor 600 wird nicht als Verstärker, sondern als Schalter verwendet.
  • Während des Zeitschlitzes 422, der dem Kanal A zugeordnet ist, ist das IN-PUT DATA A-Signal hoch. Das hohe INPUT DATA A-Signal versetzt das Datenbus-Steuersignal in den hohen Zustand, wodurch der FET-Transistor 600 leitend wird. Wenn der FET-Transistor 600 leitend ist, wird die Datenbusspannung von in etwa 9,0 Volt, das einem logischen „low" oder einer logischen Null entspricht, auf in etwa 0,7 Volt, was einem logischen „high" oder einer logischen Eins entspricht, reduziert. In ähnlicher Weise wird durch ein hohes INPUT DATA B-Signal und ein hohes P/V_DATA-Signal der FET-Transistor 600 leitend.
  • Durch den externen Transistor 600 ist der integrierte Schaltkreis 80 des Datenverbindungsmoduls 32 in vorteilhafter Weise für höhere Datenbusspannungen und Datenbusströme als der interne Transistor des integrierten Schaltkreises nach dem Stand der Technik, ohne einen Zusammenbruch, ausgelegt. Darüber hinaus wird der externe Transistor 600, wenn er einer sehr hohen Busspannung ausgesetzt wird, zerstört und zu einer Niedrigimpedanz-Quelle und schützt den relativ teueren integrierten Schaltkreis 80 vor Zerstörung. Der externe Transistor 600 wird in vorteilhafter Weise zerstört, wenn die Busspannung in etwa 60 Volt erreicht, so dass der integrierte Schaltkreis 80, der mindestens 60 Volt auf dem Bus 46 standhalten kann, geschützt wird. Der externe Transistor 600 kann in einfacher Weise und kostengünstig im Falle einer Beschädigung ersetzt werden. Dagegen ist es relativ teuer und schwieriger, den integrierten Schaltkreis 80 auszutauschen.
  • Datenbusintegritätsprüfer
  • In Bezug auf die 15 und 16 hat das Datenverbindungsmodul 32 einen Datenbusintegritätsprüfer 630 zum Feststellen der Integrität des Datenbusses 46. Wenn der Integritätsprüfer 630 das Vorhandensein eines Fehlers feststellt, verhindert der Prüfer 630 den integrierten Schaltkreis 80 des Datenverbindungsmoduls 32, Datensignale 87 und Taktsignale 85 jeweils vom Datenbus 46 und vom Taktbus 44 zu empfangen. Der Prüfer 630 spricht auf drei Arten von Fehlern an: auf einen Erdungsfehler, auf einen Fehler der Betriebsspannung einschließlich eines Fehlers betreffend irgendeiner Spannung zwischen der Betriebsspannung und Masse, und auf einen schwimmenden Fehler oder „offener Bus"-Fehler. Der Prüfer 630 ist an den Modulen 32, die als Ausgabemodule 56 dienen, wie z. B. das in 16 gezeigte Datenverbindungsmodul 32, und an Modulen, die sowohl als Eingabemodule 52 als auch als Ausgabemodule 56, wie z. B. die in 15 gezeigten Datenverbindungsmodule 32, vorgesehen. Alternativ kann der Prüfer 630 jedoch an allen Modulen 32 vorgesehen sein, ist jedoch an Eingabemodulen 52 nicht wirksam.
  • Bei der bevorzugten Ausführungsform ist der Prüfer 630 außerhalb des integrierten Schaltkreises 80 vorgesehen und am Datenverbindungsmodul 32 angebracht. In Bezug auf 16 weist der Prüfer 630 drei Eingangsanschlüsse auf: einen Anschluss 632 zum Empfangen von Signalen 87 vom Datenbus 46, einen Anschluss 634 zum Empfangen von Signalen 85 vom Taktbus 44, und einen Anschluss 636 zum Empfangen des MODE/SYNC-Signals 456 vom integrierten Schaltkreis 80. Der Prüfer 630 hat zwei Ausgangsanschlüsse: einen Anschluss 638 zum Anschließen an den Datenanschluss 86 des integrierten Schaltkreises 80, und einen Anschluss 640 zum Anschließen an den Taktanschluss 84 des integrierten Schaltkreises 80.
  • Der Prüfer 630 arbeitet während der SYNC-Periode 58 zwischen jedem Zeitrahmen 62, wie in 21 gezeigt. Die SYNC-Periode 58 wird vom Mastertaktmodul 36 erzeugt, wenn das Mastertaktmodul periodisch das Übertragen von Taktimpulsen auf den Taktgeberbus 44 unterbricht. Ein Datenbus 46 funktioniert korrekt bei einer relativ hohen positiven Spannung (vorzugsweise 9–12 Volt), wenn keine Datensignale 87 auf dem Datenbus vorhanden sind. Der Prüfer 630 arbeitet mit dem Mastertaktmodul 36 zusammen. Das Mastertaktmodul 36 trainiert den Datenbus 46 während jeder SYNC-Periode 58 dadurch, dass er den Datenbus für ein Intervall 648, in 20A gezeigt, in den niedrigeren Zustand versetzt und anschließend den Datenbus in seinen normalen hohen positiven Spannungszustand zurückkehren lässt. Wenn das Mastertaktmodul 36 den Datenbus 46 in den niedrigeren Zustand versetzt, simuliert es das Vorhandensein eines Signals 87' auf dem Datenbus, wie in 20A gezeigt. Die Dauer des Intervalls 648 ist unkritisch, jedoch ist das Intervall 648 ausreichend, um alle logischen Elemente zu stabilisieren, jedoch nicht länger als eine halbe SYNC-Periode 58. Der Schaltkreis am Mastertaktmodul 36, das den Datenbus in den niedrigeren Zustand versetzt, ist bereits bekannt und nicht Teil der Erfindung. Beim Betrieb im Modus Zwei führt die (nicht gezeigte) Computerinterfacekarte den Vorgang zum Versetzen des Datenbusses 46 in den niedrigeren Zustand anstelle des Taktgebermoduls 36 aus.
  • Der Datenbusprüfer 630 sucht während der SYNC-Periode 58 zwischen jedem Zeitrahmen 62 nach dem simulierten Signal 87'. Der Prüfer 630 ermöglicht den Normalbetrieb, wenn das simulierte Datenbus-Signal 87' erfasst wird. Jedoch verhindert der Prüfer 630, dass das Datenverbindungsmodul 32, an dem er angebracht ist, die an dieses Modul gerichteten Datensignale 87 zu empfangen, wenn das simulierte Signal 87 nicht erfasst wird. Der Prüfer 630 hat auch eine Anzeigeeinrichtung 642, um den Bediener des Steuerungssystems 30 über den Zustand auf der Datenbusleitung 633, die zu dem Datenverbindungsmodul 32 führt, an dem der Prüfer angebracht ist, zu informieren. In diesem Zusammenhang ist die Datenbusleitung 633, in 1 zu sehen, eine Verzweigung des Datenbusses 46.
  • Der Schaltkreis 631 des Datenbusintegritätsprüfers 630 ist in 19 detailliert gezeigt. Die beiden Eingänge 646 und 647 eines Zwei-Eingangs-NAND-Gatters 644 sind an den Datenbus 46 angeschlossen; jedoch ist ein Verzögerungselement mit einem logischen Inverter 652 zwischen dem Datenbus 46 und einem 647 der beiden Eingänge des NAND-Gatters vorgesehen. Der Ausgangsanschluss 654 des NAND-Gatters 644 ist an den S-Eingangsanschluss 656 eines RS-Flipflops 658 angeschlossen. Wenn die Datenbusspannung vom niedrigeren Pegel in den höheren Pegel übergeht, setzt ein relativ kurzer Impuls am Ausgang des NAND-Gatters 644 das RS-Flipflop 658. In ähnlicher Weise erzeugen ein weiteres NAND-Gatter 660 und eine weitere Verzögerungselement/Inverter-Einrichtung 662 einen weiteren relativ kurzen Impuls bei jedem „niedrig-nach-hoch"-Übergang des Mastertaktsignals 85. Ein Ausgangsanschluss 666 des anderen NAND-Gatters 660 ist an den R-Eingangsanschluss 668 des RS-Flipflops 658 angeschlossen. Das RS-Flipflop 658 wird bei jedem Taktzyklus 61 zurückgesetzt. Es wurde jedoch festgelegt, dass während der SYNC-Periode 58 keine Taktzyklen vorhanden sind. Die beiden NAND-Gatter 644 und 660 und die beiden Verzögerungselemente 650 und 662 sind „schmitt-getriggert", um hysterese-ähnlich zu arbeiten, um die langsame Anstiegszeit des Datensignals 87 und des Taktsignals 85 auszugleichen und um die Störsignale auf dem Datenbus 46 und dem Taktbus 44 zu beseitigen.
  • Ein synchrones Daten-Flipflop 670 ist mit seinem D-Eingangsanschluss 672 an die positive Spannung einer (nicht gezeigten) Energieversorgung angeschlossen, so dass das Flipflop 670 immer dann gesetzt wird, wenn der Taktgeber-Eingangsanschluss 674 zum Flipflop 670 hoch wird. Der Taktgeber-Eingangsanschluss 674 ist flankenempfindlich und reagiert nur auf eine ansteigende Flanke des Signals. Eine Leitung 676 ist zwischen der Verzögerungselement/Inverter-Einrichtung 662 und einem Takteingang 674 des Flipflops 670 angeschlossen. Folglich wird das Flipflop 670 bei jedem „hoch-zu-niedrig"-Übergang des Mastertaktsignals 85 gesetzt. Wenn das Flipflop 670 gesetzt ist, erscheint ein Signal XSYNC 664, wie in den 20A und 20B gezeigt, an einem Q-Ausgangsanschluss 665 des Flipflops 670.
  • Beim Hochfahren wird das Flipflop 670 zunächst asynchron von einem lokalen Einschalt-Rücksetz-Schaltkreis 696, aufweisend eine Diode 678, einen Widerstand 680 und einen Kondensator 682, der an den Einstell-Anschluss (PRE) 683 des Flipflops angeschlossen ist, gesetzt. Der integrierte Schaltkreis 80 erzeugt einen SYNC-Impuls 196 an seinem MODE/SYNC-Anschluss 110 während der SYNC-Periode 58. Ein UND-Gatter 684 erzeugt zusammen mit einer Verzögerungselement/Inverter-Einrichtung 886 einen Rücksetzimpuls 688, in den 20A und 20B gezeigt, am Ausgang 685 des UND-Gatters bei einem „niedrig-nach-hoch"-Übergang des SYNC-Impulses 196. Der Rücksetzimpuls 688 wird einem asynchronen Lösch-Anschluss (CLR) 689 des Flipflops 670 zugeführt. Folglich wird das Signal XSYNC, das am Ausgang Q 674 des Flipflops 670 erzeugt wird, in Reaktion auf den SYNC-Impuls 196 des MODE/SYNC-Anschlusses 110 des integrierten Schaltkreises 80 niedrig. Beim nächsten „niedrig-nach-hoch"-Übergang des Signals am Taktanschluss 674 des Flipflops 670 (das beim „hoch-nach-niedrig"-Übergang des Mastertaktsignals 85 auftritt) wird das Flipflop wieder gesetzt und bleibt bis zum nächsten Zeitrahmen 62 gesetzt.
  • Ein zweites Datenflipflop 690 ist mit seinem D-Eingangsanschluss 692 an den Q-Ausgangsanschluss 694 des RS-Flipflops 658 angeschlossen. Das zweite Datenflipflop 690 ist mit seinem Taktanschluss 696 an den Q-Ausgangsanschluss 674 des Datenflipflops 670 angeschlossen. Der asynchrone Löschanschluss (CLR) 698 des zweiten Daten-Flipflops 690 ist an den lokalen Einschalt-Rücksetz-Schaltkreis 676 angeschlossen. Beim Hochfahren wird das Flipflop 690 zurückgesetzt und an seinem Q-Ausgangsanschluss 702 liegt der niedrigere Pegel. Folglich leuchtet beim Hochfahren eine licht-emittierende Diode (LED) 704, die zwischen dem positiven Spannungspegel der Energieversorgung und dem Q-Anschluss 702 angeschlossen ist. Zusätzlich wird beim Hochfahren ein Q-Ausgangsanschluss 706 hoch, so dass der positive Spannungspegel der Energieversorgung auf der Seite des Flipflops 690 der beiden Dioden 708 und 710 angelegt wird.
  • Das zweite Daten-Flipflop 690 tastet den Zustand des Q-Ausgangsanschlusses 694 des RS-Flipflops 658 am Ende jeder SYNC-Periode 58 ab. Wenn eine ansteigende Flanke auf dem Datenbus 46 durch das erste Daten-Flipflop 670 während der SYNC-Periode 58 erfasst wird, wird der Q-Ausgangsanschluss 702 des zweiten Daten-Flipflops 690 auf dem höheren Pegel gesperrt, wodurch die Dioden 708 und 710 umgekehrt vorgespannt werden und der Normalbetrieb des Datenverbindungsmoduls 32 ermöglicht wird. Die LED 704 bleibt ausgeschalten. Wird jedoch keine ansteigende Flanke erfasst, wird der Q-Ausgangsanschluss 702 des zweiten Daten-Flipflops 690 auf dem niedrigeren Pegel gesperrt. Das Fehlen einer ansteigenden Flanke ist charakteristisch für einen Fehler auf dem Datenbus 46. Durch den niedrigen Q-Ausgang wird die LED 704 in den Leuchtzustand versetzt. Die Diode 708 ist zwischen dem Q-Anschluss 706 des Flipflops 690 und dem Datenbus-Eingangsanschluss 86 des integrierten Schaltkreises 80 angeschlossen. Die Diode 710 ist zwischen dem Q-Anschluss 706 des Flipflops 690 und dem Taktbus-Eingangsanschluss 84 des integrierten Schaltkreises 80 angeschlossen. Wenn auf dem Datenbus 46 eine Störung vorliegt, wird der Q-Anschluss 706 des Flipflops 690 hoch. Ein hoher Q-Ausgangsanschluss 706 versetzt die beiden Dioden 708 und 710 in den leitenden Zustand, wenn die Leitungen des Taktbusses 44 und des Datenbusses 46 versuchen, den niedrigeren Pegel anzunehmen. Wenn die Diode 708 leitend ist, bleibt der Datenbus-Eingangsanschluss 86 des integrierten Schaltkreises 80 auf dem höheren Spannungspegel, der charakteristisch ist für ein Fehlen des Datensignals 87. Es wird folglich unmittelbar verhindert, dass der integrierte Schaltkreis 80 auf Signale 87 auf dem Datenbus 46 anspricht. Anders als beim Stand der Technik liegt beim Erfassen eines Fehlers und Verhindern des Empfangs von Datenbussignalen 87 des Datenverbindungsmoduls 32 keine wesentliche Verzögerung vor. Folglich unterbricht, anders als beim Stand der Technik, das Datenverbindungsmodul 32 unmittelbar das Erzeugen von Steuersignalen zum Steuern einer oder mehren Ausgabeeinheiten, die an das Datenverbindungsmodul 32 angeschlossen sind. Dies ist vorteilhaft, da irgendwelche Signale 87 auf dem Datenbus 46 möglicherweise aufgrund des Fehlerzustands auf dem Datenbus fehlerhaft sind. Wenn die Diode 710 leitend ist, bleibt der Taktbus-Eingangsanschluss 84 des integrierten Schaltkreises 80 auf dem höheren Spannungspegel, so dass lediglich auf dem einen Datenverbindungsmodul 32 das Mastertaktsignal 85 fehlt. Der Taktverlust-Erfassungsschaltkreis 240, der im integrierten Schaltkreise 80 vorgesehen ist, schaltet den integrierten Schaltkreis ab, kurz nachdem der Prüfer 630 beginnt, zu verhindern, dass der integrierte Schaltkreis das Mastertaktsignal 85 empfängt.
  • Obwohl die bevorzugte Ausführungsform der Erfindung detailliert beschrieben wurde, können selbstverständlich eine Reihe von Veränderungen vorgenommen werden, ohne den Schutzumfang der Erfindung, wie in den anhängigen Ansprüchen festgelegt, zu verlassen.

Claims (10)

  1. Datenverbindungsmodul (32) mit einer Einrichtung (122) zum Erzeugen von Ausgangssteuersignalen in Abhängigkeit von Eingangssignalen, die an einem Datenbus-Anschluss (94) im Zeitmultiplexverfahren während eines bestimmten von mehreren Zeitmultiplex-Zeitschlitzen empfangen werden, dadurch gekennzeichnet, dass ein Eingangssignalkonditionierer (180) vorgesehen ist, aufweisend: A. eine Einrichtung (146, 150), um einen Zwischendatenimpuls in Abhängigkeit von einem am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das eine Impulsauslöse-Schwellenspannung übersteigt, zu erzeugen, B. eine Einrichtung (148, 150), um den Zwischendatenimpuls in Abhängigkeit von einem am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das unter eine von der Impulsauslöse-Schwellenspannung verschiedene Impulsbeendigungs-Schwellenspannung abfällt, nicht mehr zu erzeugen, C. einen Zwischenimpuls-Kontinuitätsprüfer (162, 164), um festzustellen, ob der Zwischendatenimpuls bei jedem von mehreren Ereignissen eines Adressen-Zeitschlitzes, der dem Datenverbindungsmodul zugeordnet ist, noch vorhanden ist, und D. eine Einrichtung (172), die auf den Zwischenimpuls-Kontinuitätsprüfer anspricht, um ein konditioniertes Eingangssignal nur zu erzeugen, wenn festgestellt wird, dass der Zwischendatenimpuls während jedes Adressen-Zeitschlitzes noch vorhanden ist.
  2. Datenverbindungsmodul nach Anspruch 1, bei dem die Impulsauslöse-Schwellenspannung in etwa 75% des Betrags einer vorgegebenen Nennspannung eines am Datenbus-Eingangsanschluss empfangenen Eingangssteuersignals beträgt.
  3. Datenverbindungsmodul nach Anspruch 2, bei dem die Impulsbeendigungs-Schwellenspannung in etwa 25% des Betrags einer vorgegebenen Nennspannung der am Datenbus-Eingangsanschluss empfangenen Steuersignale beträgt.
  4. Datenverbindungsmodul nach Anspruch 1, 2 oder 3, umfassend einen Hysteresekurven-Schaltkreis, um eine Hysterese von in etwa 50% zu bilden.
  5. Datenverbindungsmodul nach Anspruch 1, 2, 3 oder 4, bei dem der Impuls-Kontinuitätsprüfer – einen Schieberegister, – einen Taktgeber, der mit einer Frequenz betrieben wird, die größer ist als die Frequenz des Adressenzyklus, der dem Datenverbindungsmodul zugeordnet ist, und – eine Einrichtung zum Schieben des Zwischendatenimpulses in aufeinander folgenden Schritten des Schieberegisters, aufweist.
  6. Verfahren zum Erzeugen eines Ausgangssteuersignals in einem Datenverbindungsmodul (32) in Abhängigkeit von Eingangssignalen, die am Datenbus-Eingangsanschluss (94) empfangen werden, wobei die Ausgangs-Steuersignale im Zeitmultiplexverfahren während eines bestimmten von mehreren Zeitmultiplex-Zeitschlitzen erzeugt werden, gekennzeichnet durch die folgenden Schritte: A. Erzeugen eines Zwischendatenimpulses in Abhängigkeit von einem am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das eine Impulsauslöse-Schwellenspannung übersteigt, B. Beenden des Erzeugens des Zwischendatenimpulses in Abhängigkeit vom am Datenbus-Eingangsanschluss anliegenden Eingangssignal, das unter eine von der Impulsauslöse-Schwellenspannung verschiedene Impulsbeendigungs-Schwellenspannung abfällt, C. Feststellen, ob der Zwischendatenimpuls bei jedem von mehreren Ereignissen eines Adressen-Zeitschlitzes, der dem Datenverbindungsmodul zugeordnet ist, noch vorhanden ist, D. Erzeugen eines konditionierten Eingangssignals nur dann, wenn festgestellt wird, dass der Zwischendatenimpuls während jedes Adressen-Zeitschlitzes noch vorhanden ist, und E. Erzeugen der Ausgangssignale in den Zeitschlitzen entsprechend dem Konditions-Eingangssignals.
  7. Verfahren nach Anspruch 6, bei dem die Impulsauslöse-Schwellenspannung in etwa 75% des Betrags einer vorgegebenen Nennspannung eines am Datenbus-Eingangsanschluss empfangenen Eingangssteuersignals beträgt.
  8. Verfahren nach Anspruch 6, bei dem die Impulsbeendigungs-Schwellenspannung in etwa 25% des Betrags der vorgegebenen Nennspannung der am Datenbus-Eingangsanschluss empfangenen Steuersignale beträgt.
  9. Verfahren nach Anspruch 6, 7 oder 8, aufweisend das Erzeugen einer Hysteresekurve, um eine Hysterese von in etwa 50% zu bilden.
  10. Verfahren nach Anspruch 6, 7, 8 oder 9, bei dem das Feststellen, ob der Zwischendatenimpuls bei jedem von mehreren Ereignissen eines Adressen-Zeitschlitzes, der dem Datenverbindungsmodul zugeordnet ist, noch vorhanden ist, weiterhin umfasst: – das Betreiben eines Taktgebers mit einer Frequenz, die größer ist als die Frequenz des Adressenzyklus, der dem Datenverbindungsmodul zugeordnet ist, und – eine Einrichtung zum Schieben des Zwischendatenimpulses in aufeinander folgenden Schritten eines Schieberegisters.
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Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7421633B2 (en) 2005-03-21 2008-09-02 Texas Instruments Incorporated Controller receiving combined TMS/TDI and suppyling separate TMS and TDI
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
DE19509558A1 (de) * 1995-03-16 1996-09-19 Abb Patent Gmbh Verfahren zur fehlertoleranten Kommunikation unter hohen Echtzeitbedingungen
DE19611944C2 (de) * 1996-03-26 2003-03-27 Daimler Chrysler Ag Integrierter Schaltkreis zur Kopplung eines mikrokontrollierten Steuergerätes an einen Zweidraht-Bus
US5912570A (en) * 1997-01-08 1999-06-15 Nokia Mobile Phones Limited Application specific integrated circuit (ASIC) having improved reset deactivation
JP3258923B2 (ja) * 1997-02-26 2002-02-18 株式会社東芝 半導体集積回路装置
US6246680B1 (en) 1997-06-30 2001-06-12 Sun Microsystems, Inc. Highly integrated multi-layer switch element architecture
US5986352A (en) * 1997-09-30 1999-11-16 Iomega Corporation Smart peripheral back-power prevention
WO1999053627A1 (en) 1998-04-10 1999-10-21 Chrimar Systems, Inc. Doing Business As Cms Technologies System for communicating with electronic equipment on a network
US6178501B1 (en) * 1998-04-28 2001-01-23 Micron Technology. Inc. Method and apparatus for initializing a memory device
US6163166A (en) * 1998-05-27 2000-12-19 Altera Corporation Programmable logic device with selectable schmitt-triggered and threshold-triggered buffers
US6211710B1 (en) * 1998-12-30 2001-04-03 Texas Instruments India Limited Circuit for generating a power-up configuration pulse
US6345072B1 (en) 1999-02-22 2002-02-05 Integrated Telecom Express, Inc. Universal DSL link interface between a DSL digital controller and a DSL codec
US6625128B1 (en) * 1999-06-28 2003-09-23 Legerity, Inc. Method and apparatus for prioritizing packet data transmission and reception
JP2001016234A (ja) * 1999-06-29 2001-01-19 Mitsubishi Electric Corp Ｃａｎコントローラおよびｃａｎコントローラを内蔵したワンチップ・コンピュータ
US6326829B1 (en) * 1999-10-14 2001-12-04 Hewlett-Packard Company Pulse latch with explicit, logic-enabled one-shot
DE19960785A1 (de) * 1999-12-16 2001-06-21 Thomson Brandt Gmbh Eingangsfilterstufe für einen Datenstrom und Verfahren zum Filtern eines Datenstroms
US7333570B2 (en) * 2000-03-14 2008-02-19 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US6316991B1 (en) * 2000-03-29 2001-11-13 Cirrus Logic, Inc. Out-of-calibration circuits and methods and systems using the same
DE10020074C5 (de) * 2000-04-22 2010-04-29 Pilz Gmbh & Co. Kg Modulares Sicherheitsschaltgeräte-System
AU2001266687A1 (en) * 2000-06-02 2001-12-17 Radisys Corporation Voice-over ip communication without echo cancellation
US6791555B1 (en) * 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
US6373376B1 (en) 2000-09-11 2002-04-16 Honeywell International Inc. AC synchronization with miswire detection for a multi-node serial communication system
US6448901B1 (en) * 2000-09-11 2002-09-10 Honeywell International Inc Status indicator for an interface circuit for a multi-node serial communication system
US6351175B1 (en) * 2000-09-13 2002-02-26 Fairchild Semiconductor Corporation Mode select circuit
US6944176B1 (en) * 2000-10-11 2005-09-13 Square D Company Method and apparatus for bit level network data multiplexing
US6694463B2 (en) * 2001-01-16 2004-02-17 Atmel Corporation Input/output continuity test mode circuit
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
FR2832523A1 (fr) * 2001-11-16 2003-05-23 Alstom Procede pour compenser des ecarts de temps de propagation de donnees dans un systeme de commande a architecture distribuee
JP3818216B2 (ja) * 2002-05-17 2006-09-06 ヤマハ株式会社 遅延回路
US7133972B2 (en) * 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7076711B1 (en) 2002-06-10 2006-07-11 Cisco Technology, Inc. Automatic testing of microprocessor bus integrity
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7656893B2 (en) * 2002-08-07 2010-02-02 Broadcom Corporation System and method for implementing auto-configurable default polarity
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
JP2004096601A (ja) * 2002-09-03 2004-03-25 Yazaki Corp 車両用電源重畳多重通信装置
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US7010641B2 (en) * 2003-01-31 2006-03-07 Agilent Technologies, Inc. Integrated circuit routing resource optimization algorithm for random port ordering
KR100556843B1 (ko) * 2003-04-18 2006-03-10 엘지전자 주식회사 이동 통신 단말기의 업/다운 링크 동기화 장치 및 방법
ATE365410T1 (de) * 2003-05-05 2007-07-15 Koninkl Philips Electronics Nv Fehlererkennung und unterdrückung in einem tdma- basierten netzknoten
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) * 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) * 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7136958B2 (en) * 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7788451B2 (en) * 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7447240B2 (en) * 2004-03-29 2008-11-04 Micron Technology, Inc. Method and system for synchronizing communications links in a hub-based memory system
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) * 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7355384B2 (en) * 2004-04-08 2008-04-08 International Business Machines Corporation Apparatus, method, and computer program product for monitoring and controlling a microcomputer using a single existing pin
US7363419B2 (en) * 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) * 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) * 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
JP2006129073A (ja) * 2004-10-28 2006-05-18 Sanyo Electric Co Ltd ヒステリシスコンパレータ及びそれを用いたリセット信号発生回路
FR2878389B1 (fr) * 2004-11-24 2007-06-15 Gen Electric Procede d'acheminement de lignes de commande pour systeme medical
US8533357B2 (en) * 2004-12-03 2013-09-10 Microsoft Corporation Mechanism for binding a structured data protocol to a protocol offering up byte streams
US7483344B2 (en) * 2005-02-14 2009-01-27 Quantum Corporation Compact picker systems and methods for automated storage libraries
US20060248417A1 (en) * 2005-04-28 2006-11-02 International Business Machines Corporation Clock control circuit for test that facilitates an at speed structural test
US8395426B2 (en) * 2005-05-19 2013-03-12 Broadcom Corporation Digital power-on reset controller
DE112005003583B4 (de) * 2005-06-01 2013-11-21 Siemens Aktiengesellschaft Mess- oder Schutzgerät mit unabhängigen Software Modulen
US7567098B2 (en) * 2006-08-31 2009-07-28 Atmel Corporation Multi-threshold reset circuit
JP4871082B2 (ja) * 2006-09-19 2012-02-08 ラピスセミコンダクタ株式会社 同期再生回路
JP4952212B2 (ja) * 2006-11-22 2012-06-13 株式会社デンソー 通信妨害防止装置、通信システムのノード、通信システム、車両用故障診断装置、及び車載装置
JP2008147911A (ja) * 2006-12-08 2008-06-26 Matsushita Electric Ind Co Ltd 信号中継装置およびその関連技術
TWI338842B (en) * 2007-03-23 2011-03-11 Qisda Corp Signal transfer systems and methods
US8031621B2 (en) * 2007-08-07 2011-10-04 Honeywell International Inc. Hybrid time triggered architecture for dual lane control systems
GB2452271A (en) * 2007-08-29 2009-03-04 Wolfson Microelectronics Plc Reducing pin count on an integrated circuit
US7978446B2 (en) * 2008-02-29 2011-07-12 Caterpillar Inc. High voltage ground fault detection system
JP2012502365A (ja) * 2008-09-06 2012-01-26 ロード コーポレーション デジタル処理リンクを有する運動制御システム
US8971241B2 (en) * 2008-09-30 2015-03-03 Qualcolmm Incorporated Techniques for supporting relay operation in wireless communication systems
WO2011031634A1 (en) * 2009-09-09 2011-03-17 Suzo-Happ Group Control system for reel mechanism
US8334712B2 (en) * 2010-03-04 2012-12-18 Microsemi Corp.—Analog Mixed Signal Group Ltd. High speed latch circuit with metastability trap and filter
US8493109B2 (en) 2010-03-31 2013-07-23 Qualcomm Incorporated System and method to control a power on reset signal
US8896288B2 (en) 2011-02-17 2014-11-25 Marvell World Trade Ltd. TRIAC dimmer detection
US8874926B1 (en) * 2012-03-08 2014-10-28 Sandia Corporation Increasing security in inter-chip communication
US9419737B2 (en) 2013-03-15 2016-08-16 Concio Holdings LLC High speed embedded protocol for distributed control systems
JP6111874B2 (ja) * 2013-06-06 2017-04-12 オムロン株式会社 駆動制御装置及び駆動制御システム
US8964875B2 (en) * 2013-06-10 2015-02-24 Mstar Semiconductor, Inc. Adaptive IQ imbalance estimation
US10673565B2 (en) 2014-09-30 2020-06-02 Concio Holdings LLC Confirming data accuracy in a distributed control system
US10326865B2 (en) 2015-03-24 2019-06-18 Concio Holdings LLC Filter or bridge for communications between CAN and CAN-FD protocol modules
US10673477B2 (en) * 2015-10-21 2020-06-02 Tendyron Corporation Communication device, adapter device, communication system
US9673809B1 (en) * 2016-03-24 2017-06-06 Nxp Usa, Inc. Replication of a drive signal across a galvanic isolation barrier
US9666282B1 (en) * 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
JP6717214B2 (ja) * 2017-01-18 2020-07-01 株式会社オートネットワーク技術研究所 通信装置、通信システム及びコンピュータプログラム

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1022305A (en) * 1963-12-18 1966-03-09 Ass Elect Ind Improvements relating to electric signalling systems
US4052567A (en) * 1975-12-24 1977-10-04 D.D.I. Communications, Inc. Multiplexer receiver terminator
US4052566A (en) * 1975-12-24 1977-10-04 D.D.I. Communications, Inc. Multiplexer transmitter terminator
JPS5410813A (en) * 1977-06-27 1979-01-26 Toshiba Corp Tester for electronic controller of automobile
EP0000427A1 (de) * 1977-07-09 1979-01-24 LUCAS INDUSTRIES public limited company Elektrische Einrichtungen für Strassenfahrzeuge
DE2744031A1 (de) * 1977-09-30 1979-04-12 Preh Elektro Feinmechanik Drahtgebundenes fernwirksystem fuer elektrische verbraucher
US4156112A (en) * 1977-12-07 1979-05-22 Control Junctions, Inc. Control system using time division multiplexing
US4245212A (en) * 1978-03-13 1981-01-13 The United States Of America As Represented By The Secretary Of The Navy Serial digital data decoder
DE2910891C2 (de) * 1979-03-16 1980-09-11 Mannesmann Ag, 4000 Duesseldorf Elektronische Steuervorrichtung für eine programmabhängige, Einzelschritte ausführende Maschine
JPS577151A (en) * 1980-06-17 1982-01-14 Nec Corp Monolithic ic circuit
US4370561A (en) * 1980-11-28 1983-01-25 Rca Corporation Vehicle multiplex system
US4431930A (en) * 1981-10-05 1984-02-14 National Semiconductor Corporation Digital time domain noise filter
US4435706A (en) * 1981-11-02 1984-03-06 Allen-Bradley Company Switch network
US4550400A (en) * 1983-07-07 1985-10-29 Motorola, Inc. Remote digital volume control system
US4651316A (en) * 1983-07-11 1987-03-17 At&T Bell Laboratories Data link extension for data communication networks
US4628480A (en) * 1983-10-07 1986-12-09 United Technologies Automotive, Inc. Arrangement for optimized utilization of I/O pins
US4617566A (en) * 1983-12-15 1986-10-14 Teleplex Corporation Addressable-port, daisy chain telemetry system with self-test capability
US4682168A (en) * 1984-01-03 1987-07-21 Amp Incorporated Time-slot addressed, system keyed multiplex device
US4608684A (en) * 1984-03-26 1986-08-26 Itt Corporation Digital switching systems employing multi-channel frame association apparatus
JPS6150358A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体集積回路
FR2571872B1 (fr) * 1984-10-15 1987-02-20 Sagem Dispositif d'alimentation electrique de microprocesseurs
GB8515347D0 (en) * 1985-06-18 1985-07-17 Plessey Co Plc Telecommunications exchanges
FR2586150B1 (fr) * 1985-08-07 1987-10-23 Thomson Csf Mat Tel Dispositif de transmission de paquets dans un reseau temporel asynchrone, et procede de codage des silences
JPS6277653A (ja) * 1985-10-01 1987-04-09 Mitsubishi Electric Corp 誤動作防止回路
EP0227329B1 (de) * 1985-12-06 1992-03-25 Advanced Micro Devices, Inc. Programmierbare logische Vorrichtung
US4774493A (en) * 1986-05-15 1988-09-27 Hewlett-Packard Company Method and apparatus for transferring information into electronic systems
US4841520A (en) * 1986-10-21 1989-06-20 Amp Incorporated Data transmission system with bus failure detection system
US4808994A (en) * 1987-08-27 1989-02-28 Riley Robert E Logic interchange system
US5146560A (en) * 1988-05-31 1992-09-08 Digital Equipment Corporation Apparatus for processing bit streams
JPH02246531A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 送信電力可変形送信機の送信断検出回路
US5159684A (en) * 1989-05-24 1992-10-27 Pitney Bowes Inc. Data communication interface integrated circuit with data-echoing and non-echoing communication modes
GB2233517B (en) * 1989-06-26 1994-04-06 Orbitel Mobile Communications Transmitter power control for radio telephone system
US4930036A (en) * 1989-07-13 1990-05-29 Northern Telecom Limited Electrostatic discharge protection circuit for an integrated circuit
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
US5001374A (en) * 1989-09-08 1991-03-19 Amp Incorporated Digital filter for removing short duration noise
US5043911A (en) * 1989-12-22 1991-08-27 Sundstrand Corporation Multiplexing A/D converter for a generator control unit
US5274778A (en) * 1990-06-01 1993-12-28 National Semiconductor Corporation EPROM register providing a full time static output signal
US5199032A (en) * 1990-09-04 1993-03-30 Motorola, Inc. Microcontroller having an EPROM with a low voltage program inhibit circuit
US5265256A (en) * 1991-07-01 1993-11-23 Motorola, Inc. Data processing system having a programmable mode for selecting operation at one of a plurality of power supply potentials
US5159217A (en) * 1991-07-29 1992-10-27 National Semiconductor Corporation Brownout and power-up reset signal generator
CA2100156C (en) * 1992-07-13 1998-07-28 Ronald W. Monk Method and apparatus for missile interface testing
JP2818523B2 (ja) * 1992-09-24 1998-10-30 日本電気アイシーマイコンシステム株式会社 集積回路装置
JP3303469B2 (ja) * 1993-06-08 2002-07-22 古河電気工業株式会社 多重伝送システム
JP3256920B2 (ja) * 1994-04-13 2002-02-18 古河電気工業株式会社 多重伝送装置
US5577172A (en) * 1994-07-01 1996-11-19 Lasermaster Corporation High-capacity protocol for packet-based networks
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US5617048A (en) * 1994-09-19 1997-04-01 National Semiconductor Corporation Hysteretic power-up circuit

Also Published As

Publication number Publication date
US5691659A (en) 1997-11-25
JPH09509809A (ja) 1997-09-30
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AU3639695A (en) 1996-03-29
EP0728348B1 (de) 2003-06-11
US5815493A (en) 1998-09-29
US5870401A (en) 1999-02-09
CA2176135A1 (en) 1996-03-21
AU687642B2 (en) 1998-02-26
US5726988A (en) 1998-03-10
WO1996008801A3 (en) 1996-07-18
ES2201119T3 (es) 2004-03-16
DE69531040D1 (de) 2003-07-17
US5631854A (en) 1997-05-20
US5764647A (en) 1998-06-09

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