ES2201119T3 - Modulo de enlace de datos para sistemas de control de multiplexacion por division de tiempos. - Google Patents

Modulo de enlace de datos para sistemas de control de multiplexacion por division de tiempos.

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ES2201119T3 ES95933918T ES95933918T ES2201119T3 ES 2201119 T3 ES2201119 T3 ES 2201119T3 ES 95933918 T ES95933918 T ES 95933918T ES 95933918 T ES95933918 T ES 95933918T ES 2201119 T3 ES2201119 T3 ES 2201119T3
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Abstract

UN MODULO DE ENLACE DE DATOS PROGRAMABLE (32) A UTILIZAR EN UN SISTEMA DE CONTROL DE MULTIPLEXION POR DIVISION DEL TIEMPO (30) QUE TIENE UNA PLURALIDAD DE MODULOS INTERCONECTADOS A TRAVES DE UN BUS (40) PARA QUE LAS SEÑALES DE CONTROL PASEN ENTRE LOS MODULOS DE ENLACE DE DATOS A MODO DE MULTIPLEX EN SERIE. CADA MODULO INCLUYE UN CIRCUITO INTEGRADO (80) QUE TIENE UNOS CIRCUITOS DE ACONDICIONAMIENTO DE SEÑALES (180, 186 Y 188) QUE INCLUYEN UN CIRCUITO DE HISTERESIS PROGRAMABLE (126), UN CIRCUITO DE RETARDO QUE SE ACCIONA AL REINICIALIZARLO (190), UN CIRCUITO INHIBIDOR DE ENTRADA DE SEGURIDAD (220), UN CIRCUITO DE DETECCION DE LA PERDIDA DE SINCRONIZACION (240), UN CIRCUITO DE PROTECCION DE SALIDA DE SEGURIDAD (262), UN VERIFICADOR DE DATOS (260), UN SELECTOR DE LA POLARIDAD PARA UN TERCER TERMINAL DE SALIDA (350), UN SINCRONIZADOR DE ENTRADA (182 Y 184), UN TERMINAL DE SALIDA DE MODO/SINC COMBINADO (110), UN TERMINAL DE SALIDA DE RELOJ MULTIPLEX (108), UN CIRCUITO DE PROGRAMACION (232) PARA ACEPTAR LA PROGRAMACION SOBRE EL BUS DE RELOJ (44) Y UN BUS DE DATOS (46), CIRCUITOS AUMENTADORES DE PALABRAS DE ENTRADA/SALIDA (104, 106), UN CIRCUITO DE PROTECCION DE ALTA TENSION (420) QUE INCLUYE UN TRANSISTOR (600) Y UN COMPROBADOR DE LA INTEGRIDAD DEL BUS DE DATOS (630).

Description

Módulo de enlace de datos para sistemas de control de multiplexación por división de tiempos.
Esta invención está relacionada en general con el campo de sistemas de control y, más en particular, con sistemas de control que utilizan módulos de enlace de datos que se comunican en un bus serie de multiplexación por división de tiempos.
Son muy conocidos los sistemas de control que emplean un bus múltiplex en serie para controlar al menos un dispositivo de salida por medio de una pluralidad de dispositivos de entrada. Algunos sistemas de control conocidos utilizan protocolos de software, funcionando bajo la dirección de un ordenador, en los cuales todos los datos de la señal de control son transportados en bytes de múltiples bits o en paquetes de bytes de múltiples bits. Ejemplos de tales sistemas de control con protocolo de software son la red de funcionamiento local LonWorks de Echelon Company en Palo Alto, California, USA; el sistema de automatización doméstico Bus Electrónico del Consumidor (Consumer Electronic Bus o CeBus) de la Electronic Industry Association, la Red de Zonas de Controladores (CAN) de Robert Bosch, GMBH de Stuttgart, Alemania, y el Protocolo de Implantación Mundial de Fábricas del Comité WorldFIP de Research Triangle Park, Carolina del Norte, USA. Los sistemas de control con protocolo de software conocidos requieren de forma desventajosa bytes de múltiples bits, típicamente bytes de 16 bits, para transportar solamente un bit de datos. Aunque los sistemas de control con protocolo de software están diseñados para transportar bytes o palabras de múltiples bits, tienen la desventaja de ser de 10 a 100 veces más lentos que los sistemas con protocolo de hardware, tales como el de la invención, para transportar palabras de múltiples bits. En la mayoría de los sistemas de control con protocolo de software, el protocolo de control está compuesto de una cabecera, el número de palabras de la transmisión, la identificación de la carga, el estado de la carga y la suma de comprobación. En la mayoría de tales sistemas, se necesita un mínimo de seis palabras de 8 bits para activar una carga. En algunos sistemas con protocolo de software, se requiere hasta el triple número de bits.
Los sistemas con protocolo de software tienen sus capacidades de comunicación desventajosamente centralizadas, o concentradas, en un ordenador que utiliza software para hacer funcionar el sistema de control; requieren desventajosamente el ordenador para funcionar y, por tanto, si el ordenador tiene una avería, también la tendrá el sistema de control.
Otros sistemas serie de control múltiplex utilizan simples bits de datos para transportar señales de control y tales sistemas tienen sus capacidades de comunicaciones distribuidas por todo el sistema, normalmente en cada lugar de entrada o salida. La mayoría de estos sistemas distribuidos de un solo bit tienen protocolos de hardware sin ninguna programación. Un ejemplo de este tipo de sistema de control con protocolo de hardware de un solo bit es el Interfaz Accionamiento Sensor (ASI) de ASI Verein eV Geschäftsführung de Odental, Alemania. Se muestran y describen otros ejemplos en las patentes de Estados Unidos núms. 4.052.566 y 4.052.567 publicadas el 4 de Octubre de 1977, de MacKay; en la patente de Estados Unidos 4.156.112 publicada el 22 de Mayo de 1979, de Moreland; en la patente de Estados Unidos núm. 4.435.706 publicada el 6 de Marzo de 1984, de Callan; y en la patente de Estados Unidos núm. 4.682.168 publicada el 21 de Julio de 1987, de Chang y otros.
Los sistemas con protocolo por hardware son conocidos por utilizar un controlador lógico programable (PLC) que es un ordenador programado con lógica escalonada. Tales sistemas requieren, desventajosamente, múltiples tendidos largos de cable que interconectan los dispositivos de entrada y de salida a un terminal. La velocidad de ejecución de un ordenador PLC es a menudo demasiado lenta para proporcionar un funcionamiento en tiempo real.
La mayoría de los sistemas conocidos con protocolo por hardware de un solo bit no son programables; sin embargo, un ejemplo de tal sistema, que es programable por medio de firmware, está descrito en la patente de Estados Unidos núm. 4.808.994 publicada el 28 de Febrero de 1989, de Riley. Los sistemas programables conocidos, tales como el de la patente de Riley antes mencionada, requieren terminales adicionales exclusivos en el módulo para poder aceptar la información de programación.
Los sistemas de control conocidos con protocolo por hardware de un solo bits, tales como el de la patente de Riley antes mencionada, multiplexan tramas de tiempo que son divididas adicionalmente en 256 ventanas de tiempo, representando cada una de las ventanas de tiempo una dirección y estando asociado cada uno de los dispositivos de entrada y de salida con una dirección. Los sistemas con protocolo de hardware de un solo bit antes descritos son relativamente simples en comparación con los sistemas con protocolo por software, y carecen de capacidad para manejar directamente palabras de datos de bits múltiples. El sistema de control de la patente de Riley antes mencionada puede manejar directamente palabras de 2 bits como máximo. Los sistemas de control con protocolo de hardware de un solo bit requieren, desventajosamente, la modificación por medio de complicados circuitos adicionales para transportar palabras de datos de múltiples bits. Sin embargo, los complicados circuitos adicionales restringen desventajosamente los sistemas conocidos modificados de protocolo de hardware de un solo bit a una longitud de palabra fija. En los módulos de enlace de datos de dos canales de la técnica anterior, de la patente de Riley antes mencionada, la dirección de inicio de una palabra de bits múltiples está determinada por la dirección de uno de los canales pero, desventajosamente, la dirección final de la palabra de bits múltiples no puede ser seleccionada. La dirección final está fijada desventajosamente ocho bits después de la dirección inicial si se utiliza un ordenador central, o bien a dieciséis bits después de la dirección inicial si no se utiliza un ordenador central.
Los complicados circuitos adicionales utilizados en los módulos de enlace de datos conocidos, son montados externamente a un circuito integrado principal en el módulo de enlace de datos. En la patente de Riley antes mencionada, los circuitos adicionales generan, durante una parte de la trama de tiempo igual al número de bits de la palabra de bits múltiples, una señal de reloj en fase con una señal de reloj maestra del sistema. Se requiere que los circuitos adicionales sean complicados debido a que al circuito integrado le falta, desventajosamente, un terminal para generar una señal de entrada de reloj de desplazamiento y una señal de salida de reloj de desplazamiento.
Los sistemas conocidos están limitados a 256 dispositivos de entrada mas 256 dispositivos de salida, teniendo cada dispositivo de entrada y de salida una dirección diferente. Cuando se modifican los sistemas de un solo bit con complicados circuitos adicionales para palabras de múltiples bits, tal como palabras de dieciséis bits, solo pueden ser transportadas por el sistema dieciséis palabras como máximo. La multiplexación de tramas permite a los sistemas conocidos transportar más de dieciséis palabras; sin embargo, la multiplexación de tramas requiere circuitos adicionales todavía más complicados. En los sistemas conocidos, es necesario que los circuitos adicionales generen una señal de reloj de multiplexación en fase con una señal de reloj maestra para una parte de la trama. No hay ninguna provisión en los circuitos integrados de los módulos de enlace de datos conocidos para generar una señal de detección del sincronismo. Los módulos de enlace de datos conocidos carecen también de un terminal externo en el circuito integrado del módulo de enlace de datos para generar una señal de reloj de multiplexación. En lugar de eso, se utilizan multivibradores monoestables de tolerancia restringida, propensos a salirse de tolerancia, en los módulos de enlace de datos y cualquier ligero desajuste de los parámetros puede dar como resultado un fallo del sistema. Con los sistemas conocidos, los circuitos externos tienen que realizar la detección del sincronismo utilizando un dispositivo de detección del borde delantero que tenga un discriminador que puede dejar de funcionar adecuadamente a altas frecuencias, y un circuito RC con una constante de tiempo seleccionada para simular el periodo de la trama. Sin embargo, el circuito RC relativamente costoso es, desventajosamente, sensible a la temperatura, no está enclavado en sincronismo, es propenso a fallos a altas frecuencias y es costoso. Los módulos de enlace de datos conocidos carecen también de espacio suficiente. Los complicados circuitos adicionales antes descritos ocupan un espacio sustancial en los módulos de enlace de datos conocidos.
Los circuitos integrados de los módulos de enlace de datos conocidos tienen un transistor interno en el circuito integrado para mantener baja la tensión del bus de datos con el fin de representar una señal de lógica negativa. Las corrientes de los buses de datos conocidos son de alrededor de treinta miliamperios y las tensiones de los bus de datos conocidos son de alrededor de doce voltios. Sin embargo, el transistor interno utilizado para mantener bajo el bus de datos en los circuitos integrados de los módulos de enlace de datos conocidos falla a menudo cuando la corriente y la tensión del bus de datos se hacen ligeramente más altas que lo normal, tal como cincuenta miliamperios y dieciséis voltios.
Los sistemas de control son utilizados en entornos tales como las plantas de fabricación y de montaje y están expuestos al ruido electromagnético, ya sea estático o con picos, impulsos y tensiones transitorias (denominadas aquí colectivamente como "ruido"). Los módulos de enlace de datos conocidos descansan pasivamente en la falta de coincidencia temporal entre el ruido y las señales para evitar la interferencia del ruido. La presencia de ruido puede originar que un dispositivo de salida responda en un momento inapropiado o no responda cuando el dispositivo de salida debiera hacerlo. Se ha averiguado que confiar solamente en que las señales de datos se sincronicen con un borde de un impulso de reloj es insuficiente para eliminar suficientemente el efecto del ruido en un sistema de control.
Los módulos de enlace de datos conocidos tienen un margen de tensión de funcionamiento relativamente estrecho, normalmente de nueve a treinta voltios, y es imposible utilizar módulos de enlace de datos conocidos con los sistemas de doce voltios y los populares sistemas de 24 voltios sin añadir circuitos adicionales externos al circuito integrado para la conversión de tensiones.
Los retardos de propagación y ciertas otras condiciones pueden generar una falsa señal de salida bajo ciertas condiciones durante el arranque que pueden ser preferiblemente evitadas. Los sistemas conocidos responden a cambios de la señal de entrada que ocurren dentro de una ventana de tiempos para generar salidas falsas. Los módulos de enlace de datos conocidos continúan produciendo también una señal de salida incluso después de una pérdida de la señal de reloj maestro, lo cual reduce el grado de control durante tales condiciones.
El módulo de enlace de datos de la técnica anterior de la patente de Riley antes mencionada tiene una tercera salida que es una combinación lógica de las otras dos salidas. La polaridad de las otras dos salidas se puede seleccionar pero, desventajosamente, la polaridad de la tercera salida no puede seleccionarse independientemente de la polaridad de las otras dos salidas y, como resultado, no pueden implantarse fácilmente funciones lógicas sofisticadas.
Los sistemas de control de multiplexación en serie con protocolo por hardware conocidos carecen de circuitos para determinar si el bus de datos está abierto, o carece de continuidad. Tales sistemas de control conocidos comprueban simplemente si el bus de datos está en corto. Además, los módulos de enlace de datos conocidos carecen de circuitos para comprobar selectivamente la continuidad de una línea que conecte un módulo individual con el bus de datos y para desconectar un módulo selectivamente en el caso de que la línea de datos de ese módulo haya fallado. Los sistemas de control conocidos utilizan el módulo del reloj para colocar un impulso de prueba en el bus de datos durante el periodo de sincronismo. Después, los circuitos de los módulos de reloj conocidos determinan si el intento de colocar un impulso de prueba en el bus de datos ha tenido éxito. Si el intento de colocar el impulso de prueba en el bus de datos ha fallado, los sistemas de control conocidos desconectan simplemente el reloj maestro; sin embargo, la simple desconexión del reloj maestro no impide inmediatamente que los módulos de salida continúen generando falsas señales de control a los dispositivos de salida. Además, los sistemas de control conocidos solo comprueban, desventajosamente, la condición del bus de datos en el módulo del reloj. La prueba realizada por el módulo del reloj en los sistemas de control conocidos no determina, ni puede hacerlo, si una línea de datos hacia un módulo de enlace de datos individual está intacta, porque los módulos de enlace de datos conocidos carecen de circuitos adicionales para recibir el impulso de pruebas.
Otros sistemas conocidos en este campo incluyen: el documento GB 1 022 305 (Associated Electrical Industries), el documento US 4 431 930 (Montecelli) y el documento US 5 001 374 (Chang). El documento GB 1 022 305 divulga un sistema multiplexado por división de tiempos con un esquema de sincronización mejorado. El documento US 4 431 930 divulga un filtro digital de ruido en el dominio de tiempos que utiliza un circuito de disparo con histéresis y el documento US 5 001 374 divulga un filtro digital para eliminar el ruido de corta duración y las perturbaciones de la señal. Sin embargo, ninguna de estas divulgaciones aborda y resuelve el problema que se ejemplifica en la presente invención.
Es un objeto de la presente invención proporcionar un módulo de enlace de datos para ser utilizado en un sistema de control de multiplexación por división de tiempos que supera los problemas antes mencionados con relación a asegurarse de que los datos recibidos son válidos.
Se proporciona un módulo de enlace de datos con medios para generar señales de control de salida como respuesta a las señales de entrada recibidas en un terminal de entrada del bus de datos en base a división de tiempos durante una ventana asociada de una pluralidad de ventanas de tiempo multiplexadas por división de tiempos, caracterizado por un acondicionador de la señal de entrada que comprende:
A. Medios para iniciar la generación de un impulso intermedio de datos como respuesta a una señal de entrada presente en el terminal de entrada en el bus de datos que excede de una tensión umbral de iniciación del impulso;
B. Medios para finalizar la generación del impulso intermedio de datos como respuesta a la disminución de la señal de entrada presente en la entrada del bus de datos por debajo de una diferencia de tensión umbral de finalización del impulso con la tensión umbral de iniciación del impulso;
C. Un comprobador intermedio de continuidad del impulso para determinar si el impulso intermedio de datos existe en cada una de las ocurrencias entre una pluralidad de ocurrencia de la ventana de tiempo de dirección asociada con el módulo de enlace de datos; y
D. Medios que responden a un comprobador de continuidad del impulso para generar una señal de entrada condicionada solamente cuando se determina que el impulso de datos intermedio existe durante cada una de dicha pluralidad de ventanas de tiempo de dirección.
Se incluyen otras características y modos de realización de la invención según se establece en las reivindicaciones anexas.
Breve descripción de los dibujos
Se explicarán con más detalle los objetos anteriores y las características ventajosas de la invención y otras serán evidentes a partir de la descripción detallada del modo de realización preferido de la presente invención que se ofrece con referencia a las diversas figuras de los dibujos, en los cuales:
La figura 1 es un diagrama esquemático simplificado de un sistema de control que utiliza modos de realización preferidos de los módulos de enlace de datos de la presente invención;
Las figuras 2A y 2B forman un diagrama funcional compuesto de bloques del circuito de un modo de realización preferido de un circuito integrado de módulo de enlace de datos que forma parte de los Módulos de Salida y Módulos de Entrada, o módulos de enlace de datos, de la figura 1;
La figura 3A es un diagrama de circuito lógico del circuito de acondicionamiento de señal asociado con la entrada A del módulo de entrada de datos de las figuras 2A y 2B;
La figura 3B es un diagrama de circuito más detallado del circuito de histéresis programable del circuito de acondicionamiento de señal de la figura 3A;
La figura 4 es un diagrama de circuito lógico del bloque funcional de Retardo de Reposición de Encendido de las figuras 2A y 2B;
La figura 5 es un diagrama de circuito lógico de los bloques de Inhibición de Entrada, Control de Datos de Entrada del Canal A, Control de Datos de Entrada del Canal B, y parte de los bloques funcionales de Control de Ventanas de las figuras 2A y 2B;
La figura 6 es un diagrama de circuito lógico del bloque funcional de detección de pérdida de reloj de las figuras 2A y 2B;
La figura 7 es un diagrama de circuito lógico del bloque funcional de Inhibición de Salida de las figuras 2A y 2B;
La figura 8 es un diagrama de circuito lógico del bloque funcional del Verificador de Datos seleccionable de las figuras 2A y 2B;
La figura 9 es un diagrama de circuito lógico del diagrama del bloque funcional Independiente de la Polaridad de las figuras 2A y 2B;
La figura 10 es un diagrama lógico de circuito del bloque funcional de Salida de Modo/Sinc de las figuras 2A y 2B;
La figura 11 es un diagrama de circuito lógico del bloque funcional del reloj de direcciones múltiplex, o MUX CLOCK, del módulo de enlace de datos de las figuras 2A y 2B;
La figura 12 es un diagrama de circuito lógico del bloque funcional de Control de Programa de las figuras 2A y 2B;
La figura 13 es un diagrama de circuito lógico de los bloques WORD EXTENDER (ampliador de palabras), del Control de Modo y de parte de los bloques funcionales de Control de Ventanas de la figura 1, para ilustrar los aspectos de entrada y de salida del reloj de desplazamiento de la presente invención;
La figura 14 es un diagrama de circuito simplificado de un módulo de enlace de datos que ilustra un diagrama de circuito lógico del bloque funcional de Gobierno del Bus de Datos de las figuras 2A y 2B y un transistor accionado por la salida del bloque de Gobierno del Bus de Datos de las figuras 2A y 2B;
La figura 15 es un diagrama de bloques simplificado de un módulo de enlace de datos de la figura 1 utilizado como módulo de salida, ilustrando la multiplexación;
La figura 16 es un diagrama de bloques simplificado de un módulo de enlace de datos que ilustra un Comprobador de Integridad del Bus de Datos, el circuito integrado del módulo de enlace de datos y dos registradores de desplazamiento de 16 bits para direccionar palabras de 16 bits;
Las figuras 17A-17B y 17C-17D forman diagramas compuestos de tiempos que ilustran la señal del reloj maestro en relación con otras varias señales;
La figura 17E es una parte ampliada de la figura 17D;
Las figuras 18A-18C y las figuras 18D-18F forman unos diagramas compuestos que ilustran respectivamente el programa y los ciclos de verificación del circuito de programación de la invención;
La figura 19 es un diagrama de circuito lógico del bloque funcional del Comprobador de Integridad del Bus de Datos de la figura 16;
Las figuras 20A-20B son diagramas de tiempos de diversas señales implicadas en el funcionamiento del Comprobador de Integridad del Bus de Datos de la figura 19; y
La figura 21 es un conjunto de diagramas de tiempos de tres tramas de señales de bus del reloj y de las señales del bus de datos ilustradas en detalle en las figuras 17A-17E.
Descripción del modo de realización preferido
La figura 1 ilustra un sistema 30 de control que utiliza una pluralidad de módulos 32 de enlace de datos construidos de acuerdo con la presente invención. El sistema 30 de control es un sistema con protocolo de hardware, programable a través de firmware, que es capaz de transportar concurrentemente palabras de datos de un solo bit y de múltiples bits. El sistema 30 de control tiene su capacidad de comunicaciones distribuida entre una pluralidad de módulos 32 de enlace de datos. Como resultado, la utilización de un ordenador 34 para hacer funcionar el sistema 30 de control es opcional. El sistema 30 de control incluye también un módulo 36 de reloj maestro y una fuente de alimentación 38 que están ambos conectados a un cable 40, preferiblemente con cuatro conductores. Los conductores incluyen una línea 42 de alimentación de tensión de corriente continua, una línea 44 del reloj maestro, un bus 46 de datos y un común 48 para la fuente de alimentación 38. El cable 40 del sistema de control está configurado de cualquier forma requerida, tales como las configuraciones conocidas como anillo, derivaciones múltiples, bucle de retroceso, bus y estrella. Naturalmente, utilizando las configuraciones en anillo o bucle de retroceso se proporciona un grado de redundancia. Uno o más dispositivos 50 de control o de entrada, tales como un interruptor controlado por fotosensor, están conectados al menos a uno de los módulos 32 de enlace de datos. Un módulo 32 de enlace de datos que tenga un dispositivo 50 de entrada conectado a él actúa como un módulo de entrada para colocar señales en el bus 46 de datos en base a una multiplexación serie por división de tiempos, como respuesta a las señales locales de entrada desde el dispositivo de entrada. Uno o más dispositivos 54, controlados o de salida, tales como un interruptor controlado por solenoide o similar, están conectados al menos a uno de los módulos 32. Un módulo 32 de enlace de datos con un dispositivo 54 de salida conectado a su salida local actúa como un módulo de salida para extraer datos del bus 46 de datos en base a una multiplexación serie por división de tiempos y para generar señales de salida a las cuales responde el dispositivo de salida. Cada uno de los módulos 32 de enlace de datos tiene hasta dos canales para introducir señales en el bus 46 de datos o para entregar señales a la salida desde el bus durante una ventana de tiempo 65 de modo uno o una ventana de tiempo 67 de modo dos ilustradas en las figuras 17A-17E. La figura 1 muestra, por simplicidad de la ilustración, cada uno de los módulos 32 de enlace de datos actuando como un módulo de entrada o bien un módulo de salida, como se muestra en la figura 1. Alternativamente, un módulo 32 de enlace de datos puede actuar como un dispositivo de entrada y de salida concurrentemente. En tal caso, un dispositivo 50 de entrada conectado al módulo 32 de enlace de datos está asociado con uno de los canales y un dispositivo 54 de salida conectado al módulo 32 de enlace de datos está asociado con el otro canal.
El módulo de enlace de datos funciona en los modos de funcionamiento de modo uno o bien de modo dos. En las figuras 17A y 17B se ilustra un diagrama de tiempos para el funcionamiento en modo uno. El sistema 30 de control, figura 1, utiliza un protocolo de tiempos de la señal de reloj compuesto por un periodo 58 de sincronismo prolongado, seguido de hasta 256 ciclos idénticos 61 de reloj, etiquetados 0-256. El periodo 58 de sincronismo y los ciclos idénticos 61 de reloj representan una trama 62. La señal 85 del reloj maestro es generada por el módulo 36 del reloj maestro y es recibida por cada módulo 32 de entrada de datos a través de la línea 44 de reloj del bus 40. Cada uno de los hasta 256 ciclos 61 de reloj representa una dirección potencial de un dispositivo. Cada uno de los módulos 32 de enlace de datos conecta selectivamente uno o más de los dispositivos 50 de entrada y uno o más de los dispositivos 54 de salida al bus 46 de datos durante la ventana de tiempo, o dirección, 65 asociada con cada uno de tales dispositivos 50 y 54. Dependiendo de que el modo de funcionamiento sea modo uno o modo dos, la duración de la dirección 65 es uno o dos ciclos, respectivamente, de la señal 85 del reloj maestro del sistema de control. El número de ciclos 61 de reloj por trama 62 puede ser seleccionado en el módulo 36 del reloj maestro y el número seleccionado es igual al número de direcciones diferentes requeridas. Se selecciona el menor número de ciclos 61 de reloj necesarios por trama 62 para optimizar el tiempo de respuesta del sistema 30 de control.
Haciendo referencia a las figuras 2A y 2B, cada uno de los módulos 32 de enlace de datos incluye un circuito integrado 80. Como se ilustra en las figuras 17A y 17B, cada ventana de tiempo o dirección 65 del modo uno tiene una duración de un ciclo completo 61 del reloj maestro. En el modo uno, durante la primera parte de la ventana de tiempos 65, se colocan los datos en el bus 46 de datos por medio de uno de los módulos 32 de enlace de datos de entrada y los datos permanecen en el bus 46 de datos durante toda la ventana de tiempo. En el punto medio 64 de la ventana de tiempo 65, los datos del bus 46 de datos son copiados desde el bus a los terminales 98 y 100 de salida al menos en un módulo 32 de enlace de datos de salida para ser utilizados por al menos un dispositivo 54 de salida. Al final de cada ventana de tiempo 65 se colocan nuevos datos en el bus 46 de datos, es decir, al comienzo de la ventana de tiempo siguiente, y el proceso continúa con cada ventana de tiempo 65 de una trama 62. Sin la multiplexación de las tramas 62, el proceso se repite durante las tramas posteriores. El funcionamiento del proceso con multiplexación de tramas se describe a continuación.
El funcionamiento del sistema 30 de control utilizando señales de entrada y de salida de un solo bit, se describe totalmente en la patente de Riley antes mencionada. Sin embargo, a diferencia de los módulos de enlace de datos conocidos, diseñados para hacer pasar simples bits de datos, el módulo 32 de enlace de datos de la presente invención deja pasar selectivamente bits aislados o múltiples bits de datos. Por ejemplo, un sistema 30 de control que utilice los módulos 32 de enlace de datos está habilitado por eso para transferir una palabra de dieciséis bits desde un dispositivo 50 de entrada a un bus 46 de datos y desde el bus 46 de datos a un dispositivo 54 de salida sin utilizar circuitos complicados externos al circuito integrado 80 del módulo 32 de enlace de datos. A diferencia de los módulos de enlace de datos conocidos, el módulo 32 de enlace de datos es programable para permitir palabras de datos de cualquier tamaño hasta 256 bits sin ningún cambio de hardware en el módulo 32 de enlace de datos. En la figura 1, los dispositivos de entrada y de salida están representados como dispositivos de ocho bits meramente por simplicidad de la ilustración.
Esta característica de palabras de múltiples bits permite al módulo 32 de enlace de datos interactuar fácilmente con dispositivos de entrada y salida basados en ordenador, pero sin requerir un ordenador central 34 para hacer funcionar el propio sistema 32 de control. Las palabras de longitud variable permiten al módulo 32 de enlace de datos interconectar los populares dispositivos de 8, 16 y 32 bits haciendo cambios de firmware pero sin hacer cambios importantes de hardware. Los datos analógicos pueden ser transportados por el bus 46 de datos del sistema 30 de control utilizando palabras de bits múltiples y utilizando un convertidor de analógico a digital (no ilustrado) en el módulo 32 de enlace de datos y un convertidor de digital a analógico (no ilustrado) en un módulo 32 de enlace de datos de salida.
Además, un sistema de control que utilice el módulo 32 de enlace de datos supera una limitación de los dispositivos conocidos, ya que es capaz de controlar más de 256 dispositivos de entrada y más de 256 dispositivos de salida multiplexando las tramas 62 sin complicados circuitos externos al circuito integrado 80 del módulo 32 de enlace de datos.
El sistema 30 de control que utiliza módulos 32 de enlace de datos construidos de acuerdo con la invención funciona selectivamente en modo uno o modo dos. En el modo dos, los cuatro conductores 42, 44, 46 y 48 del cable 40 del sistema de control están conectados a un ordenador central 34 opcional, preferiblemente un ordenador personal basado en microprocesador, a través de una sola tarjeta de interfaz de ordenador de arquitectura estándar en la industria (ISA) de media ranura (no ilustrada). El sistema 30 de control aparece al ordenador central 34 como un bloque de 2048 bytes de memoria de acceso aleatorio (RAM) de doble puerto. La entrada y la salida están en un mapa de correspondencia establecido en un lugar de la memoria RAM no utilizado.
Haciendo referencia ahora al diagrama compuesto de tiempo del modo dos, las figura 17C y 17D, cada dirección 67 del modo dos es el doble de larga (es decir, tiene una duración doble) que una dirección 65 del modo uno, figura 17A. Debe observarse que la escala de las figuras 17A y 17B no es la misma que la escala de las figuras 17C y 17D. Aunque los ciclos 61 del reloj maestro de modo dos aparecen más cortos en las figuras 17C y 17D que los de las figuras 17A y 17B, esto es solo por conveniencia de la ilustración; los ciclos del reloj maestro del modo dos tienen la misma duración que los ciclos 61 del reloj maestro del modo uno. En el modo dos, una dirección 67, tal como la dirección "36" de la figura 17E, está definida por dos ciclos 61 y 61' del reloj maestro, figura 17E. Al inicio del primer ciclo 61 de los dos ciclos sucesivos 61 y 61' del reloj en la dirección 67, los datos son colocados en el bus 46 de datos por medio de los módulos 32 de enlace de datos que actúan como módulos de entrada. Los datos se enclavan en el bus 46 de datos en el tiempo que dura el primer ciclo 61 de los dos ciclos 61 y 61' del reloj. Durante el primer ciclo 61 de reloj, los datos son copiados desde el bus 46 de datos por el ordenador central opcional 34. Al inicio del segundo ciclo 61' de reloj de la dirección 67, el ordenador central opcional 34 coloca una señal en el bus 46 de datos y la señal queda enclavada en toda la duración del segundo ciclo 61' de reloj. Durante el segundo ciclo 61' de reloj, los datos son copiados desde el bus 46 de datos por medio de un módulo 32 de enlace de datos que actúa como un módulo de salida y los datos son alimentados al dispositivo 54 de salida conectado al módulo 32 de enlace (salida) de datos.
A diferencia de los módulos de enlace de datos conocidos, el módulo 32 de enlace de datos puede funcionar con una fuente de alimentación 38 de aproximadamente doce voltios o bien de aproximadamente 24 voltios sin requerir adaptadores. Y a diferencia de los módulos de enlace de datos conocidos, el módulo 32 de enlace de datos puede estar conectado directamente a cualquiera de los dispositivos 50 de entrada que representan niveles lógicos binarios con 0-5 voltios o 0-9 voltios.
Como se ilustra en forma de bloques en las figuras 2A y 2B, el circuito integrado 80 incluye los terminales de entrada 84, 86, 88, 90, 92, 94 y 96 para recibir una señal de reloj maestro, o CLOCK; las señales del bus de datos, o DATA; una tensión de funcionamiento, o V_{CC}; una tensión común, o COMMON, preferiblemente a potencial de tierra; una resistencia externa de oscilador, (no ilustrada); una señal de entrada del canal A, o CH_A; y una señal de entrada del canal B, o CH_B, respectivamente. El circuito integrado 80 tiene terminales de salida 98, 100, 102, 104, 106, 108, 110 y 112 para una señal de salida del canal A, o OUTPUT_A; una señal de salida del canal B, o OUTPUT_B; una señal de salida del canal C, o OUTPUT_C; una señal de entrada del reloj de desplazamiento, o SH_CLK_IN; una señal de salida del reloj de desplazamiento, o SH_CLK_OUT; una señal de reloj múltiplex, o MUX; una señal de modo/sincronismo, o MODE_SYNC; y una señal de gobierno de datos, o DATA_DRV, respectivamente.
Cada uno de los módulos 32 de enlace de datos tiene dos canales, canal A y canal B, y cada canal está asociado con una dirección. Durante cada trama 62 de tiempo, un contador 114 de ocho bits ilustrado en la figura 2A cuenta los ciclos 61 de la señal 85 del reloj maestro. El contador 114 de ocho bits es puesto a cero al inicio de cada trama 62. En el modo uno, cada ciclo 61 de reloj corresponde a una dirección 65. En el modo uno, el contador 114 cuenta cada uno de los ciclos 61 de reloj y el resultado es suministrado a los comparadores 116 y 118 de direcciones que comparan el recuento del contador con las respectivas direcciones para las cuales se ha programado el módulo 32 de enlace de datos. Cuando el recuento coincide con la dirección, el comparador asociado genera una señal de coincidencia A (COIN_A) y de coincidencia B (COIN_B), respectivamente. En el modo dos, el funcionamiento es similar excepto que una dirección 67 consiste en dos ciclos de reloj 61 y 61'. Como se ilustra en la figura 2A, la sección 120 de control de ventanas del circuito integrado 80 suministra una señal al contador 114 de ocho bits para compensar la diferencia entre el modo uno y el modo dos.
El funcionamiento del circuito integrado 80 quedará claro tras haber descrito individualmente en detalle a continuación el funcionamiento de las diversas secciones del mismo, representadas por los bloques de las figuras 2A y 2B. Excepto cuando sea esencial para la comprensión del funcionamiento de los diversos circuitos, la línea 42 de la fuente de alimentación y la línea común 48, no serán ilustradas en los diagramas detallados de los circuitos.
Acondicionamiento de la señal
Como se ilustra en forma de bloques en la figura 2A, la señal de entrada del canal A en el terminal de entrada 94 del canal A al circuito integrado 80 es alimentada a través de un circuito 180 de acondicionamiento de señal dual antes de ser procesada adicionalmente. El circuito 180 de acondicionamiento de señal incluye un circuito 122 de acondicionamiento de señal del canal A (ilustrado en la figura 3A) y un circuito (no ilustrado) de acondicionamiento de señal del canal B. Como se muestra en la figura 3A, el circuito 122 de acondicionamiento de señal tiene un filtro de antisolapamiento 124, un circuito 126 de histéresis, y un filtro digital 128 de paso bajo. El circuito de acondicionamiento de señal (no ilustrado) para el canal B es esencialmente idéntico al circuito 122 de acondicionamiento de señal para el canal A; por tanto, solamente se describirá en detalle el circuito de acondicionamiento de señal para el canal A. El terminal 94 de entrada del circuito de acondicionamiento de señal es el terminal 130 de entrada del filtro de antisolapamiento. El filtro 124 de antisolapamiento incluye una resistencia 125 en serie, preferiblemente de 470 k\Omega aproximadamente, y un condensador 156 entre la entrada 130 y el potencial de tierra, preferiblemente de alrededor de 17 pF. Preferiblemente, la invención del módulo 32 de enlace de datos se utiliza con frecuencias del canal A y del canal B por debajo de 3 kHz; por tanto, el filtro 124 de antisolapamiento tiene una banda eliminada de aproximadamente 30 kHz. La salida 132 del filtro 124 de antisolapamiento es suministrada a un entrada 134 del circuito 126 de histéresis.
El circuito 126 de histéresis es programable para aceptar una señal con unas gamas diferentes del nivel de tensión en su terminal 134 de entrada. Una célula 138 de una memoria de solo lectura que se puede borrar eléctricamente (EEPROM), no ilustrada en su totalidad en la figura 3A, está conectada a otra entrada 140 del circuito 126 de histéresis. Un cero lógico en la célula 138 origina que la gama de tensión aceptable en la entrada sea de 0-5 voltios. Un uno lógico en la célula 138 hace que la gama de tensión aceptable de entrada sea de 0-9 voltios. El circuito 126 de histéresis impide falsas transiciones de estado debidas a pequeñas variaciones del nivel de tensión. El circuito 126 de histéresis programable y la célula 138 de la función de EEPROM funcionan conjuntamente como un selector local de gamas de tensión de entrada.
El circuito 126 de histéresis, ilustrado con más detalle en la figura 3B, incluye un inversor 142 para invertir el valor almacenado en la célula EE 138, y un circuito 144 de ocho resistencias y cuatro transistores para generar dos tensiones relativamente altas y dos tensiones relativamente bajas. El circuito 126 de histéresis es, preferiblemente, un circuito de un 50% de histéresis. Las dos tensiones relativamente altas, 6,75 v y 3,75 v, son el 75% de la tensión de entrada máxima esperada en sistemas de 9 v y 5 v respectivamente. Las dos tensiones relativamente bajas, 1,25 v y 2,25 v son el 25% de la tensión de entrada máxima esperada en los sistemas de 9 v y 5 v, respectivamente. La activación y desactivación de la célula EE 138 origina la selección de una de la pareja de tensiones de 6,75 v y 2,25 v y de la pareja de 3,75 v y 1,25 v para ser utilizada por los comparadores 146 y 148 de control. Uno de los comparadores 148 origina una señal de salida del comparador (HITRIP) 149 como respuesta a una señal en el terminal de entrada 134 del comparador 148 que excede de la tensión máxima de entrada en un 75%. El terminal 133 de entrada de los comparadores 146 y 148 está conectado al terminal de entrada 134 del circuito 126 de histéresis. La señal de salida del comparador (HITRIP) 149 activa un circuito biestable 150. El terminal 152 de salida Q del circuito biestable 150 es el terminal de salida del circuito 126 de histéresis. La señal 135 de salida del circuito 126 de histéresis es una onda plana que permanece en el nivel alto hasta que la tensión de la señal 125 en el terminal de entrada 134 del circuito de histéresis cae por debajo del 25% de la tensión máxima de entrada, en cuyo momento el otro comparador 146 genera otra señal de salida de comparador (LOTRIP) 147 para reponer el circuito biestable 150 llevando así la señal 135 del terminal 152 de salida del circuito de histéresis a cero voltios. La señal 135 en el terminal 152 de salida del circuito 126 de histéresis es alimentada en un terminal 154 de entrada del filtro digital 128. Una señal 136 de salida de un oscilador interno 158 ilustrado en forma de bloques en la figura 2B es alimentada en el filtro digital 128 para controlar la eliminación de banda del filtro digital. La frecuencia de la banda eliminada está determinada por la frecuencia del oscilador interno 158 dividida por cinco. Preferiblemente, la frecuencia del oscilador interno es de 150 kHz aproximadamente. El filtro digital 128 está comprendido por un registrador 160 de desplazamiento de entrada en serie y salida en paralelo, de múltiples bits, preferiblemente de cinco bits. La señal 163 de salida del registrador 160 de desplazamiento se presenta simultáneamente a un comprobador 162 de impulsos positivos consecutivos y a un comprobador 164 de impulsos negativos consecutivos, compuesto cada uno de ellos por una puerta AND 166 y 168, respectivamente, de entrada múltiple, preferiblemente cinco entradas. El comprobador 162 de impulsos positivos consecutivos genera una señal en el terminal S 170 de entrada de un circuito RS biestable 172 solamente cuando existe una señal durante cada uno de una pluralidad de ciclos consecutivos del oscilador interno 158. El circuito RS biestable 172 retiene, en el terminal 174 de la salida Q, una salida de uno lógico hasta que es reactivado por el comprobador 164 de impulsos negativos consecutivos. El terminal 174 de salida Q del circuito RES biestable 172 está conectada al terminal 176 de salida del circuito 122 de acondicionamiento de señal del canal A. Una señal IINPUT_A, que es una señal INPUT_A acondicionada, es generada en el terminal 176 de salida del circuito 122 de acondicionamiento de señal del canal A. El terminal 176 de salida del circuito 122 de acondicionamiento de señal del canal A y el terminal 178 de salida del circuito (no ilustrado) de acondicionamiento de señal del canal B están acoplados, respectivamente, a los circuitos de control 182 y 184 de datos de entrada del canal A y del canal B.
Los circuitos 186 y 188 de acondicionamiento del bus 46 de datos y el bus 44 del reloj maestro, respectivamente, funcionan de una manera similar al circuito 122 (no ilustrado) de acondicionamiento de señales de entrada al canal A y al canal B, excepto para las frecuencias involucradas. Preferiblemente, la invención del módulo 32 de enlace de datos se utiliza a frecuencias en el bus 44 del reloj y en el bus 46 de datos por debajo de 200 kHz; por tanto, los filtros 186 y 188 de antisolapamiento del bus de datos y del bus de reloj tienen una resistencia 126 del filtro de antisolapamiento, preferiblemente de 100 k\Omega y los circuitos de acondicionamiento de señal tienen, preferiblemente, un punto de ruptura de aproximadamente 225 kHz. De una forma similar, el circuito 186 de acondicionamiento de señales del bus de datos y el circuito 188 de acondicionamiento de señal del reloj maestro generan señales acondicionadas IDATA 191 e ICLOCK 192 a partir de las señales DATA 87 y CLOCK 85, respectivamente.
Retardo de reposición de encendido
Haciendo referencia ahora a la figura 2B, el oscilador interno 158 del circuito integrado 80 tiene una gama de frecuencias, preferiblemente, de 50-400 kHz. La frecuencia está controlada por una resistencia externa R (no ilustrada) conectada desde el terminal de entrada 92 a tierra, donde R (en ohmios) = 14,5 x 10^{9}/frec. (en hercios). Preferiblemente, R está entre 25 - 200 \Omega. El oscilador interno 158 es de un tipo generalmente conocido y no es parte de la invención. El oscilador interno 158 genera una señal OSC 159.
Como se ilustra en forma de bloques en la figura 2B, un circuito 190 de retardo de reposición de encendido tiene tres terminales de entrada 181, 183 y 185 para recibir la señal (OSC) 159 del oscilador, la señal del reloj maestro interno (ICLOCK) 192 y una señal de reposición de encendido (POR) 194. La señal POR 194 tiene lugar inmediatamente después de la aplicación de la alimentación al circuito integrado 80 y es generada por uno de los diversos medios bien conocidos 195 de reposición de encendido y no es parte de la invención. El circuito 190 de retardo de reposición de encendido tiene dos terminales de salida 216 y 218 para entregar como salida una señal síncrona (SYNC) 196 y una señal de retardo de reposición de encendido (POR_DLY) 198, respectivamente.
En la figura 4 se muestra en detalle el circuito 190 de retardo de reposición de encendido. La señal (ICLOCK) 192 del reloj maestro interno se mantiene a un nivel alto durante un periodo 58 de sincronismo preseleccionado con el fin de definir el inicio de cada trama 62. Preferiblemente, el periodo 58 de sincronismo tiene una duración de ocho ciclos 61 del reloj maestro. Un contador 200 de cuatro bits y una puerta NAND 202 generan una señal SYNC_DET 205 en el terminal de salida 204 de la puerta NAND 202 al recibir diez ciclos de la señal OSC 159 mientras que la señal ICLOCK 192 está, durante el mismo intervalo, a un nivel alto continuamente. La señal ICLOCK 192 es alimentada a una entrada invertida 183 de borrado del contador 200. La señal SYNC_DET 205 permanece a nivel bajo durante un periodo que depende de la relación entre la frecuencia ICLOCK y la frecuencia OSC; sin embargo, en la primera transición negativa de ICLOCK, que define el final del periodo 58 de sincronismo, la señal SYNC_DET pasa a nivel alto porque el impulso negativo ICLOCK borra el contador 200. Preferiblemente, la frecuencia del oscilador es de una vez y media a diez veces más rápida que la frecuencia ICLOCK.
La señal SYN_DET 205 es alimentada a una pluralidad de circuitos biestables 206 y 208 de datos interconectados y después a una puerta AND 210. Los circuitos biestables 206 y 208 son borrados al recibir la señal POR 194 de nivel bajo en las entradas 209 y 211 de los circuitos biestables, respectivamente. La salida 212 de la puerta AND 210 genera la señal POR_DLY 198 de nivel bajo inmediatamente después de recibir la señal POR 194 de nivel bajo. La salida 212 de la puerta AND 210 genera una señal 198 POR_DLY de nivel bajo después de que una pluralidad de circuitos biestables de datos 206 y 208 reciban una pluralidad de señales SYNC_DET a través de la puerta 201.
El circuito ilustrado en la figura 4 genera la señal POR_DLY de nivel alto después de recibir tres señales SYNC_DET 205.
Aunque en la figura 4 solamente se muestran dos circuitos biestables de datos 206 y 208 por simplicidad, es preferible disponer aproximadamente de 12 circuitos biestables de datos para contar 4.095 señales SYNC_DET 205 antes de generar la señal POR_DLY 198 de nivel alto. El circuito 190 de retardo de reposición de encendido genera la señal POR_DLY 198 después de que el circuito integrado 80 reciba una pluralidad preseleccionada de señales SYNC_DET 205 tras la aplicación de la alimentación al circuito integrado. La señal POR_DLY 198 y la señal SYNC_DET 205 son introducidas en la puerta AND 214 para generar una señal SYNC 196 en la salida 216. Por tanto, la señal SYNC 196 permanece en su nivel bajo a menos que la señal 198 POR_DLY esté a nivel alto.
Muchos de los circuitos biestables del circuito integrado 80 son activados o bien borrados por la señal SYNC 196; por tanto, estos circuitos biestables están ventajosamente activados o borrados solamente tras haberse estabilizado la fuente de alimentación del módulo 32 de enlace de datos. La señal POR_DLY 198 es alimentada al circuito 240 de enclavamiento de salida de la pérdida del reloj, al circuito 220 de protección de inhibición de entrada de seguridad y al circuito 458 de modo/sinc.
Cicuito de protección de entrada de seguridad
Como se ilustra en forma de bloques en las figuras 2A y 2B, el circuito de protección de entrada de seguridad, o circuito 220 de inhibición de entrada, impide que los circuitos 182 y 184 de control de datos de entrada respondan a las señales de entrada durante un periodo preseleccionado de tiempo después de haber aplicado la alimentación al circuito integrado 80 y también durante el periodo de tiempo con el que el circuito integrado ha sido programado o con que se esté verificando la programación. Como se ilustra con más detalles en la figura 5, el circuito 220 de inhibición de entrada tiene una puerta NOR 224 que tiene como entradas la señal activa POR_DLY 198 de nivel bajo y una señal activa (P/V_MODE) 199 de nivel alto de modo de programa/verificación, alimentadas en los terminales 226 y 228, respectivamente, y que tiene como salida una señal INPUT_INHIBIT 229 en el terminal de salida 230.
La señal POR_DLY 198 de nivel bajo es generada por el circuito 190 de retardo de reposición de encendido durante un periodo de tiempo preseleccionado tras aplicar la alimentación al circuito integrado 80. Una señal P/V MODE 199 de nivel alto es generada por el programador 232 de módulos durante el ciclo de programación y durante el ciclo de verificación. La señal 198 POR_DLY y la señal 199 P/V MODE son aplicadas a las entradas 226 y 228 del circuito 220 de inhibición de entrada. El terminal de salida 230 del circuito 220 de inhibición de entrada está acoplado a los terminales de entrada 416 y 418 de los circuitos 182 y 184, respectivamente, de control de datos de entrada del canal A y del canal B. El circuito 220 de inhibición de entrada trabaja conjuntamente con los circuitos 182 y 184, respectivamente de control de datos de entrada del canal A y del canal B. El funcionamiento del circuito de control de datos de entrada del canal A es esencialmente el mismo que el funcionamiento del circuito de control de datos de entrada del canal B, por tanto solamente se describirá en detalle el circuito del canal A. Como se ilustra en la figura 5, la señal 229 INPUT_INHIBIT (inhibición de entrada) en el terminal de entrada 416 es alimentada en el terminal invertido de borrado (CLR) del circuito biestable 400. Como resultado, una señal en una salida del terminal Q 406 del circuito biestable 400 se hace cero cuando la señal 198 POR_DLY está a nivel bajo o bien cuando la señal P/V_MODE 199 está a nivel alto. Por tanto, las etapas posteriores del circuito integrado 80 no responderán a las señales de la entrada A o la entrada B bajo unas condiciones preseleccionadas para reforzar la seguridad y fiabilidad del módulo 32 de enlace de datos. Preferiblemente, las condiciones preseleccionadas son aquellas en las que la señal POR_DLY 198 está a nivel bajo o cuando la señal P/V_MODE 199 está a nivel alto.
Enclavamiento de salida de pérdida de reloj
Es ventajoso impedir que las señales en los terminales de salida 98, 100, 102, 104, 106 y 108 del circuito integrado 80 cambien en ausencia de la señal 85 del reloj maestro. El circuito integrado 80 tiene un circuito 240 de detección de la pérdida del reloj ilustrado en forma de bloque en la figura 2B. El circuito 240 de detección del reloj ilustrado con más detalle en la figura 6 tiene tres terminales de entrada 221-223 para recibir las señales ICLOCK 192, OSC 159 y POR_DLY 198 y un terminal de salida 225 que genera una señal prolongada de reposición 241 (LONG_RST). El circuito 240 de detección de pérdida de reloj incluye un contador 242 de 13 bits que inicia la cuenta de ciclos del OSC 159 si hay una pérdida de la señal interna del reloj maestro ICLOCK 192. La señal OSC 159 es alimentada a la patilla 244 de entrada de reloj del contador 242 de trece bits. La pérdida de ICLOCK 192 es determinada por un elemento de retardo (DLY) 245 y una puerta "exlusive-OR" (O EXCLUSIVA) 246 conectada a la patilla 248 de borrado (CLR) del contador 242. Cuando existe una señal ICLOCK 192, el contador 242 es borrado en cada transición de ICLOCK. Al contar 6144 ciclos de la señal OSC 159, las salidas 250 y 252 del contador 242, que representan los bits núm. doce y trece del número 6144 en binario, están a nivel alto lo cual origina que una puerta NAND 256 genere una señal de retardo de pérdida de reloj (CLK_LOSS_DLY) en su salida 254.
El circuito 240 de detección de pérdida de reloj comienza a generar una señal CLK_LOSS_DLY de nivel bajo empezando tras 6144 ciclos de OSC después de la pérdida de la señal del reloj maestro y el circuito continúa generando la señal CLK_LOSS_DLY hasta la restitución de la señal del reloj maestro. La señal POR_DLY y la señal CLK_LOSS_DLY están acopladas a través de una puerta AND 258 para generar una señal prolongada de reposición (LONG_RST). La señal LONG_RST es alimentada al circuito 260 de repetición y al circuito 262 de protección de la salida de seguridad.
Circuito de protección de salida de seguridad
Es importante impedir que el reloj múltiplex 108, la salida 106 del reloj de desplazamiento, la entrada 104 del reloj de desplazamiento, las salidas A, B y C de los terminales 98, 100, y 102 originen salidas bajo ciertas condiciones. Como se ilustra en forma de bloques en la figura 2B, el circuito integrado 80 tiene un circuito 262 de protección de salida de seguridad que impide que los terminales de salida 98, 100, 102, 104, 106 y 108 del circuito integrado 80 tengan una señal de salida en presencia de una señal LONG_RST de nivel bajo o bien durante la programación o la verificación de la programación.
Como se muestra con más detalle en la figura 7, el circuito 262 de protección de salida de seguridad tiene tres terminales de entrada 264, 266 y 268 para recibir las señales SYNC, LONG_RST y una señal de habilitación de tensión de programa (PVE), respectivamente. La tensión V_{CC} de la línea alimentación del sistema de control es aplicada continuamente a un terminal 270 de entrada D de un circuito biestable de datos 272. El circuito biestable de datos 272 genera una señal de inhibición de salida de nivel alto en Q 274 como resultado de la aplicación de la tensión V_{CC} al terminal 270 de entrada D del circuito biestable 272, excepto cuando es borrado por una señal PVE de nivel alto y una señal LONG_RST de nivel bajo. El circuito incluye también una puerta NOR 276 que combina las señales PVE de nivel alto y LONG RST de nivel bajo para formar una señal de reposición en el terminal de salida 277 de la puerta NOR antes de que las señales sean aplicadas a una patilla 278 de borrado del circuito biestable 272. Una señal de reposición de nivel bajo borra el circuito biestable 272. La señal SYNC habilita el circuito biestable 272 al inicio de cada trama 62 y como resultado el circuito biestable es activado por la primera señal SYNC tras haber eliminado la señal de reposición. Haciendo referencia ahora a las figuras 2A y 2B, la salida del circuito 272 de protección de salida de seguridad es una señal de inhibición de salida (OUTPUT INHIBIT) 280 que es alimentada a un dispositivo de tres estados en cada uno de los terminales de salida 98, 100, 102, 104, 106 y 108, respectivamente, forzando a esos terminales de salida del circuito integrado 80 a un estado de alta impedancia. El estado de alta impedancia de los terminales de salida 98, 100, 102, 104, 106 y 108 es indicativo de la ausencia de la señal de nivel alto y la señal de nivel bajo en los terminales de salida.
Verificador de datos
Haciendo referencia ahora a la figura 8, el circuito de repetición o verificador de datos 260 ilustrado en forma de bloques en la figura 2A, tiene un verificador de datos 288 del canal A y un verificador de datos 289 del canal B que es sustancialmente idéntico al verificador de datos del canal A. Con el fin de evitar respuestas erróneas al ruido aleatorio que puede estar presente en el bus 46 de datos durante una ventana de tiempo seleccionada 65 y 67 asociada con uno de los módulos 32, el verificador de datos 260 requiere selectivamente una repetición de la misma señal de datos 87 en el bus 46 de datos durante la ventana de tiempo 65 y 67 asociada con el módulo 32 de enlace de datos para una pluralidad seleccionada de tramas de tiempo sucesivamente contiguas 62, 62' y 62'', de la figura 21. Solamente después de esa repetición cambiará la señal de salida del canal A o del canal B como respuesta a las señales de datos 87 del bus 46 de datos. Siguiendo con la referencia a la figura 8, el verificador de datos 288 del canal A incluye una pluralidad de circuitos biestables binarios 282, 284 y 286 interconectados para formar un registrador de desplazamiento de múltiples etapas. Cada uno de los circuitos biestables 282, 284 y 286 almacena la señal 87 presente en el bus 46 de datos durante cada trama de una pluralidad de tramas de tiempo sucesivas 62, 62' y 62'' de la figura 21. Los terminales de entrada 290, 292, 294 y 298, figura 8, del verificador de datos del canal A reciben las señales desde el bus 46 de datos, desde una pareja de memorias de solo lectura que pueden borrarse eléctricamente, o células EE, 320 y 322 de una EEPROM 354, y desde el circuito 240 de pérdida de reloj, respectivamente.
El terminal de entrada 296 del verificador de datos del canal A recibe un impulso de reloj 302 de habilitación generado en la salida 303 de una puerta AND 304. La puerta AND 304 tiene tres entradas 311, 313 y 315 para recibir las señales ICLOCK, COIN_A y OUTPUT_WINDOW, respectivamente. El modo de funcionamiento seleccionado, modo 1 o modo 2, determina la naturaleza y tiempos de estas señales.
En el modo 1, hay un ciclo 61 de reloj por cada ventana de tiempos 65. La señal OUTPUT_WINDOW está continuamente a nivel bajo y un inversor 312 en la entrada 311 permite que la puerta AND 304 de tres entradas esté continuamente habilitada. Otro inversor 314 en la entrada 315 invierte la señal 192 ICLOCK para habilitar la puerta 310 de tres entradas solamente durante la segunda mitad del ciclo 61 del reloj cuando ICLOCK está a nivel bajo. La señal COIN_A está a nivel alto solamente durante la ocurrencia de la ventana de tiempo seleccionada 65 asociada con el módulo 32 de enlace de datos. Los circuitos biestables de datos 282, 284 y 286 sensibles a los bordes, están habilitados durante las transiciones COIN_A desde estado bajo a estado alto. Los circuitos biestables de datos 282, 284 y 286 están habilitados durante, y solamente durante, la ventana de tiempo seleccionada 65 asociada con el módulo 32 de enlace de datos.
En el modo 2, hay dos ciclos de reloj 67 y 67' por cada ventana de tiempo 67. En el modo 2, durante el primer ciclo de reloj 61, la señal OUTPUT_WINDOW está a nivel alto y durante el segundo ciclo de reloj 61' la señal OUTPUT_WINDOW está a nivel bajo. Por tanto, la puerta AND 304 de tres entradas está activada solamente durante el segundo ciclo 61' de los dos ciclos de reloj 67 y 67'. En otros aspectos, el verificador de datos 260 trabaja igual en el modo dos que en el modo uno.
El impulso 302 de reloj de habilitación habilita cada uno de los tres circuitos biestables 282, 284 y 286 durante la ventana de tiempo, una de las ventanas 65 y 67, asociada con el canal A del módulo 32 de enlace de datos, pero dentro de tramas sucesivas 62, 62' y 62'' de la figura 21. Inicialmente, los circuitos biestables de datos 282, 286 y 288 están preactivados por medio de una señal LONG_RESET desde el circuito de la figura 6. De ahí en adelante, al tener lugar la ocurrencia de la primera ventana de tiempo 61 del canal A del módulo 32 de enlace de datos, la señal de datos del bus de datos aparecerá en la salida Q 324 del primer circuito biestable 282 y también en la entrada D 316 de un circuito biestable 318 de salida del circuito de repetición. La señal 87 en el bus 46 de datos durante la trama más reciente, una de las tramas 62, 62' y 62'', será reproducida siempre en la entrada D 316 del circuito biestable 318 de salida del circuito de repetición, pero el circuito biestable 318 de salida del circuito de repetición solamente será habilitado cuando tiene lugar la ocurrencia del impulso 302 del reloj de habilitación desde la salida 303 de la puerta AND 304. La ocurrencia del impulso 302 de reloj de habilitación en el circuito biestable 318 de salida del circuito de repetición está controlada por programación.
Cuando la célula EE 320 es programada para contener un cero lógico, una puerta AND 338 conmuta su salida 336 a un cero lógico, y una salida 340 de la puerta NAND 342 conmuta a un valor alto durante la segunda mitad de cada ciclo 61 de reloj para habilitar el circuito biestable 318 de salida del circuito de repetición, sin ninguna repetición de datos, en un tiempo mitad del ciclo 61 de reloj tras la activación del primer circuito biestable 282. Cuando la célula EE 320 es programada para contener un uno lógico y una célula EE 322 es programada para contener un cero lógico, el reloj del circuito biestable 318 de salida será habilitado solamente si ambos circuitos biestables 282 y 284 tienen las mismas salidas Q. El primer y segundo circuitos biestables, 282 y 284, tendrán la misma salida Q solamente si la señal de datos 87 del bus 46 de datos ha sido repetida en la ventana de tiempo seleccionada, una de las ventanas 65 y 67, en cada una de dos tramas sucesivas 62 y 62'. Las salidas Q 324 y 326 del primer y segundo circuitos biestables 282 y 284, respectivamente, son alimentadas en una puerta OR exclusiva 328.
La señal generada en la salida 330 de la puerta OR exclusiva 328, en combinación con la señal generada en la salida de una puerta NOR 344 y una puerta NAND 346 y el estado de las células 320 y 322, originará que el circuito biestable 318 de salida del circuito de repetición sea habilitado inmediatamente después (es decir, medio ciclo 61 de reloj después) de una trama 62' que tiene una segunda repetición consecutiva de las señales de datos 87.
Cuando ambas células EE 320 y 322 están programadas para contener un uno lógico, la patilla del reloj del circuito biestable 318 de salida del circuito de repetición es habilitada inmediatamente después (medio ciclo 61 de reloj después) de una tercera trama 62'', solamente si el primer, segundo y tercer circuitos biestables tienen las mismas señales en sus salidas Q 324, 326 y 332, respectivamente. La señal en la salida 232 del circuito biestable 286 es alimentada en una puerta OR exclusiva 348 junto con la señal en la salida 324 del circuito biestable 282. La señal en la salida 349 de la puerta 348 está a nivel bajo solamente cuando hay una identidad de datos entre la primera y tercera tramas 62 y 62''.
La tabla 1 resume el efecto de programar las células 320 y 322 sobre el verificador de datos.
TABLA 1
Célula EE 320 322
Sin repeticiones 0 0 ó 1
Una repetición 1 0
Dos repeticiones 1 1
De una manera similar, si fuera necesario, el verificador de datos 260 es ampliado para reconocer y responder selectivamente a más de un mínimo de tres ocurrencias de las mismas señales de datos 87 en tramas consecutivas 62, añadiendo más circuitos biestables y más células EE con sus circuitos lógicos programables asociados.
Circuito selector de polaridad
Con el fin de superar las deficiencias del terminal de salida C de los módulos de enlace de datos conocidos, el módulo 32 de enlace de datos tiene un selector 350 de polaridad de circuito lógico por combinación, ilustrada en forma de bloques en la figura 2B, que comprende un circuito independiente de la polaridad 352, figura 9. El circuito independiente de la polaridad 352 recibe la señal A_OUTPUT y la señal B_OUTPUT desde el verificador de datos 260 y recibe también la información de selección de la polaridad desde la EEPROM 354. Como se muestra en detalle en la figura 9, el circuito 352 independiente de la polaridad incluye una puerta AND 356 que tiene dos terminales de entrada 358 y 360 para recibir las señales A_OUPPUT y B_OUTPUT y tiene un terminal de salida 362 para generar una señal C_OUTPUT. A diferencia de los módulos de enlace de datos conocidos, las polaridades de las señales de entrada a la puerta AND 356 de la invención no están restringidas a ser de las mismas polaridades que las señales A_OUTPUT y B_OUTPUT. La polaridad de cada una de las entradas a la puerta AND 356 puede ser individualmente cambiada de forma selectiva a partir de las polaridades de las señales A_OUTPUT y B_OUTPUT. La información de selección de la polaridad desde una de las células EE 364 y de la señal A_OUTPUT son alimentadas a una puerta OR exclusiva 366. La salida 368 de la puerta OR exclusiva genera la señal A_OUTPUT pero con una polaridad selectivamente diferente de su polaridad de entrada. De forma similar, la señal B_OUTPUT y una segunda célula EE 370 son alimentadas a través de otra puerta OR exclusiva 372. La polaridad de la salida de la puerta AND 356 es controlada selectivamente por una tercera célula EE 374 y una puerta Or exclusiva 375, permitiendo así que la señal C_OUTPUT sea cualquier función de combinación lógica de la señal A_OUTPUT y de la señal B_OUTPUT.
Sincronizador de entrada
Haciendo referencia ahora a la figura 2A, el circuito integrado 80 tiene unos circuitos 182 y 184 de control de datos de entrada para aislar las partes subsiguientes del circuito integrado de los cambios en las señales de entrada del canal A y del canal B que tienen lugar durante una ventana de tiempos 65 asociada con un módulo 32 de enlace de datos. EL circuito 182 de control de datos de entrada del canal A es sustancialmente idéntico al circuito 184 de control de datos de entrada del canal B, por tanto solamente se describirá en detalle el circuito de control de datos de entrada del canal A. El circuito 182 de control de datos de entrada del canal A tiene como entradas las señales COIN_A, IINPUT_A, INPUT_WINDOW y INPUT_INHIBIT y como salida la señal INPUT_DATA_A. Como se ilustra con más detalle en la figura 5, el circuito 182 de control de datos de entrada tiene un circuito biestable de datos 400 y una puerta AND 402 de tres entradas. La señal INPUT_A es alimentada a la entrada D 404 del circuito biestable de datos 400 que es habilitado por la señal COIN_A solamente al inicio de la ventana de tiempo 65 asociada con el módulo 32 de enlace de datos. La señal COIN_A está normalmente a nivel bajo y pasa a nivel alto solamente durante la dirección asociada con el módulo 32 de enlace de datos. El circuito biestable de datos 400 es sensible a los bordes. En el borde de subida de la señal COIN_A, el estado de la señal INPUT_A está enclavado en la salida Q 406 del circuito biestable 400 mientras dura la ventana de tiempo 65 del módulo 32 de enlace de datos. La salida Q 406 es alimentada a la puerta AND 402 de tres entradas junto con las señales COIN_A y INPUT_WINDOW. En el modo uno, INPUT_WINDOW está continuamente a nivel bajo y el inversor 408 en una de las entradas 410 de la puerta AND 402 permite a la puerta AND estar habilitada por INPUT_WINDOW. Durante la ventana de tiempo 65 del módulo 32 de enlace de datos, COIN_A está a nivel alto y la puerta AND 402 está habilitada por COIN_A durante la ventana de tiempo del módulo. Por tanto, en el modo uno, la señal IINPUT_A aparece en el terminal de salida 412 de la puerta AND 402 solamente durante la ventana de tiempo 65 del módulo 32 de enlace de datos. Haciendo referencia ahora al diagrama de tiempos, las figuras 17C y 17D, en el modo dos, cada unas de las ventanas de tiempo 67 es el doble de larga que cada ventana de tiempo 65 en el modo uno, pero solamente la primera mitad de cada ventana de tiempo 67 de modo dos está dedicada a la aplicación de señales de entrada al bus 46 de datos. En el modo dos, la señal INPUT_WINDOW funciona con la mitad de la frecuencia de la señal 85 del reloj maestro. En el modo dos, la señal INPUT_WINDOW está a nivel bajo durante la primera mitad de la ventana de tiempo 67 y a nivel alto durante la segunda mitad de la ventana de tiempo. Haciendo referencia de nuevo a la figura 5, el inversor 408 en la entrada 410 de la puerta AND 402 permite que la puerta AND esté habilitada solamente durante la primera mitad de la ventana de tiempo 67 del módulo 32 de enlace de datos. Por tanto, en el modo 2, la señal IINPUT_A aparece en la salida 412 de la puerta AND 402 solamente durante la primera mitad de la ventana de tiempo 67 del módulo 32 de enlace de datos. La salida 412 de la puerta AND 402 forma el terminal de salida 414 del circuito 182 de control de datos de entrada en el cual se genera la señal INPUT_DATA_A. La señal INPUT_DATA_A es alimentada al circuito 420 de gobierno del bus de datos.
Indicador de selección de modo
Haciendo referencia ahora a la figura 15, con el fin de sincronizar el funcionamiento de otros componentes, tales como los registradores de desplazamiento 588 y 590, del módulo 32 de enlace de datos con el funcionamiento del circuito integrado 80, y con el fin de informar a los demás componentes del módulo del modo de funcionamiento, el circuito integrado tiene un solo terminal 110 para transportar alternativamente una señal SYNC 196 y una señal MODE 488. Como se ilustra en forma de bloques en la figura 2B, la señal combinada MODE/SYNC 456 es generada por un circuito 458 de salida de modo/sinc. El circuito 458 de salida modo/sinc tiene cuatro terminales de entrada para recibir como señales de entrada las señales MODE 488, SYNC 196, OSC 136 y POR_DLY 198 y un terminal de salida 468 para generar la combinación MODE/SYNC como señal de salida 456. Ventajosamente, la señal 456 MODE/SYNC es independiente de las señales de entrada del canal A y del canal B y de las señales 87 de datos del bus 46 de datos: El terminal de salida 468 de MODE/SYNC genera periódicamente una señal de salida SYNC 196 siempre que el circuito integrado 80 tenga la alimentación de funcionamiento, excepto durante un corto periodo de tiempo inmediatamente después del arranque debido a una señal POR_DLY de nivel bajo. Naturalmente, no puede haber información de sincronismo en el terminal de salida 468 de MODE/SYNC si el circuito integrado 80 pierde la señal 85 del reloj maestro, pero la información del modo permanecerá en el terminal de salida MODE/SYNC 468 en tal caso.
El circuito 458 de salida de mode/sync está ilustrado con más detalle en la figura 10. La señal POR_DLY de nivel bajo borra un circuito biestable de datos 476. Una señal invertida SYNC 197 y una señal retardada SYNC 196 son alimentadas a una puerta AND 474 para generar un impulso positivo de corta duración en una transición en la que la señal SYNC cae a un nivel bajo. El impulso de corta duración preactiva el circuito biestable de datos 476. Una entrada D 478 del circuito biestable 476 está continuamente al potencial de tierra. La señal OSC 136 es alimentada en la entrada de reloj 480 del circuito biestable 476. Por tanto, la salida Q 482 del circuito biestable 476 está normalmente a un nivel bajo pero es preactivada a un nivel alto por el impulso de corta duración al inicio de cada trama. Sin embargo, la salida Q 482 del circuito biestable 476 permanece en su valor alto solamente durante un ciclo de OSC 136 y después vuelve al valor bajo. La salida Q 482 del circuito biestable 476 pasa a una puerta OR exclusiva 484 junto con la señal MODE 488. La señal MODE refleja el modo seleccionado y almacenado en la EEPROM 354 durante la programación. En el modo uno, MODE = 0 y la puerta OR exclusiva 484 invierte efectivamente la salida Q 482 del circuito biestable 476. En el modo dos, MODE = 1 y la puerta OR exclusiva 484 no cambia la salida Q 482 del circuito biestable 476. Un inversor/memoria intermedia 486 invierte la señal MODE/SYNC 456', independientemente del modo, antes de que la señal MODE/SYNC 456 aparezca en el terminal de salida 110 MODE/SYNC del circuito integrado 80. Como se ilustra en el diagrama de tiempos, figuras 17A y 17B, en el modo uno MODE/SYNC 456 está continuamente en el nivel bajo, excepto que sube a nivel alto durante un ciclo de OSC 136 al inicio de cada trama 62. En el modo dos, MODE/SYNC 456 está continuamente a nivel alto, excepto que pasa a nivel bajo durante un ciclo de OSC 136 al inicio de cada trama 62.
Identificador de trama de multiplexión
Haciendo referencia ahora a la figura 21, la multiplexación de tramas 62 permite a una trama sucesiva 62' transportar datos diferentes a los datos transportados por una trama precedente 62. Haciendo referencia ahora a la figura 2A, el circuito integrado 80 tiene un circuito 490 de reloj múltiplex para generar una señal múltiplex 492 de reloj necesaria para multiplexar las tramas 62. El circuito integrado 80 proporciona también un terminal 108 de salida de manera que la señal de reloj múltiplex (MUX_CLK) 492 podría ser accedida por componentes externos en cantidad relativamente pequeña y relativamente simples en el módulo 32 de enlace de datos. Esta característica supera una de las desventajas de la técnica anterior, que requería generar señales similares por componentes adicionales externos y delicados.
Haciendo referencia ahora a la figura 16, el circuito integrado 80 tiene un terminal 108 de salida de reloj de direcciones múltiplex para ser utilizado por un descodificador 494 en el módulo 32 de enlace de datos para habilitar selectivamente una pluralidad de registradores de desplazamiento 496, 498 y 500. Cada uno de la pluralidad de registradores de desplazamiento 496, 498 y 500 transfiere datos desde el bus 46 de datos a un dispositivo asociado 54, 54', 54'' de campos de salida durante las mismas ventanas de tiempo 65 pero dentro de diferentes tramas 62. El uso de la señal MUX_CLK 492 permite la multiplexación de tramas 62 por división de tiempo. Cuando está hecha la multiplexación por división de tiempos, a cada trama 62 se le da un número de trama. Las ventanas de tiempo 1-4, inclusive, se utilizan para numerar cada una de las tramas 62. La ventana de tiempo 0 no se utiliza en la multiplexación de tramas. El módulo 36 del reloj maestro, figura 1, coloca el número de trama en cada trama 62 poniendo en el bus de datos una serie de cuatro señales, representativa del número de trama, durante las ventanas de tiempo 1-4 de cada trama. Debido a que se utilizan cuatro bits para asignar los números de trama, pueden asignarse hasta dieciséis números diferentes a las tramas. La multiplexación de 16 tramas permite la transmisión en serie de hasta 3.840 bits de datos (16 x 240 bits por trama). Aunque el presente modo de realización utiliza cuatro ventanas de tiempo para multiplexar hasta 15 tramas, es posible utilizar hasta dieciséis ventanas de tiempo para multiplexar hasta 32.768 tramas que transportan hasta 7.864.320 bits de datos (32.768 x 240 bits por trama).
Como se ilustra en forma de bloques en la figura 2A, el circuito 490 de reloj múltiplex tiene ocho terminales de entrada 501-508 en paralelo para aceptar direcciones de trama de ocho bits, y los terminales 509, 510 y 511 para aceptar las señales SYNC, ICLOCK y OUTPUT_WINDOW, respectivamente. El circuito tiene un terminal de salida 513 para entregar a la salida una señal de reloj múltiplex (MUX_CLK) 492.
Como se ilustra con más detalles en la figura 11, el circuito 490 de reloj múltiplex incluye una puerta NAND 514 de ocho entradas 501-508, seis de cuyas entradas tienen inversores para detectar una trama 62 con un número de trama 00000101 = 5. La puerta NAND 514 genera una señal COUNT_5 que tiene normalmente un valor alto pero que está a nivel bajo en un ciclo 61 del reloj maestro tras la detección de la trama con el número de trama cinco.
La señal SYNC 196 activa un circuito biestable RS 512 al inicio de cada trama 62, que genera una salida de valor alto en Q 515 la cual, a su vez, habilita una puerta AND de tres entradas 516. En el modo uno, la señal OUTPU_WINDOW 121 está continuamente a nivel bajo y habilita también la puerta AND 516 de tres entradas. La combinación de las señales SYNC 196 y OUTPUT_WINDOW 121 habilita la señal ICLOCK 192 para ser reproducida en el terminal de salida 513 del circuito 490 de reloj múltiplex hasta que el contador 114 cuenta la quinta trama. Cuando se cuenta la quinta trama, se produce una señal COUNT_5 en la puerta NAND 514, y se hace la reposición del circuito biestable 512. La salida Q del circuito biestable 512 se hace cero, deshabilitando así a la puerta AND 516 de tres entradas después de que el contador 114 cuente cinco tramas 62. Tras la quinta trama 62, no se genera ninguna señal MUX_CLK 492.
En el modo dos, el circuito 490 de reloj múltiplex funciona de forma similar excepto que la señal
OUTPUT_WINDOW 121 es una señal de reloj que funciona al valor mitad de la frecuencia de ICLOCK 192 y en fase con ICLOCK. En el modo dos, la puerta AND 516 de tres entradas habilita la señal ICLOCK 192 para pasar a través del terminal 513 de salida del reloj múltiplex solamente cuando ambas señales
OUTPUT_WINDOW e ICLOCK son negativas. Como se ilustra en el diagrama de tiempos, figura 17C, en el modo dos, MUX_CLK 492' es un tren de impulsos positivos y negativos de anchura diferente.
Como se ilustra en la figura 16, la señal MUX_CLK 492 es alimentada en una entrada 518 del descodificador 494. El bus de datos está conectado a otra entrada 519 del descodificador 494. La señal MUX_CLK 492 permite al descodificador 494 recibir en forma serie los números de trama desde el bus 46 de datos durante las ventanas de tiempo 1-4. La salida del descodificador 494 tiene hasta 16 líneas individuales para habilitar sucesivamente uno de cada uno de los registradores de desplazamiento 496, 498 y 500 durante la trama 62 asociada con cada registrador de desplazamiento.
Programación
Los circuito lógicos del circuito integrado 80 funcionan con una tensión continua interna predeterminada, preferiblemente de 9 voltios aproximadamente. Como se ilustra en forma de bloques en la figura 2B, el circuito integrado 80 tiene un regulador 520 de tensión que acepta una tensión continua de entrada V_{cc} de 12 a 32 voltios y genera la tensión continua interna de funcionamiento V o V_{ref} de aproximadamente 9 voltios. El regulador de tensión 520 es uno de los diversos tipos conocidos y no forma parte de la invención. Los circuitos de paso de señales del circuito integrado 80 están activados para dejar pasar las señales a través del módulo 32 de enlace de datos cuando V_{cc} está dentro de una de las dos gamas de tensión. Preferiblemente, las dos gamas son aproximadamente 12-15 voltios y aproximadamente 18-32 voltios. La tensión continua de entrada V_{cc} y la tensión de referencia V_{ref} son alimentadas en un programador de módulos 232 ilustrados en forma de bloques en la figura 2B. Las otras señales de entrada alimentadas en el programador de módulos son POR, IDATA, ICLOCK, LONG_RST, \div2ICLOCK y las señales de entrada de EEPROM 354. Las señales de salida del programador de módulos son una señal de habilitación de tensión del programa (PVE), una señal de modo de programa/verificación (P/V_MODE), una señal de datos de programa/verificación (P/V_DATA) y las señales de salida a la EEPROM 354.
El programador 232 de módulos está ilustrado con más detalle en la figura 12. El programador de módulos tiene un habilitador de programas que incluye un divisor 530 de tensión que tiene tres resistencias para generar dos tensiones intermedias V_{CC} y tierra. Una de las dos tensiones intermedias es alimentada a una entrada positiva 531 de un comparador 532 de tensión que tiene a V_{ref} como su otra entrada. La otra tensión de las dos tensiones intermedias es alimentada en una entrada negativa 533 de otro comparador 534 de tensión que tiene a V_{ref} como su otra entrada. Cuando V_{cc} está entre aproximadamente 15,5 - 17,5 voltios, las salidas de cada uno de los comparadores de tensión 532 y 534 está a nivel alto y se genera una señal PVE de nivel alto en la salida de una puerta AND 536. El programador de módulos incluye también cuatro circuitos biestables 538, 540, 542 y 544, un contador 546 de cuatro bits, un contador 548 de cinco bits, un convertidor de serie a paralelo 550, un convertidor de paralelo a serie 552, una máquina de estado 553 y al menos once puertas lógicas 554-565 descritas con más detalle más adelante. El contador 546 de cuatro bits está habilitado por una señal LONG_RST de nivel bajo (que indica que no hay transiciones de la señal de reloj) y cuenta 15 transiciones de la línea de datos cuando V_{cc} está entre 15,5 y 17,5 voltios. El contador 546 de cuatro bits es borrado por cualquier transición de la señal de reloj detectada por un elemento 566 de retardo y una puerta OR exclusiva 555. La salida de cuatro bits del contador 546 es introducida en la puerta AND 556 para activar un circuito biestable 538. El circuito biestable 538 está normalmente en un estado de reposición excepto cuando el circuito integrado 80 ha de ser programado o ha de verificarse la programación, en cuyo caso el circuito biestable es activado por la salida del contador 546 de cuatro bits. La señal LONG_RST normalmente de nivel alto es alimentada en un elemento 570 de retardo y en una puerta 557 cuya salida está momentáneamente a nivel bajo en cualquier transición hacia el nivel negativo de la señal LONG_RST y la salida es alimentada a una puerta AND 558 de tres entradas. Las otras entradas de la puerta AND 558 de tres entradas son PVE (una señal PVE de nivel alto es una indicación de que el circuito integrado 80 está listo para la programación) y una señal de final de ocupación (EOB). Se requiere que la señal LONG_RST esté a nivel alto antes de la programación. Sin embargo, el nivel momentáneamente bajo de la entrada LONG_RST originará la reposición del circuito biestable 538 impidiendo así la programación. Cuando las tres entradas a la puerta AND 558 está a nivel alto, la señal de reposición para el circuito biestable 538 es eliminada y se completa una de las etapas preliminares previas a la programación. También se requiere la recepción de quince impulsos en la línea 46 de datos para originar que el circuito integrado 80 quede listo para la programación. Al recibir los quince impulsos, el contador 546 de cuatro bits genera una salida para activar el circuito biestable 538. La salida Q del circuito biestable 538 es denominada señal PV_MODE. Como se ilustra en el diagrama de tiempos, figura 18A, la señal P/V_MODE de FF1 538 hace una transición desde un estado bajo a un estado alto en este punto 539. Una señal PV_MODE de nivel alto es indicativa de que la programación o la verificación está en curso. Una señal Q de nivel bajo del circuito biestable 538 borra un segundo circuito biestable 540.
Los datos de programación son desplazados al circuito integrado 80 de módulos de enlace de datos al módulo 32 de enlace de datos utilizando la línea 44 de reloj y el bus 46 de datos. Como se ilustra en el diagrama de tiempos de las figuras 18A-18C, la cadena de datos contiene un bit de programa/verificación (P/V) y 32 bits de datos. El primer bit es el bit P/V. El bit P/V está a nivel bajo para la programación; el bit P/V está a nivel alto para la verificación. El circuito biestable 540 está habilitado por ICLOCK y está activado cuando el primer bit de programación es de nivel alto. Los 16 primeros bits contienen la dirección del canal A y B (ocho bits cada uno). Los 16 bits siguientes contienen las funciones de control que incluyen la polaridad de la salida A a C, la polaridad de la salida B a C, la selección de modo, la repetición una vez del canal A, la repetición dos veces del canal A, la repetición una vez del canal B, la repetición dos veces del canal B, y la selección de nivel alto de la entrada A/B. Los datos positivos verdaderos son colocados en la línea de datos al inicio del ciclo de reloj (el borde que va a positivo) y son transferidos al circuito integrado a 180º (borde que va a negativo) del ciclo de reloj. Si el bit P/V es de nivel alto, los 32 siguientes ciclos de reloj desplazarán los datos programados a la línea de datos. Un tercer circuito biestable 542 genera una señal COUNT_OF_ONE (cuenta de uno) que habilita el contador 548 de cinco bits para que cuente hasta 32 que es el número de bits de programación. El tercer circuito biestable 542 habilita también un convertidor 550 de serie a paralelo que recibe datos en serie desde el bus de datos durante la programación, es decir, cuando R/W está a nivel bajo y SH_EN está a nivel bajo. Los datos de las células EE (no ilustradas) de la EEPROM 354 son devueltos a un convertidor 552 de paralelo a serie para la extracción desde el circuito integrado 80 a través de una puerta AND 559 y una puerta OR 560 de salida durante la verificación de la programación. Cuando la salida Q del segundo circuito biestable 540 está a nivel bajo, se habilita una puerta AND 561 y se graba sobre las células EE. Cuando la salida Q del segundo circuito biestable 540 está a nivel alto, se habilita una puerta AND 559 y se leen las células EE. La salida de la puerta AND 559 es alimentada en la puerta OR 560 para entregar datos de salida al circuito 420 de gobierno de datos ilustrado en la figura 14. Un contador 548 de cinco bits cuenta 32 ciclos de reloj habilitando así la puerta AND 565 la cual, a su vez, habilita la puerta 561. Cuando la puerta AND 561 está habilitada, proporciona el sincronismo a un cuarto circuito biestable 544 para ser utilizado en una máquina de estado 553. La salida del cuarto circuito biestable 544 proporciona una señal de programa preparado (PROG_RDY) a la máquina de estado 553. Como se ilustra en el diagrama de tiempos, figura 18C, la señal PROG_RDY pasa a nivel alto durante el ciclo 574 de programa que puede borrarse eléctricamente. La máquina de estado 553 controla la grabación en las células EE a través de un circuito lógico 572 de control de programación. La máquina de estado 553 tiene una salida OBUSY que borra el circuito biestable 544 a través de las puertas 562 y 563 y el elemento de retardo 568. Cada uno de los bits de datos será colocado en la línea 46 de datos al inicio de cada ciclo de reloj donde puede ser leído por un programador. Estos datos son negativos verdaderos.
La tensión de alimentación de la programación en el circuito integrado 80 debe ser de 16,5 V de CC \pm 1,0 V de CC. Preferiblemente, se utiliza una resistencia intermedia de 300 \Omega (no ilustrada) entre el bus y el circuito integrado 80. La pérdida de tensión en bornas de esta resistencia es aproximadamente de 0,4 V de CC. La tensión de alimentación compensa esta pérdida.
Los niveles de tensión para las dos líneas de control (línea 44 de reloj y línea 46 de datos) oscila entre el común del bus y la tensión interna V de funcionamiento del circuito integrado 80. Esta tensión es preferiblemente de nueve voltios. Una resistencia de 100 k\Omega (no ilustrada) es parte de cada filtro de entrada 188 y 186 para las líneas de reloj 44 y de datos 46, respectivamente. Estas resistencias se utilizan también para la protección de entrada del circuito integrado 80. Esto permitirá una señal de entrada de varios cientos de voltios sin causar daños al circuito integrado 80 o hacer que funcione incorrectamente. Para hacer compatibles el reloj del programador y las señales de datos con el módulo de enlace de datos de la técnica anterior, descrito en la patente de Riley mencionada anteriormente, se utiliza una señal de 12 voltios. Durante la programación, la frecuencia del reloj está entre 25 kHz y 30 kHz. La frecuencia del reloj se utiliza como referencia de tiempos al grabar en la EEPROM 354.
Como se ilustra en el diagrama de tiempos del ciclo del programa, figura 18C, una vez que los datos han sido desplazados al circuito integrado 80, el ciclo 574 de programa que puede borrarse eléctricamente requiere dos ciclos de 200 ms cada uno. El primer ciclo es un ciclo de borrado, el segundo ciclo es la programación de la EEPROM 354. La salida de la puerta AND 564 de cuatro entradas es alimentada en la entrada habilitadora de reloj del convertidor 550 de serie a paralelo. El tiempo de programación de cada circuito integrado 80 es aproximadamente de 500 ms.
El método de programación del módulo de enlace de datos por la línea 46 del bus de datos y la línea 44 del reloj maestro incluye: Paso uno, eliminar la alimentación del módulo 32 de enlace de datos. Paso dos, aplicar 15,5 a 17,5 voltios de corriente continua al terminal V_{cc} del módulo 32 de enlace de datos. Paso tres, esperar durante un tiempo preseleccionado a que el circuito 190 de reposición de encendido genere una señal POR. Paso cuatro, mantener la señal CLOCK a nivel alto durante un intervalo de tiempo preseleccionado, 70 de la figura 18A, preferiblemente al menos durante 5 \mus y después, continuando manteniendo la señal CLOCK a nivel alto, hacer simultáneamente la transición de la línea de datos quince veces entre el estado alto y bajo. Paso cinco, aplicar la señal 85 del reloj maestro al terminal 84 del reloj maestro del módulo 32 de enlace de datos y esperar un número de ciclos preseleccionado de OSC con el fin de que LONG_RESET pase a nivel alto. Paso seis, enviar un bit P/V 578 de nivel lógico alto, figura 18B, por la línea 46 de datos. Paso siete, enviar 32 bits de datos de programación por la línea 46 de datos. Paso ocho, esperar un tiempo preseleccionado para que la máquina de estado 553 y el circuito lógico 572 de control de programación graben los bits programados en las respectivas células de la EEPROM 354. Los detalles de la máquina de estado 553 y del circuito lógico 572 de control de la programación son bien conocidos en la técnica y no forman parte de la invención. Paso nueve, aplicar corriente continua al terminal V_{cc} con una tensión por encima de 17,5 voltios o por debajo de 15,5 voltios. Paso diez, hacer funcionar el módulo 32 de enlace de datos de acuerdo con la programación. Entre el paso seis y el paso siete la persona que programa el programador 232 de módulos tiene la ventajosa opción de hacer pausa durante un intervalo de tiempo indefinido para prepararse para la programación real. Este intervalo de tiempo se ilustra en el diagrama de tiempos, figuras 18A y 18B como intervalo 576. La programación real se consigue preferiblemente por medio de un dispositivo de programación manual, cuyos detalles son bien conocidos y no forman parte de la invención. Los pasos antes mencionados aseguran que el módulo de enlace de datos no es programado inadvertidamente por ruido en la línea 46 de datos.
Como se ilustra en el diagrama de tiempos, figuras 18D-18F, el método de verificar la programación del módulo de enlace de datos es similar al método de programación excepto en lo siguiente. Paso seis, enviar un bits P/V 596 de nivel lógico bajo, figura 18E, por la línea de datos 46. Paso siete, recibir 32 bits de programación por la línea 46 de datos a través de la línea P/V_DATA y la salida DAT_DRIVE.
Ampliadores de palabras de entrada/salida
A diferencia de los módulos de enlace de datos conocidos, el enlace de datos 32 deja pasar selectivamente bits aislados de datos o bien palabras de datos de múltiples bits, preferiblemente palabras de datos de 8 bits a 16 bits, desde un dispositivo 50 de entrada al bus 46 de datos o desde el bus a un dispositivo 54 de salida. Como se ilustra en la figura 15, el módulo 32 de enlace de datos tiene un circuito integrado 80 y, preferiblemente, dos registradores de desplazamiento 588 y 590. El registrador de desplazamiento 588 es, preferiblemente, un registrador de desplazamiento de paralelo a serie para la recepción paralela de datos desde un dispositivo 580 de campos de entrada de 16 bits y para la transmisión en serie de estos datos sobre el bus 46 de datos. El registrador de desplazamiento 590 es, preferiblemente, un registrador de desplazamiento de 16 bits de serie a paralelo para la transferencia paralela de datos a un dispositivo 582 de campos de salida de 16 bits. El módulo 32 de enlace de datos ilustrado en la figura 15 se utiliza como un módulo de entrada, un módulo de salida, o bien, cuando funciona en el modo dos, como un módulo de entrada y un módulo de salida concurrentemente.
A diferencia de los circuitos integrados de los módulos de enlace de datos anteriores, el módulo 32 de enlace de datos incluye un reloj de desplazamiento en el terminal 104 que incluye en él una reproducción de la señal 85 del reloj maestro durante un intervalo de tiempo 453, figuras 17A-17D, entre una ventana de tiempo 422 de dirección A y una ventana de tiempo 424 de dirección B. Además, el circuito integrado 80 tiene un terminal de salida 106 del reloj de desplazamiento que tiene en él, en el modo uno, una señal invertida 85 del reloj maestro durante el intervalo de tiempo 453 entre la ventana de tiempo 422 de dirección A y la ventana de tiempo 424 de dirección B. Un circuito 430 ampliador de palabras, figura 2A, genera una señal SHIFT_CLK_IN y una señal SHIFT_CLK_OUT en los terminales de salida 104 y 106, respectivamente, del circuito integrado 80.
El ampliador 430 de palabras, ilustrado con más detalle en la figura 13, tiene seis terminales de entrada 431-436 y dos terminales de salida 437 y 438. Un circuito 440 de control de modo genera una señal MODE_CLK que es la señal ICLOCK cuando la célula EE 441 está a nivel bajo y es una señal \div2ICLOCK cuando la célula EE 441 está a nivel alto. El circuito 430 ampliador de palabras incluye un circuito biestable 450 que es borrado por la señal SYNC al inicio de cada trama 62. El circuito biestable 450 tiene normalmente una salida 451 de nivel bajo debido a la entrada 452 puesta a tierra. La señal COIN_A preactiva el circuito biestable y pone la salida 451 a nivel alto. La salida 451 permanece a nivel alto hasta que tiene lugar la ocurrencia de la señal COIN_B a nivel alto.
La salida 451 del circuito biestable 450 es alimentada en una puerta AND 455 junto con MODE_CLK. La salida 444 de la puerta AND 455 genera la señal SHIFT_CLK_OUT y es una reproducción de \div2ICLOCK durante el funcionamiento en modo dos.
El circuito 430 de ampliación de palabras tiene una puerta AND 460 de tres entradas 445-447. Una señal OUTPUT_WINDOW 121 es alimentada en la entrada 447 de la puerta AND 460. La señal OUTPUT_WINDOW es generada por el circuito 120 de control de ventanas ilustrado en forma de bloques en la figura 2A. La figura 13 muestra también, en detalle, una parte del circuito 120 de control de ventanas que genera la señal OUTPUT_WINDOW. La señal OUTPUT_WINDOW está siempre a nivel bajo en el modo uno de funcionamiento, habilitando por ello continuamente a la puerta AND 460. Durante el modo dos de funcionamiento, OUTPUT_WINDOW está a nivel bajo solamente durante la segunda mitad de cada ciclo \div2ICLOCK, habilitando así la puerta AND solamente durante la segunda mitad del ciclo \div2ICLOCK. La señal ICLOCK es alimentada en la entrada 458 de la puerta AND 460, habilitando así a la puerta AND 460 solamente durante la segunda mitad de cada ciclo ICLOCK. Por tanto, durante el modo dos, la salida 461 de la puerta AND 460 es un tren de impulsos positivos y negativos de anchuras diferentes que comienzan en la ventana de tiempo A 422' y terminan en la ventana de tiempo B 424'. La salida 461 de la puerta AND 460 genera la señal SHIFT_CLK_IN. La señal SHIFT_CLK_IN generada durante el modo dos de funcionamiento está ilustrada en las figuras 17C y 17D.
Haciendo referencia de nuevo a la figura 15, las señales de salida de un dispositivo 580 de control de campos son alimentadas en los terminales de salida de un registrador de desplazamiento síncrono de paralelo a serie. El terminal 110 de salida de modo/sinc del circuito integrado 80 está conectada al terminal 584 de desplazamiento de alto/carga (SH/LD) del registrador de desplazamiento 588 de paralelo a serie. Un terminal 106 de salida del reloj de desplazamiento (SCO) del circuito integrado 80 está conectado al terminal de reloj 585 del registrador de desplazamiento 588 de paralelo a serie. El terminal 586 de DATA_OUT del registrador de desplazamiento 588 de paralelo a serie está conectado al bus 46 de datos a través de una puerta OR 598 y un FET 600. Los datos del registrador de desplazamiento 588 de paralelo a serie son transferidos al bus 46 de datos en el borde de bajada de cada impulso SCO. El borde de bajada de cada impulso SCO tiene lugar al inicio de cada ventana de tiempo 65.
El bus 46 de datos está conectado al terminal 592 de DATA_IN de un registrador de desplazamiento síncrono 590 de serie a paralelo. El registrador de desplazamiento síncrono 590 de serie a paralelo está sincronizado por la señal de entrada de reloj de desplazamiento (SCI) introducida en 594 para copiar datos desde el bus 46 de datos en borde de bajada de cada impulso SCI. El borde de bajada de cada impulso SCI tiene lugar medio ciclo 85 del reloj maestro después de la ocurrencia del borde de bajada de cada impulso SCO. Las señales de salida del registrador de desplazamiento 590 de serie a paralelo son alimentadas en los terminales de entrada de un dispositivo 582 de campos controlado por el módulo 32 de enlace de datos.
En el modo dos, los datos son copiados desde el registrador de desplazamiento 588 de paralelo a serie al bus 46 de datos durante la primera mitad del ciclo 85 del reloj maestro y los datos son copiados desde el bus al registrador de desplazamiento 590 de serie a paralelo durante la segunda mitad del ciclo de reloj. Como se ilustra en el diagrama de tiempos de las figuras 17C y 17D, en el modo dos, la señal SCO es una señal invertida 85 de reloj maestro y la señal SCI es un tren de impulsos positivos y negativos de anchura diferente. Los impulsos de anchura diferente son debidos a que la señal OUTPUT_WINDOW es alimentada en la puerta AND 460 de SCI, figura 13. El propósito de los impulsos SCI de anchura diferente es asegurarse de que el borde de bajada de cada impulso SCI tiene lugar dentro de la segunda mitad de la ventana de tiempo 67 de modo dos.
Circuito de protección de tensiones altas
A diferencia de los módulos de enlace de datos conocidos, el circuito integrado 80 del módulo de enlace de datos aísla las señales de entrada del canal A y del canal B, respectivamente, del bus 46 de datos. A diferencia de la técnica anterior, las señales alimentadas en los terminales de entrada 94 y 96 del circuito integrado 80 no controlan la tensión del bus mediante la activación de un transistor interno. En su lugar, el circuito integrado 80 incluye un terminal de salida 112 de gobierno de datos para la conexión a un transistor externo 600, figura 1, para llevar la tensión del bus a un nivel bajo. Como se muestra en forma de bloques en la figura 2A, un circuito 420 de gobierno de datos genera una señal DATA_DRIVE. Como se muestra en la figura 14, el módulo 32 de enlace de datos incluye un circuito integrado 80 y un transistor 600 externo al circuito integrado. En el terminal de entrada 86 del bus de datos se coloca una resistencia 602, preferiblemente de 100 k\Omega, con el fin de limitar la corriente en el circuito integrado 80. El circuito 420 de gobierno de datos está comprendido por una puerta OR 604 de tres entradas que tiene como entradas las señales P/V_DATA, INPUT_DATA_A e INPUT_DATA_B. La señal en el terminal de salida 606 de la puerta OR 604 pasa a través de la resistencia 608 y está disponible fuera del circuito integrado 80 como señal DATA_DRIVE 610 en el terminal 112 de gobierno de datos. La señal DATA_DRIVE 610 activa un transistor externo 600. La figura 14 muestra un transistor de efecto campo (FET) 600; sin embargo se utiliza alternativamente un transistor bipolar. La salida 610 de gobierno del bus de datos está conectada a la puerta 612 del FET 600. La fuente 614 del FET 600 está conectada al bus 46 de datos a través de una resistencia 616, preferiblemente una resistencia de 10 \Omega. El drenaje 618 del FET 600 está conectado a tierra 48. El transistor 600 no se utiliza como amplificador sino más bien como un conmutador.
Durante la ventana de tiempo 422 asociada con el canal A, la señal INPUT_DATA_A está a nivel alto. La señal INPUT_DATA_A a nivel alto origina que la señal de gobierno del bus de datos esté a nivel alto, haciendo así que el FET 600 conduzca. Cuando el FET 600 conduce, la tensión del bus de datos se reduce desde aproximadamente 9,0 voltios que es el nivel lógico bajo o un cero lógico, hasta aproximadamente 0,7 voltios que es un nivel lógico alto o uno lógico. De una forma similar, una señal INPUT_DATA-B y una señal P/V_DATA hacen que el FET 600 conduzca.
El transistor externo 600 es ventajoso porque permite que el circuito integrado 80 del módulo 32 de enlace de datos acepte tensiones y corrientes del bus de datos más altas que las que puede aceptar sin ruptura el transistor interno del circuito integrado de la técnica anterior. Más aún, cuando se expone a una tensión del bus muy alta, el transistor externo 600 sufre una ruptura y se convierte en una fuente de baja impedancia y protege de daños al circuito integrado 80 que es relativamente costoso. El transistor externo 600 sufre una ruptura, ventajosamente, cuando la tensión del bus alcanza alrededor de 60 voltios, protegiendo así el circuito integrado 80 que puede soportar al menos 60 voltios en el bus 46. El transistor externo 600 puede ser sustituido fácil y económicamente si se daña; mientras que el circuito integrado 80 es relativamente costoso y más difícil de sustituir.
Comprobador de integridad del bus de datos
Haciendo referencia ahora a las figuras 15 y 16, el módulo 32 de enlace de datos tiene el comprobador 630 de integridad del bus de datos para determinar la integridad del bus 46 de datos. Cuando el comprobador 630 de integridad determina la presencia de una avería, el comprobador 630 impide que el circuito integrado 80 del módulo 32 de enlace de datos reciba las señales 87 de datos y las señales 85 de reloj del bus 46 de datos y del bus 44 del reloj, respectivamente. El comprobador 630 responderá a tres tipos de averías: una avería a tierra; una avería en la tensión de funcionamiento, incluyendo una avería en alguna tensión intermedia entre la tensión de funcionamiento y tierra; y una avería de bus flotante o abierto. El comprobador 630 está situado en los módulos 32 para actuar como módulos 56 de salida, tal como el módulo 32 de enlace de datos ilustrado en la figura 16, y en los módulos que actúan tanto como módulo 52 de entrada como módulos 56 de salida, tal como el módulo 32 de enlace de datos ilustrado en la figura 15. Sin embargo, el comprobador 630 está presente de forma alternativa en todos los módulos 32, pero no funciona en los módulos 52 de entrada.
En el modo de realización preferido, el comprobador 630 es externo al circuito integrado 80 y está montado en el módulo 32 de enlace de datos. Haciendo referencia ahora a la figura 16, el comprobador 630 comprende tres terminales de entrada; un terminal 632 para recibir las señales 87 del bus 46 de datos, un terminal 634 para recibir las señales 85 del bus 44 del reloj, y un terminal 636 para recibir la señal 456 de modo/sinc del circuito integrado 80. El comprobador 630 tiene dos terminales de salida: un terminal 638 para la conexión al terminal 86 de datos del circuito integrado 80 y un terminal 640 para la conexión al terminal 84 del reloj del circuito integrado 80.
El comprobador 630 actúa durante el periodo 58 de sincronismo entre cada trama 62 de tiempos, figura 21. El periodo 58 de sincronismo es generado por el módulo 36 del reloj maestro cuando el módulo del reloj maestro se detiene periódicamente colocando impulsos de reloj en el bus 44 del reloj. Un bus 46 de datos que funcione apropiadamente está a una tensión positiva relativamente alta (preferiblemente de
9-12 voltios) cuando no hay presentes señales 87 de datos en el bus de datos. El comprobador 630 trabaja conjuntamente con el módulo 36 del reloj maestro. El módulo 36 del reloj maestro ejercita al bus 46 de datos durante cada periodo 58 de sincronismo llevando al bus de datos a nivel bajo durante un intervalo 648, figura 20A, y permitiendo después que el bus de datos vuelva a su estado de tensión positiva normalmente alto. Cuando el módulo 36 del reloj maestro lleva al bus 46 de datos al nivel bajo, simula la presencia de una señal 87', figura 20A, en el bus de datos. La duración del intervalo 648 no es crítica; sin embargo, el intervalo 648 es suficientemente largo para que todos los elementos lógicos se estabilicen, pero no más largo que medio periodo 58 de sincronismo. El circuito en el módulo 36 del reloj maestro que lleva al bus de datos a nivel bajo es bien conocido y no forma parte de la invención. En el funcionamiento en modo dos, la tarjeta de interfaz de ordenador (no ilustrada) realiza, en lugar del módulo 36 del reloj, la operación de llevar al bus 46 de datos al nivel bajo.
El comprobador 630 del bus de datos busca la señal simulada 87' durante el periodo 58 de sincronismo entre cada trama 62 de tiempos. El comprobador 630 permite el funcionamiento normal si se detecta la señal simulada 87' del bus de datos. Sin embargo, el comprobador 630 impide que el módulo 32 de enlace de datos sobre el cual está montado reciba las señales 87 de datos destinadas a ese módulo si no se detecta la señal simulada 87'. El comprobador 630 tiene también un indicador 642 para alertar al operador del sistema 30 de control de la condición de una línea 633 del bus de datos que conduce al módulo 32 de enlace de datos sobre el cual está montado el comprobador. En este contexto, la línea 633 del bus de datos, figura 1, es una rama del bus 46 de datos.
El circuito 631 del comprobador 630 de integridad del bus de datos está ilustrado en detalle en la figura 19. Una puerta NAND 644 de dos entradas tiene ambas entradas 646 y 647 conectadas al bus 46 de datos; sin embargo, entre el bus 46 de datos y una de las entradas 647 de la puerta NAND hay un elemento de retardo con un inversor lógico 652. El terminal 654 de salida de la puerta NAND 644 está acoplado al terminal 656 de entrada S de un circuito biestable RS 658. Cuando la tensión del bus de datos sufre una transición de nivel bajo a alto, un impulso de duración relativamente corta desde la salida de la puerta NAND 644 activa el circuito biestable RS 658. De una manera similar, otra puerta NAND 660 y otro elemento de retardo/inversor 662 genera otro impulso de duración relativamente corta en cada transición de nivel bajo a alto de la señal 85 del reloj maestro. Un terminal 666 de salida de la otra puerta NAND 660 está acoplado al terminal 668 de entrada R del circuito biestable RS 658. El circuito biestable RS 658 sufre una reposición con cada ciclo 61 de reloj; sin embargo, durante el periodo 58 de sincronismo no hay ciclos de reloj, por definición. Las dos puertas NAND 644 y 660 y los dos elementos de retardo 650 y 662 sufren un disparo Schmitt con el fin de comportarse de una manera similar a la histéresis para superar el lento tiempo de subida de las señales 87 de datos y 85 de reloj y para superar el ruido en los buses 46 de datos y 44 de reloj.
Un circuito biestable síncrono 670 de datos tiene su terminal 672 de entrada D conectado a la fuente de tensión positiva de la fuente de alimentación (no ilustrada), haciendo así que se active el circuito biestable 670 siempre que el terminal 674 de entrada de reloj del circuito biestable 670 pase a un nivel alto. El terminal 674 de entrada de reloj es sensible a los bordes y responde solamente a un borde de subida de la señal. Hay conectada una línea 676 desde el elemento de retardo/inversor 662 a una entrada 674 de reloj del circuito biestable 670. Por tanto, el circuito biestable 670 es activado con cada transición de nivel alto a nivel bajo de la señal 85 del reloj maestro. Cuando se activa el circuito biestable 670, aparece una señal XSYNC 664, figuras 20A y 20B, en el terminal 665 de salida Q del circuito biestable 670.
En el arranque, el circuito biestable 670 está inicialmente activado de forma asíncrona por un circuito 696 local de reposición de encendido que comprende un diodo 678, una resistencia 680 y un condensador 682 conectados al terminal de preactivación (PRE) 683 del circuito biestable. El circuito integrado 80 genera un impulso 196 de sincronismo en su terminal 110 de modo/sinc durante el periodo 58 de sincronismo. Una puerta AND 684 en combinación con un elemento de retardo/inversor 686 genera un impulso 688 de reposición, figuras 20A y 20B, en la salida 685 de la puerta AND y una transición de nivel bajo a nivel alto del impulso 196 de sincronismo. El impulso 688 de reposición es alimentado en un terminal 689 de borrado asíncrono (CLR) del circuito biestable 670. Por tanto, la señal XSYNC generada en la salida Q 674 del circuito biestable 670 pasa a nivel bajo en respuesta al impulso 196 de sincronismo del terminal 110 de modo/sinc del circuito integrado 80. En la siguiente transición de nivel bajo a nivel alto de la señal en el terminal 674 de reloj del circuito biestable 670 (que tiene lugar en la transición de nivel alto a nivel bajo de la señal 85 del reloj maestro), el circuito biestable es activado de nuevo y permanece activado hasta la siguiente trama 62 de tiempo.
Un segundo circuito biestable 690 de datos tiene su terminal 692 de entrada D conectado al terminal 694 de salida Q del circuito biestable RS 658. El segundo circuito biestable 690 de datos tiene su terminal 696 de reloj conectado al terminal 674 de salida Q del circuito biestable 670 de datos. El terminal 698 de borrado asíncrono (CLR) del segundo circuito biestable 690 de datos está conectado al circuito local 676 de reposición de encendido. En el arranque, el circuito biestable 690 sufre una reposición y su terminal 702 de salida Q está a nivel bajo. Como resultado, en el arranque, se ilumina un diodo emisor de luz (LED) 704 conectado entre la fuente de tensión positiva de la fuente de alimentación y el terminal Q 702. Además, en el arranque, un terminal 706 de salida Q pasa a nivel alto, colocando así la tensión positiva de la fuente de alimentación en el lado del circuito biestable 690 de los dos diodos 708 y 710.
El segundo circuito biestable 690 de datos toma muestras del estado del terminal 694 de salida Q del circuito biestable RS 658 al final de cada periodo 58 de sincronismo. Si se detecta un borde de subida en el bus 46 de datos por el primer circuito biestable 670 de datos durante el periodo 58 de sincronismo, el terminal 702 de salida Q del segundo circuito biestable 690 de datos se enclava a nivel alto, polarizando inversamente los diodos 708 y 710 y permitiendo el normal funcionamiento del módulo 32 de enlace de datos. El LED 704 permanece apagado. Sin embargo, si no se detecta un borde de subida, el terminal 702 de salida Q del segundo circuito biestable 690 de datos está enclavado a nivel bajo. La ausencia de un borde de subida es indicativa de una avería en el bus 46 de datos. La salida Q a nivel bajo hace que el LED 704 se ilumine. El diodo 708 está conectado entre el terminal Q 706 del circuito biestable 690 y el terminal 86 de entrada del bus de datos del circuito integrado 80. El diodo 710 está conectado entre el terminal Q 706 del circuito biestable 690 y el terminal 84 de entrada del bus del reloj del circuito integrado 80. Si el bus 46 de datos tiene una avería, el terminal Q 706 del circuito biestable 690 estará a nivel alto. Un terminal 706 de salida Q a nivel alto hace que los dos diodos 708 y 710 conduzcan cuando las líneas del bus 44 del reloj o del bus 46 de datos intenten pasar a nivel bajo. Cuando el diodo 708 está conduciendo, el terminal 86 de entrada del bus de datos del circuito integrado 80 permanece al nivel de tensión alta indicativo de una ausencia de una señal 87 de datos. El circuito integrado 80 queda así impedido inmediatamente de responder a las señales 87 en el bus 46 de datos. A diferencia de la técnica anterior, no hay un retardo significativo entre la detección de una avería y el impedimento en el módulo 3 de enlace de datos de recibir las señales 87 del bus de datos. Por tanto, a diferencia de la técnica anterior, el módulo 32 de enlace de datos dejará inmediatamente de generar señales de control para controlar uno o más dispositivos de salida conectados al módulo 32 de enlace de datos. Esto es ventajoso porque cualquier señal 87 en el bus 46 de datos es probablemente falsa debido a la condición de avería en el bus de datos. Cuando el diodo 710 está conduciendo, el terminal 84 de entrada del bus del reloj en el circuito integrado 80 permanece en el nivel de tensión alta generando así, en solo uno de los módulos 32 de enlace de datos, una pérdida de la señal 85 del reloj maestro. El circuito 240 de detección de la pérdida de reloj, interno al circuito integrado 80, apaga el circuito integrado 80 poco después de que el comprobador 630 empiece a impedir que el circuito integrado reciba la señal 85 del reloj maestro.
Aunque se ha ofrecido una descripción detallada del modo de realización preferido de la invención, deberá apreciarse que pueden hacerse muchas variaciones al mismo sin apartarse del ámbito de la invención como queda establecida en las reivindicaciones anexas.

Claims (10)

1. Un módulo (32) de enlace de datos que tiene medios (122) para generar señales de control de salida como respuesta a señales de entrada recibidas en un terminal (94) de entrada de un bus de datos en base a una división de tiempos durante una ventana de tiempo asociada de una pluralidad de ventanas de tiempo por multiplexación de división de tiempos, caracterizado por un acondicionador (180) de señales de entrada que comprende:
A. Medios (146, 150) para iniciar la generación de un impulso de datos intermedio como respuesta a una señal de entrada presente en el terminal de entrada del bus de datos que excede de una tensión umbral de iniciación del impulso;
B. Medios (148, 150) para finalizar la generación del impulso de datos intermedio como respuesta a la señal de entrada presente en el terminal de entrada del bus de datos que disminuye por debajo de una tensión umbral de terminación del impulso diferente de la tensión umbral de iniciación del impulso;
C. Un comprobador (162, 164) de continuidad del impulso intermedio para determinar si existe el impulso de datos intermedio en cada ocurrencia de una pluralidad de ocurrencias de una ventana de tiempo de dirección asociada con el módulo de enlace de datos; y
D. Medios (172) que responden al comprobador de continuidad del impulso intermedio para generar una señal de entrada acondicionada solamente cuando se determina si existe el impulso de datos intermedio durante cada una de dichas ventanas de tiempo de dirección.
2. El módulo de enlace de datos de la reivindicación 1 en el cual la tensión umbral del inicio del impulso de datos es aproximadamente el 75% de una magnitud preseleccionada de tensión nominal de una señal de control de entrada recibida en el terminal de entrada del bus de datos.
3. El módulo de enlace de datos de la reivindicación 2, en el cual la tensión umbral de terminación es aproximadamente el 25% de la magnitud preseleccionada de la tensión nominal de las señales de control recibidas en el terminal de entrada del bus de datos.
4. El módulo de enlace de datos de la reivindicación 1, 2 ó 3, que incluye un circuito de conformación de onda de histéresis para proporcionar una histéresis de aproximadamente el 50%.
5. El módulo de enlace de datos de la reivindicación 1, 2, 3 ó 4, en el cual el comprobador de continuidad de impulsos incluye
un registrador de desplazamiento,
un reloj que funciona a una frecuencia mayor que la frecuencia de un ciclo de dirección asociado con el módulo de enlace de datos, y
medios para desplazar el impulso de datos intermedio en las sucesivas etapas del registrador de desplazamiento.
6. Un método para generar señales de control de salida en un módulo (32) de enlace de datos como respuesta a señales de entrada recibidas en el terminal (94) de entrada en el bus de datos, siendo generadas las señales de control de salida en base a división de tiempos durante una ventana de tiempo asociada de una pluralidad de ventanas de tiempo por multiplexación por división de tiempos, caracterizado por los pasos de:
A. Iniciar la generación de un impulso de datos intermedio como respuesta a una señal de entrada presente en el terminal de entrada del bus de datos que excede de una tensión umbral de iniciación del impulso;
B. Finalizar la generación del impulso de datos intermedio como respuesta a la señal de entrada presente en el terminal de entrada del bus de datos que disminuye por debajo de una tensión umbral de terminación del impulso diferente de la tensión umbral de iniciación del impulso;
C. Determinar si existe el impulso de datos intermedio en cada una de las ocurrencias de una pluralidad de ocurrencias de una ventana de tiempo de dirección asociada con el módulo de enlace de datos; y
D. Generar una señal de entrada acondicionada solamente cuando se determina si existe el impulso de datos intermedio durante cada una de dichas ventanas de tiempo de dirección.
E. Generar dichas señales de salida en dichas ventanas de tiempo de acuerdo con dicha señal de entrada acondicionada.
7. El método de la reivindicación 6 en el cual la tensión umbral que inicia el impulso de datos es aproximadamente el 75% de una magnitud preseleccionada de la tensión nominal de una señal de control de entrad recibida en el terminal de entrada del bus de datos.
8. El método de la reivindicación 6 en el cual la tensión umbral de terminación es aproximadamente el 25% de la magnitud preseleccionada de la tensión nominal de las señales de control recibidas en el terminal de entrada del bus de datos.
9. El método de la reivindicación 6, 7, u 8, que incluye la generación de un onda de histéresis para proporcionar una histéresis de aproximadamente el 50%.
10. El método de la reivindicación 6, 7, 8 ó 9, en el cual la determinación de que exista un impulso de datos intermedio en cada ocurrencia de una pluralidad de ocurrencias de una ventana de tiempo de dirección asociada con el módulo de enlace de datos incluye:
operar con una frecuencia de reloj mayor que la frecuencia del ciclo de dirección asociado con el módulo de enlace de datos, y
medios para desplazar el impulso de datos intermedio en las sucesivas etapas de un registrador de desplazamiento.
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