SU1682993A1 - Устройство дл синхронизации пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в блоках синхронизации с адаптацией времени выдачи синхронизирующих сигналов Цель изобретени  - повышение надежности за счет сокращени  времени коррекции временной диаграммы. Поставленна  цель достигаетс  тем, что в устройство введены дешифратор, элемент И, три элемента НЕ, элемент И-НЕ. Устройство позвол ет осуществл ть одновременно коррекцию задержек между всеми синхросигналами временной диаграммы 1 ил

Description

Изобретение относитс  к вычислительной технике и может быть использовано в блоках синхронизации с адаптацией времени выдачи синхронизирующих сигналов

Цель изобретени  - повышение надежности за счет сокращени  времени коррекции временной диаграммы

На чертеже представлена схема устройства .

Устройство содержит первый 1, второй 2 и третий 3 триггеры, первый 4. второй 5, третий 6, четвертый 7, п тый 8, шестой 9 и седьмой 10 элементы ИЛИ, первый 11 и второй 12 элементы И, счетчик 13, элемент И-НЕ 14. первый 15 и второй 16 дешифраторы , первый 17, второй 18, третий 19 и четвертый 20 элементы НЕ и элемент И-НЕ 21, вход 22 разрешени  увеличени  временного сдвига выходных синхросигналов устройства , вход 23 разрешени  работы устройства, выходы 24-30 увеличени  задержки синхросигналов, выходы 31-37 начала настройки синхросигналов, выход 38 признака отказа, выход 39 признака режима

настройки, выход 40 разрешени  коррекции временной диаграммы выход 41 ограничени  временного сдвига выходных синхро сигналов, группу входов 42-48 ограничени  задержки

Устройство работает следующим образом .

Вначале устройство приводитс  в исходное состо ние путем обнулени  триггеров 1 и 2 и счетчика 13 (цепь начальной установки на чертеже не показана) После этого устройство переходит в режим на- стоойки синхросигналов (СС), в процессе ко- торой с помощью ЭВМ или средств встроенного контрол  проводитс  тестирование управл емого объекта, например оперативной пам ти. При каждом обращении к ней формирователь синхросигналов выдает последовательность СС, врем  задержки между которыми определ етс  числом раздел ющих их элементарных шагов, причем начальна  последовательность СС устанавливаетс  с достаточно большими временными интервалами между всеми синхросигналами.

in

о

00

ю ю ю со

что гарантирует надежную работу пам ти, но не обеспечивает высокого быстродействи , дл  повышени  быстродействи  устройство выдает в формирователь синхросигналов управл ющие сигналы, вы зывающие сдвиг СС. Настройка заканчиваетс  установкой всех синхросигналов вблизи границы области устойчивой работы , на рассто нии, обеспечивающем надежную работу ОЗУ при небольших колебани х температуры и питающих напр жений. По окончании настройки устройство переходит в рабочий режим, в течение которого производитс  запись и считывание из ОЗУ полезной информации.

В рабочем режиме в оперативной пам ти возможно по вление сбоев, например из-за значительных изменений температуры или питающих напр жений, веро тность которых возрастает с увеличением продолжительности работы ОЗУ. При этом установленных в режиме настройки интервалов между СС может оказатьс  недостаточно дл  надежного функционировани  пам ти в новых услови х. В последнем случае устройство формирует управл ющие сигналы, вызывающие сдвиг СС в глубину области устойчивой работы на небольшое число элементарных шагов, повыша  тем самым надежность работы ОЗУ без значительного снижени  быстродействи .

Назначение входных и выходных сигналов устройства состоит в следующем.

Последовательность импульсов на каждом из выходов 24-30 вызывает постепенное увеличивание задержки соответствующего СС с шагом с. Импульс на каждом из выходов 31-37 означает переход к настройке соответствующего СС, вызыва  его смещение к началу формировани  временной диаграммы .

Выход 40 - разрешение коррекции (РК) - импульс на этом выходе вызывает расши рение временной диаграммы в рабочем режиме .

Выход 39 - низкий уровень - режим настройки, высокий - рабочий режим (РР)

Выход 38 - низкий уровень означает наличие в пам ти устойчивого отказа (УО), независ щего от ее временной диаграммы

Выход 41 - ограничение сдвига (ОС) высокий уровень указывает на невозможность дальнейшего увеличени  задержки синхросигналов.

Входы 23 и 22 - конец тестировани  (КТ) и ошибка (ОШ) - по вление импульса на одном из этих входов означает соответст венно работоспособность и неработосгю собность пам ти при данной временной диаграмме.

Входы 42-48 - высокие уровни указывают на невозможность дальнейшего увеличени  задержки соответствующего СС.

Так как начальна  последовательность

СС устанавливаетс  формирователем синхросигналов с достаточно большими интервалами между всеми синхронизирующими сигналами, то при отсутствии в пам ти неисправности ее тестирование закончитс 

0 успешно и на вход 23 устройства будет выдан отрицательный импульс. В дальнейшем он поступит на первый вход элемента ИЛИ 5 и вход элемента НЕ 20, пройд  который, обнулит триггер 3. Так как триггер 2 и счет5 чик 13 наход тс  в нулевом состо нии, на выходе элемента ИЛИ 10 и втором входе элемента ИЛИ 5 присутствует логический ноль (низкий уровень напр жени ). В результате отрицательный импульс проходит

0 элемент ИЛИ 5 и поступает на стробирую- щий вход дешифратора 16. В этот момент на информационных входах дешифратора 16 присутствуют логические нули, поэтому отрицательный импульс по витс  на его пер5 вом выходе, с выхода 31 устройства он выдаетс  в формирователь синхросигналов, что вызывает сдвиг первого СС с некоторого исходного положени  в начало временной диаграммы. Одновременно отрицательный

0 импульс с выхода элемента ИЛИ 5 проходит элемент НЕ 17, при этом на суммирующем входе счетчика 13 по вл етс  положительный импульс, который своим задним фронтом увеличивает его содержимое на

5 единицу и на информационных входах дешифраторов 15 и 16 оказываетс  код (001). Отрицательный импульс с выхода элемента ИЛИ 5 поступает также на второй вход элемента ИЛИ 6 и первый вход элемента ИЛИ

0 7, но на их выходы не проходит, так как триггер 1 обнулен и на первом входе элемента ИЛИ 6 и втором входе элемента ИЛИ 7 присутствуют логические единицы (высокие уровни напр жени ).

5По заднему фронту отрицательного импульса на выходе элемента ИЛИ 5 триггер 1 переходит в единичное состо ние и на первом входе элемента ИЛИ 6 и втором входе элемента ИЛИ 7 по вл ютс  логические ну0 ли. Логическа  единица с пр мого выхода триггера 1 псступает на второй вход элемента И-НЕ 14, на всех трех входах которого оказываютс  высокие уровни напр жени , логический ноль с его выхода поступает на

5 третий вход элемента ИЛИ 7. первый вход элемента ИЛИ 8 и информационный вход триггера 2.

Если смещение первого СС в начало временной диаграммы вызывает нарушение работоспособности пам ти, отрицательный импульс поступает на вход 22 устройства , он проходит элемент ИЛИ 4 и поступает на третий вход элемента ИЛИ 8 и первый вход элемента И 12. С выхода последнего отрицательный импульс поступает на синхровход триггера 2, однако его состо ние не изменитс , поскольку на информационном входе присутствует низкий уровень напр жени . На первом и втором входах элемента ИЛИ 8 наход тс  логические нули, поэтому отрицательный импульс проходит на его выход и поступает на второй вход элемента И 11, а затем на строби- рующий вход дешифратора 15, поскольку на его информационных входах присутствует код (001), то отрицательный импульс выдаетс  на выход 24 устройства, что вызывает увеличение задержки первого СС на один шаг Ј . При поступлении отрицательного импульса вновь на вход 22 процесс повтор етс .

Постепенное наращивание числа шагов между началом временной диаграммы и первым СС происходит до тех пор, пока работоспособность пам ти не восстанавливаетс  и отрицательный импульс не поступит на вход 23 устройства. С выхода элемента ИЛИ 5 он проходит на первый вход элемента ИЛИ 7, поскольку на его втором и третьем входах присутствуют логические нули, то отрицательный импульс оказываетс  на первом входе элемента И 11 и далее поступает на стробирующий вход дешифратора 15, при этом обеспечива  дополнительный сдвиг первого СС на один шаг в глубину области устойчивой работы (успешное прохождение теста без такого сдвига может быть случайным). Одновременно отрицательный импульс с выхода элемента ИЛИ 5 поступает на стробирующий вход дешифратора 16. Так как на его информационных входах присутствует код (001), то отрицательный импульс выдаетс  на выход 32 устройства, что приводит к смещению второго СС в начало временной диаграммы . Отрицательный импульс с выхода элемента ИЛИ 5 также поступает на вход элемента НЕ 17. На суммирующем входе счетчика 13 по вл етс  положительный импульс , своим задним фронтом увеличивающий его содержимое на единицу, и на информационных входах дешифраторов 15 и 16 оказываетс  код (010).

Установка синхросигналов со второго по седьмой происходит аналогично.

При настройке седьмого СС на информационных входах дешифратора 15 присутствует код (111). По окончании настройки на вход 23 устройства поступает отрицательный импульс. Пройд  элемент ИЛИ 5, элемент ИЛИ 7, элемент И 11, дешифратор 15, он выдаетс  на выход 30 устройства, вызыва  дополнительный сдвиг седьмого СС на один шаг. Одновременно по заднему фрон- 5 ту положительного импульса на выходе элемента НЕ 17 содержимое счетчика 13 увеличиваетс  на единицу. При этом на его первых разр дных выходах оказываютс  логические нули, а на последнем - логическа 

10 единица, поступающа  на первый вход элемента ИЛИ 10. В результате, на выход 39 устройства выдаетс  признак рабочего режима , свидетельствующий о готовности пам ти к работе. Логическа  единица с выхода

5 элемента ИЛИ 10 также поступает на вход элемента НЕ 18, информационный вход триггера 3 и вторые входы элементов ИЛИ 5 и 8. Таким образом, прохождение последующих импульсов со входа 23 устройства

0 на выход элемента ИЛИ 5 блокируетс  логической единицей на его втором входе.

Если в пам ти присутствует неисправность , не завис ща  от ее временной диаграммы , то отрицательный импульс после

5 первого тестировани  поступит на вход 22 устройства. В этот момент на втором входе элемента ИЛИ 4 присутствует низкий уровень напр жени , так как триггер 2 обнулен. Отрицательный импульс со входа 22 прохо0 дит на выход элемента ИЛИ 4 и, пройд  через элемент И 12, поступает на синхроо- ход триггера 2. На его информационном входе присутствует высокий уровень напр жени , поскольку триггер 1 находитс  в ну5 левом состо нии и на втором входе элемента И-НЕ 14 присутствует логический ноль. В результате триггер 2 переходит в единичное состо ние и с его инверсного выхода на вход 38 устройства выдаетс  при0 знак устойчивого отказа. Одновременно логическа  единица с пр мого выхода триггера 2 поступает на второй вход элемента ИЛИ 10, а затем на выход 39 как признак рабочего режима.

5 В случае, если при настройке какого-либо из синхросигналов в ОЗУ по вилась неисправность , не завис ща  от его временной диаграммы, to отрицательный импульс выдаетс  на вход 22 устройства до

0 тех пор, пока на соответствующий вход 42- 48 не поступает логическа  единица, причем на вход 42 логическа  единица подаетс  при достижении первым СС максимально возможной задержки, на вход 43 - при дости5 жении вторым СС максимально возможной задержки, котора  меньше максимальной на один шаг, на вход 44 - на два шага и так далее. При этом на выходе элемента ИЛИ- НЕ 21 оказываетс  логический ноль, поступающий на третий вход элемента И-НЕ 14 и

вход элемента НЕ 19. С выхода последнего на выход 41 устройства выдаетс  логическа  единица, свидетельствующа  о достижении каким-либо из синхросигналов предела увеличени  задержки относительно начала временной диаграммы, одновременно с выхода элемента И-НЕ 14 логическа  единица поступает на информационный вход триггера 2, первый вход элемента ИЛИ 8 и третий вход элемента ИЛИ 7. При последующем поступлении отрицательного импульса на вход 22 триггер 2 устанавливаетс  в единицу , и на выход 38 устройства выдаетс  признак устойчивого отказа, а на выход 39 - признак рабочего режима. При этом отрицательный импульс с выхода элемента ИЛИ 4 не проходит на выход элемента ИЛИ 8 из-за присутстви  логической единицы на его первом входе.

В рабочем режиме продолжаетс  тестирование пам ти с помощью ЭВМ или блока встроенного контрол  и при отсутствии в ней ошибок на вход 23 устройства периодически поступают отрицательные импульсы, Однако присутствие высокого уровн  на втором входе элемента ИЛИ 5 не позвол ет им пройти на его выход, и сформированна  при настройке последовательность СС сохран етс .

При значительном изменении температуры или питающих напр жений в пам ти может быть обнаружена ошибка, и на вход 22 устройства поступит отрицательный импульс . Если ни на одном из входов 42-48 нет логической единицы, то на всех трех входах элемента И-НЕ 14 сохран ютс  высокие уровни напр жени , и триггер 2 останетс  в нулевом состо нии. Отрицательный импульс с выхода элемента ИЛИ 4 поступает на третий вход элемента ИЛИ 9. Так как на его остальных входах присутствуют логические нули (на входе элемента НЕ 18 находитс  логическа  единица, на выходе элемента НЕ 19 отсутствует признак предела увеличени  задержки в глубину области устойчивой работы, триггер 3 обнулен), отрицательный импульс выдаетс  на выход 40 устройства. В результате происходит одновременное увеличение задержки всех синхросигналов. Причем первый СС смещаетс  относительно своего предыдущего положени  в глубину области устойчивой работы на один шаг, второй СС - на два шага, третий СС - на три и так далее, что приводит к расширению временной диаграммы. Одновременно отрицательный импульс с выхода элемента ИЛИ 4 поступает на синхровход триггера 3, перевод  его своим задним фронтом в единичное состо ние (в этот момент на информационном входе триггера 3 присутствует

логическа  единица). При этом на первом входе элемента ИЛИ 9 оказываетс  логическа  единица, а на первом входе элемента И-НЕ 14 логический ноль, вызывающий

по вление логической единицы на информационном входе триггера 2

Если расширение временной диаграммы не приводит к устранению ошибки в пам ти , то при поступлении очередного

0 отрицательного импульса на вход 22 устройства триггер 2 устанавливаетс  в единицу, и с его инверсного выхода выдаетс  признак устойчивого отказа. При этом отрицательный импульс с выхода элемента ИЛИ 4, по5 ступающий на третий вход элемента ИЛИ 9, на его выход не проходит из-за присутстви  логической единицы на первом входе.

Если после расширени  временной диаграммы восстанавливаетс  работоспособ0 ность пам ти, то отрицательный импульс поступает на вход 23 устройства. При этом положительный импульс с выхода элемента НЕ 20 поступает на вход сброса триггера 3 и обнул ет его. Тогда на первом входе эле5 мента ИЛИ 9 оказываетс  логический ноль, а на первом входе элемента И-НЕ 14 - логи ческа  единица. В дальнейшем временна  диаграмма может быть вновь расширена в случае поступлени  отрицательного им0 пульса на вход 22.

Расширение временной диаграммы происходит до тех пор, пока на один из входов 42-48 не поступит логическа  единица и на выход 41 устройства не будет выдан

Claims (2)

1. 5 признак ограничени  сдвига СС. При этом на четвертом входе элемента ИЛИ 9 оказываетс  логическа  единица, а на третьем входе элемента И-НЕ 14 - логический ноль, вызывающий по вление логической едини0 цы на информационном входе триггера
2. 2. Следовательно, с поступлением очередного отрицательного импульса на вход 22 устройства расширение временной диаграммы не производитс , а на выход 38 устройства вы5 даетс  признак устойчивого отказа. Формула изобретени  Устройство дл  синхронизации пам ти, содержащее три триггера, шесть элементов ИЛИ, два элемента И, счетчик, элемент И0 НЕ, первый дешифратор и первый элемент НЕ, причем первый вход первого элемента ИЛИ  вл етс  входом разрешени  увеличени  временного сдвига выходных синхросигналов устройства, первый вход второго

   5 элемента ИЛИ  вл етс  входом разрешени  работы устройства, информационный вход первого триггера соединен с шиной единичного потенциала устройства, инверсный выход первого триггера соединен с первым входом тортцего элемента ИЛИ, первый

   вход четвертого элемента ИЛИ соединен с выходом второго элемента ИЛИ, стробилу ющий вход первого дешифратора соединим с выходом первого элемента И рчзр днн выходы счетчика с первого по п л соедине ны с информационными входами первого дешифратора, инверсные выходы которого  вл ютс  выходами увеличени  задержки синхросигналов устройства, выход элемента И-НЕ соединен с информационным RVO дом второго триггера, отличающеес  тем, что, с целью повышени  надежнос м за счет сокращени  времени коррекции чре менной диаграммы, в него введены элемемi ИЛ И-НЕ, второй дешифратор агорой тре тий и четвертый элементы KF и седьмой элемент ИЛИ, причем выход второго элемента ИЛИ соединен с синхровходом первого триггера,вторым входом треть ;го элемента ИЛИ, входом перрого элемента НЕ и стробирующим входом второго деши ь ратора, инверсные выходы которого  вл ютс  выходами начала настройки синхросигналов устройства выход четрер того элемента ИЛИ соединен с первым вхо- дом первого элемента И, второй вход которого соединен с выходом п того эле мента ИЛИ, второй вход четвертого элемен та ИЛИ соединен с инверсным дчходом первого триггера, выход элемента И НЕ со единен с третьим входом четвертого эле мента ИЛИ и первым влодом п того элемента ИЛИ, инверсный выхо/1, триггера  вл етс  выходом о1 кззч устройства, первый вход элемента I, Р1 ; - единен с инверсным выходом третьегэтииг гера, пр мой выход которого соединен с первым входом шестого элемента ИЛИ RK-- ход второго элемента И гоединен с сип кров- ходом второго триггера, информационные

   аход .: второго дешифратора соол мрмы г соответствующими информационными вхо дами первого дешифратора (rv 1)-и разр д ный выход счетчика соединен с первым входом седьмого элемента ИЛИ выход ко торого соединен с информационным вхо дом третьего триггера, вторым входом второго элемента ИЛИ.вторым входом п то го лемента ИЛИ. входом второго элемента НЕ и  вл етс  выходом признака режима нлстройки устройства пр мой выход первого триггера соединен с вторым входом элемента И-НЕ. третий вход которого соединен с входом третьего элемента НЕ и выходом пемента ИЛИ-НЕ выход второго элемента Г соединен с вторым входом шестого эле мента ИЛИ, выход которого  вл етс  выходом разрешени  коррекции временной диаграммы устройства выход первого элемента ИЛИ соединен с третьим входом п  того элемента ИЛИ синхрсвходом третьего триггера третьим входом шестого элемента ИЛИ и перрым входом второго элемента И, пр мо второго триггера соединен с вторым входом первого элемента ИЛИ и вторым РХОДОМ седьмого элемента ИЛИ, выход третьего эпем°нта HF --оединен с четвертым вводом шестою элемента ИЛИ и  вл етс  выходом ограничени  гфеменного сдвига cbtvo/iHivx синхоосигнчлов устройства , выход Р рьсго ИГ соединен со счегчым входом счетчика входы элемента 1 ЛИ-НЕ  вп ют -р в,идамм Огр иичени  зэ- дер кисинхросипнапов устройства, вход сброса ч 0 третьргэ триггера соединен с выходом ча вэртого элемен-з НЕ вход которого соеди- ен с первым входом второго элемента ИЛИ,  ылод третьего элемента ИЛИ соединен с вторым чходом второго элемента И