KR19980039922A - 반도체 메모리 장치의 테스트 모드 선택회로 - Google Patents
반도체 메모리 장치의 테스트 모드 선택회로 Download PDFInfo
- Publication number
- KR19980039922A KR19980039922A KR1019960059040A KR19960059040A KR19980039922A KR 19980039922 A KR19980039922 A KR 19980039922A KR 1019960059040 A KR1019960059040 A KR 1019960059040A KR 19960059040 A KR19960059040 A KR 19960059040A KR 19980039922 A KR19980039922 A KR 19980039922A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- terminal
- mode
- output terminal
- inverter
- Prior art date
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 노멀 테스트 모드를 선택하기 위한 반도체 메모리 장치의 테스트 모드 선택회로에 관한 것이로써, 본 발명은 외부로부터 인가되는 외부 어드레스를 입력받아, 제 1 신호에 응답하여 정상 동작 모드시 상기 외부 어드레스를 제 1 출력단자로 출력하는 제 1 모드 선택수단과; 외부로부터 인가되는 제 2 신호를 입력받아, 제 3 신호에 응답하여 테스트 모드시 상기 제 2 신호를 제 2 출력단자로 출력하고 정상 동작 모드시 상기 제 2 신호를 상기 제 1 출력단자로 출력하는 제 2 모드 선택수단과; 상기 제 2 신호 및 상기 제 3 신호를 입력받아, 프로그램 모드시 상기 두 신호를 디코딩한 제 4 신호를 제 3 출력단자로 출력하는 제 3 모드 선택수단으로 이루어졌다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 노멀 테스트 모드를 선택하기 위한 반도체 메모리 장치의 테스트 모드 선택회로에 관한 것이다.
UV-EPROM은 시스템 데이터가 결정되기 이전에 ROM 포토타이핑용으로 사용될 수 있다. 그러나, EPROM들은 ROM에 비해 훨씬 더 비싸다. 그 이유는 EPROM은 데이터를 소거하기 위해 UV빛이 통과할 수 있는 창을 갖는 특별한 패키지에 담겨져야만 하기 때문이다. 포토타이핑과 같은 응용분야에서는 데이터를 소거할 필요가 없다. 이러한 경우 EPROM은 일정한 플라스틱 패키지에 담겨지고, 단지 한 번 프로그램될 수 있다. 이러한 플라스틱 패키지 EPROM을 OTP(one time programmable) EPROM이라 한다.
통상적으로, 상기 OTP EPROM에 있어서 프로그램 모드를 지정하기 위해서는 고전압을 사용하게 된다. 그리고, 고전압의 테스트 모드 진입은 첫째, 모드 진입의 정확한 시점을 알지 못하기 때문에 테스트 및 셋업(SET UP)시 시간 지연을 초래한다. 이로인해, 양산성에 영향을 미치게 되는 문제점이 생겼다. 둘째, 고전압 모드 진입으로부터 회로의 안정성이 확보되지 않으면 최종 테스트 후에 제품 불량의 원인이 될 수 있는 문제점들이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 노멀 테스트 모드를 선택하기 위한 반도체 메모리 장치의 테스트 모드 선택회로를 제공하는데 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 테스트 모드 선택회로의 상세 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
10 : 제 1 모드 선택수단 20 : 제 2 모드 선택수단
30 : 제 3 모드 선택수단
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 외부 어드레스를 입력받아, 제 1 신호에 응답하여 정상 동작 모드시 상기 외부 어드레스를 제 1 출력단자로 출력하는 제 1 모드 선택수단과; 외부로부터 인가되는 제 2 신호를 입력받아, 제 3 신호에 응답하여 테스트 모드시 상기 제 2 신호를 제 2 출력단자로 출력하고 정상 동작 모드시 상기 제 2 신호를 상기 제 1 출력단자로 출력하는 제 2 모드 선택수단과; 상기 제 2 신호 및 상기 제 3 신호를 입력받아, 프로그램 모드시 상기 두 신호를 디코딩한 제 4 신호를 제 3 출력단자로 출력하는 제 3 모드 선택수단을 포함한다.
이 실시예에 있어서, 상기 제 1 모드 선택수단은 상기 제 1 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 신호가 입력되는 제 1 입력단자 및 상기 제 1 인버터의 출력단자에 각 제어단자가 연결되며, 상기 외부 어드레스가 입력되는 제 2 입력단자와 노드 1 사이에 전류통로가 연결된 제 1 전송게이트와; 상기 제 1 입력단자에 게이트 단자가 연결되며, 상기 노드 1과 접지전압이 인가되는 접지단자 사이에 채널이 연결된 NMOS 트랜지스터와; 상기 노드 1과 상기 제 1 출력단자 사이에 연결된 제 2 인버터로 구성된다.
이 실시예에 있어서, 상기 제 2 모드 선택수단은 상기 제 3 신호가 입력되는 제 3 입력단자와 노드 2 사이에 연결된 제 3 인버터와; 상기 제 3 인버터와 상기 제 3 입력단자에 각 제어단자가 연결되며, 상기 제 2 신호가 입력되는 제 4 입력단자와 상기 제 1 출력단자 사이에 전류통로가 연결된 제 2 전송게이트와; 상기 제 3 인버터와 상기 제 3 입력단자 사이에 각 제어단자가 연결되며, 상기 제 4 입력단자와 상기 제 2 출력단자 사이에 전류통로가 연결된 제 3 전송게이트로 구성된다.
이 실시예에 있어서, 상기 제 3 모드 선택수단은 상기 제 2 신호의 위상을 반전시켜 출력하는 제 4 인버터와; 상기 제 4 인버터의 출력단자와 상기 제 3 입력단자에 각 입력단자가 연결된 낸드 게이트로 구성된다.
이와같은 회로에 의해서, 각 동작 모드의 진입 시점을 정확하게 알 수 있기 때문에 양상성을 향상시킬 수 있다. 뿐만아니라, 각 동작 모드 진입시 회로의 안정성을 확보할 수 있게 되었다.
이하 본 발명의 실시예에 따른 참조도면 도 1에 의거하여 상세히 설명한다.
도 1에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 테스트 모드 선택회로의 구성을 보여주는 블록도가 도시되어 있다.
도 1에 도시된 본 발명에 따른 반도체 메모리 장치의 테스트 모드 선택회로는 정상 동작 모드, 테스트 모드, 그리고 프로그램 모드를 각각 선택하기 위한 제 1 내지 제 3 모드 선택수단들(10, 20, 30)로 구성되어 있다. 상기 제 1 모드 선택수단(10)은 외부로부터 인가되는 외부 어드레스(Xi)(여기서, i는 양의 정수)를 입력받아, 제어신호(STOP)에 응답하여 정상 동작 모드시 상기 외부 어드레스(Xi)를 제 1 출력단자(5)로 출력한다. 상기 제 1 모드 선택수단(10)은 제 1 및 제 2 인버터들(I1, I2), 제 1 전송게이트(T1), 그리고 NMOS 트랜지스터(M1)로 이루어졌다. 상기 제 1 인버터(I1)는 상기 제어신호(STOP)의 위상을 반전시켜 출력한다. 그리고, 상기 제 1 전송게이트(T1)는 상기 제어신호(STOP)가 입력되는 제 1 입력단자(1) 및 상기 제 1 인버터(I1)의 출력단자에 각 제어단자가 연결되며, 상기 외부 어드레스(Xi)가 입력되는 제 2 입력단자(2)와 노드 1 사이에 전류통로가 연결되어 있다. 상기 NMOS 트랜지스터(M1)는 상기 제 1 입력단자(1)에 게이트 단자가 연결되며, 상기 노드 1과 접지전압(Vss)이 인가되는 접지단자(8) 사이에 채널이 연결되어 있다. 상기 제 2 인버터(I2)는 상기 노드 1과 상기 제 1 출력단자(5) 사이에 연결되어 있다.
상기 제어신호(STOP)가 하이 레벨(high level)로 인가될 경우 상기 제 1 전송게이트(T1)의 전류통로는 턴-온되어 외부로부터 인가되는 어드레스(Xi)를 상기 제 1 출력단자(5)로 전달한다. 만약, 상기 제 1 신호(STOP)가 로우 레벨(low level)로 인가되면, 상기 제 1 전송게이트(T1)의 전류통로는 턴-오프되어 상기 어드레스(Xi)가 전달되는 것을 차단하게 된다. 그리고, 상기 NMOS 트랜지스터(M1)는 상기 제어신호(STOP)에 응답하여 상기 노드 1에 챠지된 불필요한 신호를 접지전압(Vss) 레벨로 디스챠지한다.
그리고, 상기 제 2 모드 선택수단(20)은 외부로부터 인가되는 제 2 신호(Xo)를 입력받아, 제 3 신호(OTP)에 응답하여 테스트 모드시 상기 제 2 신호(Xo)를 제 2 출력단자로 전달하고 정상 동작 모드시 상기 제 2 신호(Xo)를 상기 제 1 출력단자로 전달한다. 상기 제 2 모드 선택수단(20)은 제 3 인버터(I3) 그리고 제 2 및 제 3 전송게이트(T2, T3)들로 이루어졌다. 상기 제 3 인버터(I3)는 상기 제 3 신호(OTP)가 입력되는 제 3 입력단자(3)와 노드 2 사이에 연결되어 있다. 그리고, 상기 제 2 전송게이트(T2)는 상기 제 3 인버터(I3)와 상기 제 3 입력단자(3)에 각 제어단자가 연결되며, 상기 제 2 신호(Xo)가 입력되는 제 4 입력단자(4)와 상기 제 1 출력단자(5) 사이에 전류통로가 연결되어 있다. 상기 제 3 전송게이트(T3)는 상기 제 3 인버터(I3)와 상기 제 3 입력단자(3) 사이에 각 제어단자가 연결되며, 상기 제 4 입력단자(4)와 상기 제 2 출력단자(6) 사이에 전류통로가 연결되어 있다.
상기 제 3 신호(OTP)가 로우 레벨(low level)로 인가되면, 상기 제 2 전송게이트(T2)의 전류통로는 턴-온되고 상기 제 3 전송게이트(T3)의 전류통로는 턴-오프되어 단지 상기 제 2 신호(Xo)는 발진신호로써 사용된다. 만약, 상기 제 3 신호(OTP)가 하이 레벨(high level)로 인가되면, 상기 제 2 전송게이트(T2)의 전류통로는 턴-오프되고 상기 제 3 전송게이트(T3)의 전류통로는 턴-온된다. 이로인해, 상기 제 2 신호(Xo)가 상기 제 3 전송게이트(T3)의 전류통로를 통해 제 2 출력단자(6)로 전달되어 테스트 모드(TEST_M)가 선택된다.
상기 제 3 모드 선택수단(30)은 상기 제 2 신호(Xo) 및 상기 제 3 신호(OTP)를 입력받아, 프로그램 모드시 이를 디코딩하여 제 4 신호(OTP_M)를 제 3 출력단자(7)로 출력한다. 상기 제 3 모드 선택수단(30)은 제 4 인버터(I4)와 낸드 게이트(G1)로 이루어졌다. 상기 제 4 인버터(I4)는 상기 제 2 신호(Xo)의 위상을 반전시켜 출력한다. 그리고, 상기 낸드 게이트(G1)는 상기 제 4 인버터(I4)의 출력단자와 상기 제 3 입력단자에 각 입력단자가 연결되어 있다. 즉, 상기 제 2 신호(Xo) 및 상기 제 3 신호(OTP)가 모두 하이 레벨로 인가될 경우 상기 제 3 인버터(I3)와 낸드 게이트(G1)를 통해 하이 레벨의 상기 제 4 신호(OTP_M)를 출력함으로써 OTP 모드가 선택된다.
정상 동작시, 일반적으로, 발진 신호를 출력하는데 사용된 Xo 핀을 칩 데스트 또는 OTP 모드에서 사용치 않기 때문에 하기한 표 1에서와 같이 모드 설정시 입력신호로 사용 가능하다.
[표 1]
| OTP | Xo | mode |
| 0V | Xo로 사용 | normal |
| 5V | 0V | OTP |
| 5V | 5V | TEST |
종래의 경우 상기 Xo 핀은 어떠한 경우라도 발진 출력으로만 사용하였다. 그러나, MCU를 테스트하거나 EPROM 모드에서 사용할 때에는 Xo 핀이 불필요하다. 따라서, 본 발명의 경우 상기 Xo 핀을 발진 출력이 아닌 테스트 모드 선택 입력신호로써 사용하였다. 또한, 상기 Xo 핀만으로는 노멀 모드와 구별이 되지 않기 때문에 OTP 모드를 지정하기 위한 OTP 핀을 사용하여 본 발명에 따른 선택회로를 구현하였다.
이하, 도 1 및 표 1를 참조하면서, 본 발명에 따른 테스트 모드 선택동작을 설명하면 다음과 같다.
먼저, 표 1에 도시된 바와같이, 정상 동작 모드시 OTP 신호는 로우 레벨(low level)로 인가된다. 이에따라, 제 2 모드 선택수단(20)의 제 3 전송게이트(T3)가 디세이블되고 제 2 전송게이트(T2)의 전류통로가 턴-온되어 발진 신호로써 사용되는 Xo 신호가 그대로 제 1 출력단자(5)로 전달된다. 이때, 제 1 모드 선택수단(10)으로 인가되는 제어신호(STOP)는 하이 레벨(high level)로 인가되어 제 1 전송게이트(T1)의 전류통로를 열어준다. 다음, 테스트 모드 선택시 상기 OTP 신호 및 상기 Xo 신호는 모두 하이 레벨(high level)로 인가된다. 하이 레벨의 상기 OTP 신호에 의해 제 2 모드 선택수단(20)의 제 2 전송게이트(T2)가 디세이블되고 제 3 전송게이트(T3)의 전류통로가 턴-온되어 상기 Xo 신호가 제 2 출력단자(6)로 전달되기 때문에 테스트 모드가 선택된다. 이때, 제 3 모드 선택수단(30)을 통해 로우 레벨의 OTP_M 신호가 출력되므로 프로그램 모드는 선택되지 않는다. 마지막으로, 상기 OTP 신호는 하이 레벨로 상기 Xo 신호는 로우 레벨로 인가된다. 이에따라, 상기 제 3 모드 선택수단(30)을 통해 상기 Xo 및 OTP 신호들이 디코딩된 하이 레벨의 제 4 신호(OTP_M)가 출력되어 프로그램 모드가 선택된다. 이때, 상기 제 2 모드 선택수단(20)의 제 3 전송게이트(T3)의 전류통로가 턴-온되지만 로우 레벨의 상기 Xo 신호에 의해 테스트 모드는 선택되지 않는다.
상기한 바와같이, 각 동작 모드의 진입 시점을 정확하게 알 수 있기 때문에 양상성을 향상시킬 수 있다. 뿐만아니라, 각 동작 모드 진입시 회로의 안정성을 확보할 수 있게 되었다.
Claims (4)
- 외부로부터 인가되는 외부 어드레스(Xi)를 입력받아, 제 1 신호(STOP)에 응답하여 정상 동작 모드시 상기 외부 어드레스(Xi)를 제 1 출력단자(5)로 출력하는 제 1 모드 선택수단(10)과;외부로부터 인가되는 제 2 신호(Xo)를 입력받아, 제 3 신호(OTP)에 응답하여 테스트 모드시 상기 제 2 신호(Xo)를 제 2 출력단자(6)로 출력하고 정상 동작 모드시 상기 제 2 신호(Xo)를 상기 제 1 출력단자(5)로 출력하는 제 2 모드 선택수단(20)과;상기 제 2 신호(Xo) 및 상기 제 3 신호(OTP)를 입력받아, 프로그램 모드시 상기 두 신호(Xo, OTP)를 디코딩한 제 4 신호(OTP_M)를 제 3 출력단자(7)로 출력하는 제 3 모드 선택수단(30)을 포함한 반도체 메모리 장치의 테스트 모드 선택회로.
- 제 1 항에 있어서,상기 제 1 모드 선택수단(10)은 상기 제 1 신호(STOP)의 위상을 반전시켜 출력하는 제 1 인버터(I1)와; 상기 제 1 신호(STOP)가 입력되는 제 1 입력단자(1) 및 상기 제 1 인버터(I1)의 출력단자에 각 제어단자가 연결되며, 상기 외부 어드레스(Xi)가 입력되는 제 2 입력단자(2)와 노드 1 사이에 전류통로가 연결된 제 1 전송게이트(T1)와; 상기 제 1 입력단자(1)에 게이트 단자가 연결되며, 상기 노드 1과 접지전압(Vss)이 인가되는 접지단자(8) 사이에 채널이 연결된 NMOS 트랜지스터(M1)와; 상기 노드 1과 상기 제 1 출력단자(5) 사이에 연결된 제 2 인버터(I2)로 구성된 반도체 메모리 장치의 테스트 모드 선택회로.
- 제 1 항에 있어서,상기 제 2 모드 선택수단(20)은 상기 제 3 신호(OTP)가 입력되는 제 3 입력단자(3)와 노드 2 사이에 연결된 제 3 인버터(I3)와; 상기 제 3 인버터(I3)와 상기 제 3 입력단자(3)에 각 제어단자가 연결되며, 상기 제 2 신호(Xo)가 입력되는 제 4 입력단자(4)와 상기 제 1 출력단자(5) 사이에 전류통로가 연결된 제 2 전송게이트(T2)와; 상기 제 3 인버터(I3)와 상기 제 3 입력단자(3) 사이에 각 제어단자가 연결되며, 상기 제 4 입력단자(4)와 상기 제 2 출력단자(6) 사이에 전류통로가 연결된 제 3 전송게이트(T3)로 구성된 반도체 메모리 장치의 테스트 모드 선택회로.
- 제 1 항에 있어서,상기 제 3 모드 선택수단(30)은 상기 제 2 신호(Xo)의 위상을 반전시켜 출력하는 제 4 인버터(I4)와; 상기 제 4 인버터(I4)의 출력단자와 상기 제 3 입력단자(3)에 각 입력단자가 연결된 낸드 게이트(G1)로 구성된 반도체 메모리 장치의 테스트 모드 선택회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059040A KR19980039922A (ko) | 1996-11-28 | 1996-11-28 | 반도체 메모리 장치의 테스트 모드 선택회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059040A KR19980039922A (ko) | 1996-11-28 | 1996-11-28 | 반도체 메모리 장치의 테스트 모드 선택회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980039922A true KR19980039922A (ko) | 1998-08-17 |
Family
ID=66483015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960059040A KR19980039922A (ko) | 1996-11-28 | 1996-11-28 | 반도체 메모리 장치의 테스트 모드 선택회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980039922A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8526248B2 (en) | 2010-12-21 | 2013-09-03 | SK Hynix Inc. | Semiconductor memory apparatus |
-
1996
- 1996-11-28 KR KR1019960059040A patent/KR19980039922A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8526248B2 (en) | 2010-12-21 | 2013-09-03 | SK Hynix Inc. | Semiconductor memory apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0144711B1 (ko) | 반도체 메모리장치의 테스트 제어회로 및 방법 | |
| KR960013858B1 (ko) | 데이타 출력버퍼 제어회로 | |
| JP3820559B2 (ja) | 半導体装置のモードレジスターセット回路 | |
| KR930022382A (ko) | 반도체 메모리칩의 병렬테스트 회로 | |
| US5149990A (en) | Semiconductor device for preventing malfunction caused by a noise | |
| US5610865A (en) | Semiconductor memory device with redundancy structure | |
| US6864719B2 (en) | Semiconductor device protecting built-in transistor from the voltage applied at test mode | |
| US5907514A (en) | Circuit and method for controlling a redundant memory cell in an integrated memory circuit | |
| US20020171472A1 (en) | Voltage and time control circuits and methods of operating the same | |
| US6480430B2 (en) | Semiconductor device making reliable initial setting | |
| US4740925A (en) | Extra row for testing programmability and speed of ROMS | |
| KR100791075B1 (ko) | 파워 업 리셋 회로 및 이를 구비한 반도체 장치 | |
| KR0146544B1 (ko) | 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치 | |
| KR19980039922A (ko) | 반도체 메모리 장치의 테스트 모드 선택회로 | |
| KR100282708B1 (ko) | 반도체 장치의 입력 회로 (input circuit of semiconductor device) | |
| KR20050067813A (ko) | 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 | |
| KR940002272B1 (ko) | 리던던시 기능을 가지는 반도체 메모리 장치 | |
| US7937629B2 (en) | Semiconductor memory apparatus having noise generating block and method of testing the same | |
| KR100219492B1 (ko) | 메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법 | |
| KR0176192B1 (ko) | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 | |
| KR100399771B1 (ko) | 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 | |
| KR100480568B1 (ko) | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 | |
| KR100608361B1 (ko) | 입출력 센스앰프 제어장치 | |
| KR0186189B1 (ko) | 마스크롬의 시험회로 | |
| KR100408684B1 (ko) | 스페셜 테스트 모드를 구현하는 회로 및 이를 이용하는반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |