JPH09509809A

JPH09509809A - 時分割多重化制御システム用のデータリンクモジュール

Info

Publication number: JPH09509809A
Application number: JP51043096A
Authority: JP
Inventors: イー．リレイ，ロバート
Original assignee: スクウエアーディーカンパニー
Priority date: 1994-09-13
Filing date: 1995-09-12
Publication date: 1997-09-30
Anticipated expiration: 2015-09-12
Also published as: US5815493A; DE69531040T2; ES2201119T3; US5691659A; US5852611A; WO1996008801A2; WO1996008801A3; US5726988A; US5907539A; US5553070A; US6072783A; EP0728348B1; DE69531040D1; CA2176135A1; US5631854A; AU687642B2; US5684343A; JP3553077B2; EP0728348A1; US5706289A

Abstract

(57)【要約】時分割多重化制御システム（３０）に用いるプログラム可能なデータリンクモジュール（３２）であって、バス（４０）により相互接続された複数のモジュールを備え、データリンクモジュールの間を直列多重方式で制御信号を通す。各モジュールは、プログラム可能なヒステリシス回路（１２６）を含む信号調整回路（１８０、１８６、１８８）、パワーオンリセット遅れ回路（１９０）、安全入力禁止回路（２２０）、クロック損失検出回路（２４０）、安全出力保護回路（２６２）、データ検査器（２６０）、第３出力端子用の極性選択器（３５０）、入力同期器（１８２、１８４）、組み合わせのモード／同期出力端子（１１０）、多重クロック出力端子（１０８）、クロックバス（４４）とデータバス（４６）でプログラミングを受けるプログラミング回路（２３２）、入力／出力語拡張回路（１０４、１０６）、トランジスタ（６００）とデータバス完全性チェッカ（６３０）を含む高電圧保護回路（４２０）を持つ集積回路（８０）を備える。

Description

【発明の詳細な説明】時分割多重化制御システム用のデータリンクモジュール発明の分野この発明は一般に制御システムの分野に関し、より詳しくは、直列時分割多重バスで通信するデータリンクモジュールを用いた制御システムに関する。３７Ｃ．Ｆ．Ｒ．１．９７−１９９で開示されている情報を含む関連技術の説明直列多重バスを用いて、複数個の入力装置により少なくとも１個の出力装置を制御する制御システムはよく知られている。既知のいくつかのシステムは、コンピュータの指示に従って動作するソフトウエアプロトコルを用いる。この場合はすべての制御信号データは、多重ビットのバイトかまたは多重ビットのバイトのパケットで運ばれる。このようなソフトウエアプロトコル制御システムの例は、カリフォルニア州パロアルトのエシェロン社(Echelon Company)のロンワークス( LonWorks)ローカル動作網や、エレクトロニック・インダストリ・アッソシエーション社のホームオートメーションシステムのコンシューマ・エレクトロニクスバス(CEbus)や、ドイツのシュトットガルトのロバート・ボッシュ(Robert Bosch )社のコントローラ・エリア・ネットワーク（ＣＡＮ）や、ノースカロライナ州リサーチ・トライアングル・パークのWorldFIP協会の世界工場実現(World Facto ry Implementation)プロトコル、などである。既知のソフトウエアプロトコル制御システムの欠点は、わずか１ビットのデータを送るのに多重ビットのバイト、一般に１６ビットのバイトを必要とすることである。ソフトウエアプロトコル制御システムは多重ビットのバイトまたは語を送るように設計されているが、この発明などのハードウエアプロトコルシステムに比べて多重ビット語を送るのに１０−１００倍遅いのが欠点である。ほとんどのソフトウエアプロトコル制御システムでは、制御プロトコルは、ヘッダ、送信する語の数、負荷の識別、負荷の状態、検査合計から成る。このようなシステムの多くは、１負荷をオンにするのに少なくとも６つの８ビット語が必要である。ソフトウエアプロトコルシステムによっては、この３倍のビット数が必要である。ソフトウエアプロトコルシステムの欠点は、ソフトウエアを用いて制御システムを管理するコンピュータに通信機能を集中させる、すなわちまとめることである。機能するにはコンピュータが必要なので、コンピュータが故障すると制御システムも故障するのが欠点である。別の直列多重制御システムでは単一ビットのデータを用いて制御信号を送る。このようなシステムは通信機能をシステム全体に、通常は各入力および出力の位置に分散している。このような分散型の単一ビットシステムの多くは、全くプログラムできないハードウエアプロトコルを持つ。この型の単一ビットのハードウエアプロトコル制御システムの例は、ドイツのオーデンタールのASI Verein eV Geschaeftsfuehrungのアクチュエータ・センサ・インターフェース（ＡＳＩ）である。その他の例は次の特許に開示されている。すなわち、マッケイ(MacKay)の米国特許第４，０５２，５６６号および第４，０５２，５６７号、１９７７年１０月４日発行、モアランド(Moreland)の米国特許第４，１５６，１１２号、１９７９年５月２２日発行、キャラン(Callan)の米国特許第４，４３５，７０６号、１９８４年３月６日発行、チャン(Chang)他の米国特許第４，６８２，１６８号、１９８７年７月２１日発行である。ハードウエアプロトコルシステムはプログラマブルロジックコントローラ（ＰＬＣ）を用いることが知られている。これはラダー論理でプログラムされたコンピュータである。このシステムの欠点は、入力装置と出力装置を端子に接続するのに長い多重ケーブルを走らせる必要があることである。ＰＬＣコンピュータは実行速度が遅すぎて実時間で動作できないことが多い。既知の単一ビットのハードウエアプロトコルシステムはプログラムできないものが多い。しかしこの種のシステムで、ファームウエアによりプログラム可能なものの例がリリー(Riley)の米国特許第４，８０８，９９４号、１９８９年２月２８日発行、に述べられている。上記のリリーの特許などの既知のプログラム可能なシステムには、プログラミング情報を受けるのに、モジュール上に別の専用の端子が必要である。リリーの上述の特許などの既知の単一ビットのハードウエアプロトコルシステムは、時間のフレームを多重送信する。時間のフレームは更に２５６個の時間スロットに分割される。各時間スロットはアドレスを表し、各入力装置と出力装置は１つのアドレスに関連する。上述の単一ビットのハードウエアプロトコルシステムはソフトウエアプロトコルシステムに比べると比較的簡単であって、多重ビット語のデータを直接処理することはできない。リリーの上述の特許の制御システムが直接処理することができるのはせいぜい２ビット語である。単一ビットのハードウエアプロトコル制御システムの欠点は、多重ビット語のデータを送るのに複雑な回路を追加して修正する必要があることである。しかしこの複雑な追加の回路の欠点は、既知の修正された単一ビットのハードウエアプロトコルシステムを固定語長に限定することである。リリーの上述の特許に示されている従来型の２チャンネルのデータリンクモジュールでは、多重ビット語の開始アドレスは一方のチャンネルのアドレスで決定されるが、多重ビット語の終了アドレスは選択できないのが欠点である。不都合なことに終了アドレスは、ホストコンピュータを使う場合は開始アドレスの後の８ビットに、またはホストコンピュータを使わない場合は開始アドレス後の１６ビットに固定されている。既知のデータリンクモジュールと共に用いる複雑な追加回路は、データリンクモジュールの主集積回路の外部に取り付ける。リリーの上述の特許では複雑な追加回路は既知のデータリンクモジュール内でかなりの空間を占める。既知のデータリンクモジュール集積回路は集積回路の内部にトランジスタを備え、データバス電圧を低に駆動して負論理の信号を表す。既知のデータバス電流は約３０ミリアンペアであり、既知のデータバス電圧は約１２ボルトである。しかし既知のデータリンクモジュール集積回路内のデータバスを低に駆動するのに用いる内部トランジスタは、データバスの電流および電圧がたとえば５０ミリアンペアおよび１６ボルトというように、通常よりやや高くなると故障することが多い。制御システムは製造や組立の工場などの環境の中で用いられ、電磁的騒音・静的パルスやスパイクパルス・過渡電圧（ここでは総称して「騒音」と呼ぶ）に曝される。既知のデータリンクモジュールは、騒音と信号の時間が一致しないことに助けられて騒音の干渉を免れている。騒音があると、出力装置は適当でないときに応答したり、応答しなければならないときに応答しなかったりする。データ信号をクロックパルスのエッジに同期させるだけでは、制御システムに対する騒音の影響を十分取り除くことはできないことが分かっている。既知のデータリンクモジュールの動作電圧範囲は比較的狭くて通常９ボルトから１３ボルトであり、集積回路の外部に電圧変換用の回路を追加しなければ、既知のデータリンクモジュールを１２ボルトや、よく使われる２４ボルトのシステムで用いることができない。伝播遅れや他の或る種の条件があると起動時の或る条件下で誤出力信号が出るが、これは避けたい。既知のシステムは、或る時間スロット内に入力信号が変化すると、これに応じて誤出力を出す。また既知のデータリンクモジュールは、主クロック信号の損失の後でも引き続き出力信号を出すが、この場合は制御性が悪くなる。リリーの上述の特許に示されている従来型のデータリンクモジュールは、他の２つの出力の論理的組み合わせである第３の出力を出す。他の２つの出力の極性は選択できるが、第３の出力の極性は他の２つの出力の極性とは独立に選択することができないのが欠点であって、高度な論理機能を容易に実現することができない。既知のハードウエアプロトコルの直列多重制御システムには、データバスが開いている、すなわちつながっていない、かどうかを決定する回路がない。この種の既知の制御システムは、単にデータバスが短絡しているかどうかをチェックするだけである。さらに既知のデータリンクモジュールには、個々のモジュールとデータバスとを接続する線がつながっていることを選択的にチェックする回路や或るモジュールへのデータ線が故障したときにそのモジュールを選択的にオフにする回路がない。既知の制御システムは、クロックモジュールを用いて同期期間中にテストパルスをデータバスに乗せる。次に、既知のクロックモジュールの回路は、データバスにテストパルスを乗せる試みが成功したかどうか決定する。テストパルスをデータバスに乗せる試みが失敗したときは、既知の制御システムは単に主クロックをオフにするだけである。しかし単に主クロックをオフにするだけでは、出力モジュールが出力装置に誤制御信号を出し続けることをすぐ止めることはできない。さらに既知の制御システムの欠点は、データバスの条件をクロックモジュールだけでテストすることである。既知の制御システムのクロックモジュールでテストを行っても、個々のデータリンクモジュールへのデータ線が故障していないことは決定しないし、また決定できない。それは、既知のデータリンクモジュールにはテストパルスを受ける追加の回路がないからである。発明の概要したがってこの発明の第１の目的は、既知のデータリンクモジュールが持ついろいろの欠点を取り除く、時分割多重制御システム用のデータリンクモジュールを提供することである。この目的は、データバスの入力端子に時分割方式で受ける入力信号に応答して、複数の時分割多重時間スロットの中の関連する１スロットの間に出力制御信号を出す手段を備えるデータリンクモジュールを与えることにより、部分的に達せられる。その改善点は入力信号調整器であって、前記データバス入力端子の信号がパルス開始しきい値電圧を超えると中間データパルスの生成を開始する手段、前記データバス入力の信号が前記パルス開始しきい値電圧とは異なるパルス終了しきい値電圧より下がると中間データパルスの生成を終了する手段、前記データリンクモジュールに関連するアドレス時間スロットが複数回発生する度に前記中間データパルスが存在するかどうかを決定する中間パルス連続性チェッカ、パルス連続性チェッカに応答して、前記複数の各アドレス時間スロットの間に前記中間データパルスが存在すると決定したときだけ、調整された入力信号を出す手段、を備える。またこの目的は、ＤＣ電圧駆動であって、時分割多重方式でデータをデータバスに受けると出力制御信号を出す手段を備え、主クロック信号を出す主クロックを持つ時分割多重制御システムに用いる、データリンクモジュールを提供することにより達せられる。その改善点はパワーオンリセット遅れであって、データリンクモジュールにＤＣ供給電圧を加えたことを検出する手段、ＤＣ供給電圧を継続して加える前の所定の時間、制御信号生成手段がデータに応答して出力制御信号を変えることを禁止する手段を、備える。さらにこの目的は、入力回路に加えるローカル入力端子と、時分割多重方式で前記入力回路に与えられる入力信号に応答して出力信号を生成する手段を備えるデータリンクモジュールを設けることにより、部分的に達せされる。その改善点は安全入力保護回路であって、前記データリンクモジュールの複数の異なる条件の中の選択された１条件を検出する手段、前記条件検出手段に応答して、前記入力回路が前記入力端子の入力信号の変化に応答することを禁止する手段、を備える。さらにこの発明の目的は、時分割多重方式でデータバス信号を表すデータ出力信号を出す手段を持つ集積回路を備え、主クロック信号を出す主同期クロックを設けて時分割多重フレームを確立する時分割多重制御システムに用いる、データリンクモジュールを提供することにより達せられ、クロック損失出力ロックは、前記クロック信号の損失を検出する手段、前記主クロック信号の損失を検出すると、前記データバス信号が変化しても前記出力信号生成手段が出力信号の状態を変えることを禁止する手段、を備える。さらにこの目的は、ローカル入力制御信号を受ける入力端子と、前記ローカル入力信号に応答して出力制御信号を出す手段を備えるデータリンクモジュール提供することにより得られる。その改善点は安全出力保護回路であって、前記データリンクモジュールの少なくとも１つの条件を検出する手段、前記条件検出手段に応答して、前記少なくとも１つの条件を検出している間は入力信号が変化しても出力制御信号生成手段が出力信号を変えることを禁止する手段、を備える。この目的は、主クロック信号を持ち、複数のデータリンクモジュールをデータバスに接続し、一部のデータリンクモジュールに接続する入力装置から他のデータリンクモジュールに接続する出力装置に、時間の逐次のフレームを複数の時間スロットに分割した時分割多重方式で選択的に制御信号を運ぶ、制御システムに用いるデータリンクモジュールを提供することにより部分的に得られる。その改善点はデータ検査器であって、主クロック信号に応答して、選択された複数のフレーム毎に、選択された時間スロットの間に前記バスに現われるデータを逐次記憶する手段、前記データ記憶手段に応答して、複数のフレーム毎に、選択された時間スロットの間に同じデータが反復して発生することを検査する手段、前記検査手段に応答して、検査していデータだけに対するデータを表す出力信号を出す手段、を備える。さらにこの発明の目的は、制御データを時分割多重方式で受けてそれぞれ関連する極性を持つ少なくとも２個の主出力端子にこのデータを運ぶデータバス入力端子と、前記少なくとも２個の主出力端子から論理回路の少なくとも２つの入力に送るデータの所定の論理的組み合わせに基づいて、組み合わせ出力信号を出す論理回路とを備えるデータリンクモジュールを提供することにより部分的に得られる。その改善点は極性選択回路であって、前記論理回路の各入力毎に入力極性選択を記憶する手段、前記主出力端子の極性とは独立に、前記極性選択に従って前記論理回路の各入力の極性を制御する手段、を備える。さらにこの目的は、同期主クロック信号で定義される複数の時分割多重時間スロットの所定の関連する１スロットの間に、入力端子のローカル入力信号をデータバス端子に渡すデータリンクモジュールを提供することにより達成される。その改善点は入力同期器であって、前記同期主クロック信号と前記入力信号に応答して、複数の時分割多重時間スロットの関連する１スロットの初めに起こる入力信号を、前記関連する時間スロットの間に前記ローカル入力信号がその後変化しても、関連する時間スロットの実質的に全期間中記憶する手段、前記関連する時間スロットの実質的に全期間に、前記記憶した入力信号をデータバス端子に渡す手段、を備える。またこの目的は、時分割多重制御システムの第１および第２動作モードの一方で選択的に動作するデータリンクモジュールの好ましい実施態様で達成される。その改善点はモード選択指示器であって、前記選択手段に応答して第１モードと第２モードのどちらを選択したかを示すモード選択信号を出す手段、前記モード選択信号に応答して、選択されたモードに従ってデータリンクモジュールに関連する少なくとも１アドレスの間の異なる時にデータバスにデータを自動的に与える手段、を備える。さらにこの発明の目的は、主クロックと同期してフレーム当たり複数の多重時間スロットを生成する手段を備える集積回路を持つデータリンクモジュールを提供することにより得られる。その改善点は多重フレーム識別器であって、前記時間スロット生成手段に応答して、前記主クロックの各フレーム内の時間スロットの数を数える集積回路上の手段、前記計数手段に応答して前記主クロックのアドレスをデコードする、集積回路上の手段、前記デコード手段に応答して、前記主クロックの各フレームの所定の部分の間に前記データリンクモジュールに多重アドレスクロック出力信号を出す手段、を備える。さらにこの発明の目的は、ＤＣ供給電圧と、システムクロック信号と、他のデータリンクモジュールと時分割多重ディジタル通信を行うデータバス、に接続する入力端子を備える時分割多重制御システムに用いるデータリンクモジュールを提供することにより達せられる。その改善点はモジュールプログラマであって、前記モジュールのプログラムを記憶する手段、前記ＤＣ供給およびシステムクロック信号用の少なくとも１個の入力端子が通常の動作パラメータから所定の変化をするとこれに応答して、前記プログラム記憶手段がデータバスからプログラミングデータを受けられるようにする手段、を備える。またこの発明の目的は、クロック入力端子に接続できる主同期クロックのサイクルで定義される複数の時分割多重アドレスの予め選択された関連する１アドレスの間に、入力端子の入力データ信号をデータバスに送る手段を備えるデータリンクモジュールを提供することにより得られる。その改善点は入力語拡張器であって、開始アドレスとして複数のアドレスの中の選択された１アドレスを記憶する手段、複数のアドレスの中の前記選択された１アドレスとは独立に別の１つのアドレスを選択する手段、複数のアドレスの中の前記別の選択された１アドレスを、前記開始アドレスとは独立に選択された停止アドレスとして記憶する手段、前記主同期クロックと同期してシフトクロックアウト信号を生成して、前記記憶された開始アドレスと前記独立に選択され記憶された停止アドレスの間の複数のアドレスを、入力データ信号が出たときの前記開始アドレスと停止アドレスが発生する間の時間に識別する手段、前記シフトクロックアウト信号に応答して、前記開始アドレスと停止アドレスの間の各アドレスの間に、前記入力データ信号伝送手段により入力データ信号をデータバスに送る手段、を備える。この発明の目的は、クロック入力端子に接続できる主同期クロックのサイクルで定義される複数の時分割多重アドレスの予め選択された関連する１アドレスの間に、データバス端子のデータを出力端子に送る手段を備えるデータリンクモジュールにより達せられる。その改善点は出力語拡張器であって、開始アドレスを記憶する手段、停止アドレスを記憶する手段、前記主同期クロックと同期してシフトクロックイン信号を生成して、前記開始アドレスと停止アドレスの間の複数のアドレスを、前記開始アドレスと停止アドレスが発生する間の時間に識別する手段、前記シフトクロックイン信号に応答して、前記開始アドレスと停止アドレスの間の各アドレスの間に、前記入力データ伝送手段によりデータバスのデータを出力端子に送る手段、を備える。またこの目的は、データバスからディジタルデータ信号を受けるデータバス端子と、ローカル入力装置から入力信号を受けるローカル入力端子と、同期パルスの間の複数の時間スロットの中の１スロットを定義する時分割多重アドレスを持つ集積回路を備えるデータリンクモジュールを提供することにより達せられる。高電圧保護回路は、入力接合点と１対の相互導通出力を備え、また相互導通出力の間に短絡を発生する破壊電圧を持つ、切り換え可能な破壊装置、前記破壊電圧より高くかつ入力に入ると集積回路を損傷する電圧スパイクを受けやすい電圧バスに相互導通出力の中の１出力を接続する手段、他の相互導通出力を基準ポテンシャルに接続する手段、前記アドレスに応答し、またローカル入力端子かデータバス端子の少なくともどちらかの信号に応答して、前記切り換え可能な破壊装置の入力接合点に駆動信号を与えて、前記データリンクモジュールのアドレスの時間スロットの間に適当なデータ信号をデータバスに与える手段、ただし前記切り換え破壊装置は、前記データバスにデータ信号を与えるよう駆動されないときは前記電圧スパイクから前記集積回路を保護するよう破壊するもの、を備える。さらにこの発明の目的は、電圧レベルＶ₁とＶ₂（ただしＶ₁＜Ｖ₂）の間の直流電圧を受ける直流供給電圧入力端子と、プログラム記憶要素に記憶されているプログラム情報に従ってデータリンクモジュールを経て信号データを通す回路とを持つ集積回路を備えるデータリンクモジュールを提供することにより得られる。その改善点はプログラムイネーブラであって、直流供給電圧が電圧レベルＶ₁とＶ₃の間にあるときは信号通過回路を活動状態にする、前記集積回路上の手段、ただし集積回路上の前記手段は直流供給電圧が電圧レベルＶ₄とＶ₂（ただしＶ₁ ＜Ｖ₃＜Ｖ₄＜Ｖ₂）の間のときも信号通過回路を活動状態にするもの、電圧レベルＶ₃とＶ₄の間の前記ＤＣ供給電圧に応答して、前記プログラム記憶要素が新しいプログラム情報を受けることができるようにする手段、を備える。またさらにこの発明の目的は、入力端子のローカル電圧入力を時分割多重方式でデータバスに渡す回路を含むデータリンクモジュールを提供することにより達せられる。その改善点はローカル入力電圧範囲選択器であって、前記データリンクモジュールが処理することができる複数の異なる入力電圧レベルの中の１レベルを選択する手段、前記選択手段に応答して、選択された入力電圧レベルを記憶する手段、前記記憶手段に応答して、前記記憶された電圧レベル選択に従って前記データリンクモジュールの回路を動作させる手段、を備える。またさらにこの発明の目的は、主クロックモジュールを備える時分割直列多重制御システム内のデータバスからデータ信号を受けて、前記データバスでテスト信号を送るデータリンクモジュールを提供することにより得られる。その改善点はデータバス完全性チェッカであって、前記データバスに接続する前記テスト信号に応答して、前記データバスが故障していないことを決定する手段、前記決定手段に応答して、前記データリンクモジュールが前記データバスからデータ信号を受けることができるようにする手段、を備える。図面の簡単な説明この発明の上述の目的と利点について詳細に説明する。添付の各図面を参照してこの発明の好ましい実施態様の説明を読めば明らかになる。第１図は、この発明のデータリンクモジュールの好ましい実施態様を用いた制御システムの簡単化した略図である。第２Ａ図と第２Ｂ図は、データリンクモジュール集積回路の好ましい実施態様の回路の複合機能ブロック図で、第１図の出力モジュールおよび入力モジュールすなわちデータリンクモジュールの一部である。第３Ａ図は、第２Ａ図と第２Ｂ図のデータリンクモジュールの入力Ａに関連する信号調整回路の論理回路図である。第３Ｂ図は、第３Ａ図の信号調整回路のプログラム可能なヒステリシス回路の更に詳細な回路図である。第４図は、第２Ａ図と第２Ｂ図のパワーオンリセット遅れ機能ブロックの論理回路図である。第５図は、第２Ａ図と第２Ｂ図の入力禁止、チャンネルＡ入力データ制御、チャンネルＢ入力データ制御、窓制御機能ブロックの一部の論理回路図である。第６図は、第２Ａ図と第２Ｂ図のクロック損失検出機能ブロックの論理回路図である。第７図は、第２Ａ図と第２Ｂ図の出力禁止機能ブロックの論理回路図である。第８図は、第２Ａ図と第２Ｂ図の選択可能なデータ検査器機能ブロックの論理回路図である。第９図は、第２Ａ図と第２Ｂ図の極性独立(polarity independent)機能ブロックの論理回路図である。第１０図は、第２Ａ図と第２Ｂ図のモード／同期出力機能ブロックの論理回路図である。第１１図は、第２Ａ図と第２Ｂ図の多重アドレスクロック、すなわちＭＵＸＣＬＯＣＫ機能ブロックの論理回路図である。第１２図は、第２Ａ図と第２Ｂ図のプログラム制御機能ブロックの論理回路図である。第１３図は、第１図の語拡張器、モード制御、窓制御の一部の機能ブロックの論理回路図で、この発明のシフトクロックインとシフトクロックアウト状態を示す。第１４図は、第２Ａ図と第２Ｂ図のデータバス駆動機能ブロックの論理回路図と、第２Ａ図と第２Ｂ図のデータバス駆動出力により駆動されるトランジスタを示すデータリンクモジュールの簡単化した回路図である。第１５図は、出力モジュールとして用いられ、多重化を示す、第１図のデータリンクモジュールの簡単化したブロック図である。第１６図は、データバス完全性チェッカ、データリンクモジュール集積回路、１６ビット語アドレス指定用の２個の１６ビットシフトレジスタの簡単化したブロック図。第１７Ａ図−第１７Ｂ図および第１７Ｃ図−第１７Ｄ図は、主クロック信号と各種の他の信号との関係を示す複合タイミング図である。第１７Ｅ図は第１７Ｄ図の拡大部分である。第１８Ａ図−第１８Ｃ図および第１８Ｄ図−第１８Ｆ図は、この発明のプログラミング回路のプログラムサイクルと検査サイクルをそれぞれ示す複合図である。第１９図は、第１６図のデータバス完全性チェッカ機能ブロックの論理回路図である。第２０Ａ図−第２０Ｂ図は、第１９図のデータバス完全性チェッカの動作に関する各種の信号のタイミング図である。第２１図は、第１７Ａ図−第１７Ｅ図に詳細に示すクロックバス信号とデータバス信号の３フレームのタイミング図である。好ましい実施態様の説明第１図は、この発明に従って構成した複数のデータリンクモジュール３２を用いた制御システム３０を示す。制御システム３０はファームウエアによりプログラムすることのできるハードウエアプロトコルシステムで、単一および多重ビット語のデータを同時に送ることができる。制御システム３０は、複数のデータリンクモジュール３２により通信機能を分散している。そのため、制御システム３０を動作させるのにコンピュータ３４を使うかどうかは随意である。また制御システム３０は主クロックモジュール３６および電源３８を備え、これらは好ましくは４本の心線を持つケーブル４０に接続する。心線は直流電圧線４２、主クロック線４４、データバス４６、電源３８の共通線４８を備える。制御システムケーブル４０は、リング、多重ドロップ、ループバック、バス、スターなどの既知の構成方法に必要な任意の形で構成する。もちろんリングやループバック構成を用いると冗長度が得られる。光センサ制御スイッチなどの１個または複数個の制御する装置すなわち入力装置５０を、少なくとも１個のデータリンクモジュール３２に接続する。入力装置５０を接続したデータリンクモジュール３２は入力モジュールとして動作し、入力装置からのローカル入力信号に応答して、直列多重時分割方式でデータバス４６に信号を乗せる。ソレノイド制御スイッチなどの１個または複数個の制御される装置すなわち出力装置５４を、少なくとも１個のモジュール３２に接続する。ローカル出力に出力装置５４を接続するデータリンクモジュール３２は出力モジュールとして動作し、直列多重時分割方式でデータバス４６からデータを取り出してローカル出力信号を出すと、出力装置はこれに応答する。各データリンクモジュール３２は最大２チャンネルを持ち、第１７Ａ図 −第１７Ｅ図に示すモード１の時間スロット６５またはモード２の時間スロット６７の間に、データバス４６に信号を入力し、またはバスから信号を出力する。第１図では簡単のために、各データリンクモジュール３２は入力モジュールまたは出力モジュールとして動作するように示す。またはデータリンクモジュール３２は入力モジュールおよび出力モジュールとして同時に動作することもできる。この場合は、データリンクモジュール３２に接続する入力装置５０は一方のチャンネルに関連し、データリンクモジュール３２に接続する出力装置５４は他方のチャンネルに関連する。データリンクモジュールはモード１またはモード２の動作モードで動作する。モード１動作のタイミング図を第１７Ａ図と第１７Ｂ図に示す。第１図の制御システム３０は、長く伸ばした同期期間５８と、その後に続く０−２５６の番号を付けた最大２５６個の同じクロックサイクル６１とから成るクロック信号タイミングプロトコルを用いる。同期期間５８と２５６個のクロックサイクル６１でフレーム６２を表す。主クロック信号８５は主クロックモジュール３６が作り、各データリンクモジュール３２はこれをバス４０のクロック線４４を通して受ける。最大２５６個のクロックサイクル６１はそれぞれ接続する装置アドレスを表す。各データリンクモジュール３２は、１個または複数個の入力装置５０と１個または複数個の出力装置５４を、各装置５０および５４に関連する時間スロットすなわちアドレス６５の間、データバス４６に選択的に接続する。動作モードがモード１かモード２かに従って、アドレス６５の継続時間は制御システム主クロック信号８５のそれぞれ１サイクルまたは２サイクルである。フレーム６２当たりのクロックサイクル６１の数は主クロックモジュール３６で選択することができ、この選択された数は必要な異なるアドレスの数に等しい。フレーム６２当たりに必要な最少数のクロックサイクル６１を選択して、制御システム３０の応答時間を最適にする。第２Ａ図と第２Ｂ図において、各データリンクモジュール３２は集積回路８０を備える。第１７Ａ図と第１７Ｂ図に示すように、モード１の各時間スロットすなわちアドレス６５の継続時間は１主クロックサイクル６１全体である。モード１では、時間スロット６５の第１部分の間に、１個または複数個の入力データリンクモジュール３２はデータをデータバス４６に乗せ、データはその全時間スロットの間データバス４６の上にある。時間スロット６５の中点６４でデータバス４６のデータを、少なくとも１個の出力データリンクモジュール３２の出力端子９８と１００にバスから複写し、これを少なくとも１個の出力装置５４が用いる。時間スロット６５の終わり、すなわち次の時間スロットの初めにデータバス４６にデータを乗せるという過程を、フレーム６２の各時間スロット６５毎に続ける。フレーム６２が多重化でないときは、この過程をその後のフレームの間繰り返す。多重化フレームのときの過程の動作については後で説明する。単一ビットの入力信号と出力信号を用いる制御システム３０の動作についてはリリーの前述の特許に詳しく説明されているので、これを引例として示す。しかし、単一ビットのデータを通すよう設計された既知のデータリンクモジュールとは異なり、この発明のデータリンクモジュール３２は単一ビットまたは多重ビットのデータを選択的に通す。したがって、データリンクモジュール３２を用いる制御システム３０は、たとえば１６ビット語のデータを入力装置５０からデータバス４６に、またデータバス４６から出力装置５４に、データリンクモジュール３２の集積回路８０の外部に複雑な回路を用いることなく移すことができる。既知のデータリンクモジュールとは異なり、データリンクモジュール３２は、データリンクモジュール３２のハードウエアを一切変更することなく、プログラムにより最大２５６ビットの任意の大きさの語のデータを通すことができる。表示を簡単にするために、第１図の入力および出力装置は８ビット装置を示す。このように多重ビット語を用いているために、データリンクモジュール３２はコンピュータを用いた入力および出力装置と容易に対話することができるが、ホストコンピュータ３４は制御システム３２自体を操作する必要はない。可変長の語を用いるので、ファームウエアは変更するが主なハードウエアは変更することなく、データリンクモジュール３２とよく使われる８ビット・１６ビット・３２ビット装置とを相互に接続することができる。アナログデータは、多重ビット語を用いることにより、また入力データリンクモジュール３２にＡ−Ｄ変換器（図示せず）を用い、出力データリンクモジュール３２にＤ−Ａ変換器（図示せず）を用いることにより、制御システム３０のデータバス４６を通して送ることができる。さらに、データリンクモジュール３２を用いる制御システムは、既知の装置の限界を克服する。というのは、データリンクモジュール３２の集積回路８０の外部に複雑な回路を用いることなく、２５６個を超える入力装置と２５６個を超える出力装置を多重化フレーム６２により制御することができるからである。この発明に従って構成したデータリンクモジュール３２を用いる制御システム３０は、モード１かモード２で選択的に動作する。モード２では、単一の半スロット工業標準構成（ＩＳＡ）のコンピュータ・インターフェースカード（図示せず）により制御システムケーブル４０の４本の心線４２・４４・４６・４８を、随意のホストコンピュータ３４に、好ましくはマイクロプロセッサを用いたパーソナルコンピュータに接続する。ホストコンピュータ３４から見ると、制御システム３０は２０４８バイトブロックの二重ポートのランダムアクセスメモリ（ＲＡＭ）と同じである。入力と出力は、ＲＡＭの使用していない位置にビット写像される。次に第１７Ｃ図と第１７Ｄ図のモード２の複合タイミング図を参照すると、モード２の各アドレス６７の長さは第１７Ａ図のモード１の各アドレス６５の長さの２倍（すなわち継続時間が２倍）である。第１７Ａ図と第１７Ｂ図の尺度は、第１７Ｃ図と第１７Ｄ図の尺度と同じではない。第１７Ｃ図と第１７Ｄ図のモード２の主クロックサイクル６１は第１７Ａ図と第１７Ｂ図の主クロックサイクル６１より短く見えるがこれは表示の便宜上に過ぎない。モード２の主クロックサイクル６１の継続時間は、モード１の主クロックサイクル６１の継続時間と同じである。モード２では、第１７Ｅ図のたとえばアドレス「３６」というアドレス６７は、第１７Ｅ図の２つの主クロックサイクル６１と６１’で定義される。アドレス６７の２つの逐次のクロックサイクル６１と６１’の最初の６１の初めに、入力モジュールとして動作するデータリンクモジュール３２はデータをデータバス４６に乗せる。２つのクロックサイクル６１と６１’の最初の６１の間は、データをデータバス４６上にラッチする。最初のクロックサイクル６１の間に、随意のホストコンピュータ３４はデータをデータバス４６から複写する。アドレス６７の第２のクロックサイクル６１’の初めに、随意のホストコンピュータ３４は信号をデータバス４６に乗せ、この信号を第２クロックサイクル６１’の間ラッチする。第２のクロックサイクル６１’の間に、出力モジュールとして動作するデータリンクモジュール３２はデータをデータバス４６から複写し、このデータをデータリンク（出力）モジュール３２に接続する出力装置５４に送る。既知のデータリンクモジュールとは異なり、データリンクモジュール３２はアダプタなしに約１２ボルトまたは約２４ボルトの電源３８で動作することができる。また既知のデータリンクモジュールとは異なり、データリンクモジュール３２は０−５ボルトまたは０−９ボルトの２値論理レベルを表す入力装置５０に直接接続することができる。第２Ａ図と第２Ｂ図にブロックの形で示すように、集積回路８０はそれぞれ次の信号を受ける入力端子８４・８６・８８・９０・９２・９４・９６を備える。信号とは、主クロック信号すなわちＣＬＯＣＫ、データバス信号すなわちＤＡＴＡ、動作電圧すなわちＶ_cc、好ましくは接地ポテンシャルの共通電圧すなわちＣＯＭＭＯＮ、外部の発振抵抗器（図示せず）、チャンネルＡ入力信号すなわちＣＨ＿Ａ、チャンネルＢ入力信号すなわちＣＨ＿である。集積回路８０はそれぞれ次の信号を出力する出力端子９８・１００・１０２・１０４・１０６・１０８・１１０・１１２を備える。信号とは、チャンネルＡ出力信号すなわちＯＵＴＰＵＴ＿Ａ、チャンネルＢ出力信号すなわちＯＵＴＰＵＴ＿Ｂ、チャンネルＣ出力信号すなわちＯＵＴＰＵＴ＿Ｃ、シフトクロックイン信号すなわちＳＨ＿ＣＬＫ＿ＩＮ、シフトクロックアウト信号すなわちＳＨ＿ＣＬＫ＿ＯＵＴ、多重クロック信号すなわちＭＵＸ、モード／同期信号すなわちＭＯＤＥ＿ＳＹＮＣ、データ駆動信号すなわちＤＡＴＡ＿ＤＲＶである。各データリンクモジュール３２はチャンネルＡおよびチャンネルＢの２チャンネルを持ち、各チャンネルはアドレスに関連する。各時間フレーム６２の間に、第２Ａ図に示す８ビットカウンタ１１４が主クロック信号８５のサイクル６１を数える。各フレーム６２の初めに８ビットカウンタ１１４をリセットする。モード１では、カウンタ１１４はすべてのクロックサイクル６１を数え、その結果をアドレス比較器１１６と１１８に送り、ここでカウンタの計数とデータリンクモジュール３２にプログラムされている各アドレスとを比較する。計数がアドレスと一致したときは、関連する比較器はそれぞれ一致Ａ（ＣＯＩＮ＿Ａ）信号および一致Ｂ（ＣＯＩＮ＿Ｂ）信号を出す。モード２の動作は同様であるが、異なるところは、アドレス６７が２つのクロックサイクル６１と６１’から成ることである。第２Ａ図に示すように、集積回路８０の窓制御部１２０は８ビットカウンタ１１４に信号を送り、モード１とモード２の差を補償する。集積回路８０の動作は、第２Ａ図と第２Ｂ図にブロックで表している各部の動作をこれから個々に詳細に説明した後で明らかになる。各種の回路の動作を理解するのに必要な場合を除いて、電力線４２と共通線４８は回路の詳細図には示さない。信号の調整第２Ａ図にブロックの形で示すように、集積回路８０のチャンネルＡ入力端子９４に入るチャンネルＡ入力信号は、処理する前に二重信号調整回路１８０を通す。信号調整回路１８０はチャンネルＡ信号調整回路１２２（第３Ａ図に示す）と、チャンネルＢ信号調整回路（図示せず）を備える。第３Ａ図に示すように、信号調整回路１２２はエイリエイジング防止(anti-aliasing)フィルタ１２４、ヒステリシス回路１２６、ディジタル低域フィルタ１２８を備える。チャンネルＢ用の信号調整回路（図示せず）はチャンネルＡ用の信号調整回路１２２と実際は同じものなので、チャンネルＡ用の信号調整回路だけを詳細に説明する。信号調整回路の入力端子１３０はエイリエイジング防止フィルタの入力端子１３１である。エイリエイジング防止フィルタ１２４は好ましくは約４７０ｋΩの直列抵抗器１３６と、入力１３１と接地ポテンシャルの間の好ましくは約１７ｐＦのコンデンサ１５６を備える。データリンクモジュール３２のチャンネルＡとチャンネルＢの入力周波数は３ｋＨｚより下で用いるのが好ましい。したがってエイリエイジング防止フィルタ１２４は約３０ｋＨｚの帯域消去を持つ。エイリエイジング防止フィルタ１２４の出力１３２をヒステリシス回路１２６の入力１３４に与える。ヒステリシス回路１２６は、プログラムにより入力端子１３４に異なる電圧レベル範囲を持つ信号を受けることができる。第３Ａ図には電気的に消去可能なリードオンリーメモリ（ＥＥＰＲＯＭ）のセル１３８を完全には示していないが、このセルをヒステリシス回路１２６の別の入力１４０に接続する。セル１３８が論理０のときの許容できる入力電圧範囲は０−５ボルトである。セル１３８が論理１のときの許容できる入力電圧範囲は０−９ボルトである。ヒステリシス回路１２６は、小さな電圧レベルの変動により誤状態遷移が起こるのを防ぐ。プログラム可能なヒステリシス回路１２６とＥＥＰＲＯＭのセル１３８とで、ローカル入力電圧範囲選択器として機能する。ヒステリシス回路１２６の詳細を第３Ｂ図に示す。この回路はＥＥセル１３８に記憶されている値を反転するインバータ１４２と、２つの比較的高電圧および２つの比較的低電圧を作る８個の抵抗器および４個のトランジスタの回路１４４を備える。ヒステリシス回路１２６は５０％のヒステリシス回路であることが好ましい。２つの比較的高電圧６．７５ｖおよび３．７５ｖはそれぞれ９ｖシステムおよび５ｖシステムの予想最大入力電圧の７５％である。２つの比較的低電圧１．２５ｖと２．２５ｖはそれぞれ９ｖシステムと５ｖシステムの予想最大入力電圧の２５％である。ＥＥセル１３８を付勢および除勢すると、比較器１４６と１４８を制御することにより、６．７５ｖと２．２５ｖの対と３．７５ｖと１．２５ｖの対のどちらかを選択して用いることができる。一方の比較器１４８は、比較器１４８の入力端子１３４の信号が最大入力電圧の７５％を超えると比較器出力信号（ＨＩＴＲＩＰ）を出す。比較器１４６と１４８の入力端子１３３は、ヒステリシス回路１２６の入力端子１３４に接続する。比較器出力信号（ＨＩＴＲＩＰ）１４９はフリップフロップ１５０をセットする。フリップフロップ１５０のＱ出力端子１５２は、ヒステリシス回路１２６の出力端子１３６である。ヒステリシス回路１２６の出力信号１３５は平らな波で、ヒステリシス回路の入力端子１３４の信号１２５の電圧が最大入力電圧の２５％より下に下がるまで高である。２５％より下がると、他方の比較器１４６は別の比較器出力信号（ＬＯＴＲＩＰ）１４７を出し、フリップフロップ１５０をリセットして、ヒステリシス回路の出力端子１３６の信号１３５を０ボルトにする。ヒステリシス回路１２６の出力端子１３６の信号１３５をディジタルフィルタ１２８の入力端子１５４に与える。第２Ｂ図にブロックの形で示す内部発振器１５８からの出力信号１５９をディジタルフィルタ１２８に与えて、ディジタルフィルタの帯域消去を制御する。帯域消去周波数は、内部発振器１５８の周波数を５で割って決める。内部発振器１５８の好ましい周波数は約１５０ｋＨｚである。ディジタルフィルタ１２８は、多重ビット、好ましくは５ビットの直列イン、並列アウトのシフトレジスタ１６０から成る。シフトレジスタ１６０からの出力信号１６３を、それぞれ多入力、好ましくは５入力のＡＮＤゲート１６６と１６８から成る正パルス連続性チェッカ１６２と負パルス連続性チェッカ１６４に同時に与える。正パルス連続性チェッカ１６２は、内部発振器１５８の複数の逐次の各サイクルに信号が存在するときだけ、ＲＳフリップフロップ１７２の入力Ｓ端子１７０に信号を送る。ＲＳフリップフロップ１７２は、負パルス連続性チェッカ１６４によってリセットされるまで、出力Ｑ端子１７４に論理１出力を出す。ＲＳフリップフロップ１７２の出力Ｑ端子は、チャンネルＡ信号調整回路１２２の出力端子１７６に接続する。チャンネルＡ信号調整回路１２２の出力端子１７６に、調整されたＩＮＰＵＴ＿Ａ信号であるＩＩＮＰＵＴ＿Ａ信号が出る。チャンネルＡ用の信号調整回路１２２の出力端子１７６とチャンネルＢ用の信号調整回路（図示せず）の出力端子１７８を、チャンネルＡおよびチャンネルＢのそれぞれの入力データ制御回路１８２と１８４に結ぶ。データバス４６と主クロックバス４４のそれぞれの調整回路１８６と１８８は、関連する周波数を除けば、チャンネルＡおよびＢ（図示せず）の入力信号調整回路１２２と同様に動作する。この発明のデータリンクモジュール３２の、クロックバス４４とデータバス４６は、２００ｋＨｚより低い周波数で用いることが好ましい。したがって、データバスとクロックバスのエイリエイジング防止フィルタ１８６と１８８は好ましくは１００ｋΩのエイリエイジング防止フィルタ抵抗器１２６を備え、また信号調整回路は約２２５ｋＨｚの区切り点を持つことが好ましい。同様にして、データバス信号調整回路１８６と主クロックバス信号調整回路１８８は、信号ＤＡＴＡ８７とＣＬＯＣＫ８５からそれぞれ調整された信号ＩＤＡＴＡ１９１とＩＣＬＯＣＫ１９２を出す。パワーオンリセット遅れ次に第２Ｂ図において、集積回路８０の内部発振器１５８は５０−４００ｋＨｚの周波数範囲を持つのが好ましい。この周波数は、入力端子９２から接地に接続する外部抵抗器Ｒ（図示せず）で制御する。ただしＲ（オーム）＝１４．５ｘ１０⁹／周波数（ヘルツ）である。好ましくは、Ｒの範囲は２５−２００ｋ Ωである。内部発振器１５８は一般に知られている型のものであって、この発明の一部ではない。内部発振器１５８は信号ＯＳＣ１５９を出す。第２Ｂ図にブロックの形で示すように、パワーオンリセット遅れ回路１９０は３個の入力端子、すなわち、発振器信号（ＯＳＣ）１５９を受ける１８１、内部主クロック信号（ＩＣＬＯＣＫ）１９２を受ける１８３、パワーオンリセット信号（ＰＯＲ）１９４を受ける１８５、を備える。ＰＯＲ信号１９４は集積回路８０に電力を与えた直後に発生する。パワーオンリセット手段１９５はよく知られており、この発明の一部ではない。パワーオンリセット遅れ回路１９０は２個の出力端子、すなわち、同期信号（ＳＹＮＣ）１９６を出力する２１６とパワーオンリセット遅れ信号（ＰＯＲ＿ＤＬＹ）１９８を出力する２１８、を備える。パワーオンリセット遅れ回路１９０を第４図に詳細に示す。内部主クロック信号（ＩＣＬＯＣＫ）１９２は所定の同期期間５８の間は高に保持され、各時間フレーム６２の初めを定義する。同期期間５８の継続時間は主クロックサイクル６１の８サイクルが好ましい。４ビットのカウンタ２００とＮＡＮＤゲート２０２は、１０サイクルのＯＳＣ信号１５９を受けるとＮＡＮＤゲート２０２の出力端子２０４に低ＳＹＮＣ＿ＤＥＴ信号２０５を出す。同じ期間中、ＩＣＬＯＣＫ１９２は継続的に高である。ＩＣＬＯＣＫ信号１９２はカウンタ２００の反転クリア入力１８３に入る。ＳＹＮＣ＿ＤＥＴ信号２０５は、ＩＣＬＯＣＫ周波数とＯＳＣ周波数の関係によって決まる期間中は低である。しかしＩＣＬＯＣＫの最初の負への遷移が起こると（これは同期期間５８の終わりを定義する）、負のＩＣＬＯＣＫパルスがカウンタ２００をクリアするので、ＳＹＮＣ＿ＤＥＴは再び高になる。ＯＳＣ周波数はＩＣＬＯＣＫ周波数より１．５ないし１０倍速い方がよい。ＳＹＮＣ＿ＤＥＴ信号２０５は複数の相互に接続されたデータフリップフロップ２０６と２０８に入り、次にＡＮＤゲート２１０に入る。フリップフロップ２０６と２０８は、フリップフロップ入力２０９と２１１にそれぞれ低ＰＯＲ信号１９４を受けるとクリアされる。ＡＮＤゲート２１０の出力２１２は、低ＰＯＲ信号１９４を受けるとすぐ低ＰＯＲ＿ＤＬＹ信号１９８を出す。ＡＮＤゲート２１０の出力２１２は、複数のデータフリップフロップ２０６と２０８がゲート２０１を通して複数のＳＹＮＣ＿ＤＥＴ信号を受けると、高ＰＯＲ＿ＤＬＹ信号１９８を出す。第４図に示す回路は、ＳＹＮＣ＿ＤＥＴ信号２０５を３個受けると高ＰＯＲ＿ＤＬＹ信号を出す。簡単のために第４図には２個のデータフリップフロップ２０６と２０８だけを示しているが、４，０９５個のＳＹＮＣ＿ＤＥＴ信号２０５を数えた後で高ＰＯＲ＿ＤＬＹ信号１９８を出すには、約１２個のデータフリップフロップを備えるのが好ましい。パワーオンリセット遅れ回路１９０は集積回路に電源を入れた後、集積回路８０が所定の複数のＳＹＮＣ＿ＤＥＴ信号２０５を受けるとＰＯＲ＿ＤＬＹ信号１９８を出す。ＰＯＲ＿ＤＬＹ信号１９８とＳＹＮＣ＿ＤＥＴ信号２０５はＡＮＤゲート２１４によりゲートされて、出力２１６にＳＹＮＣ信号１９６を出す。したがって、ＰＯＲ＿ＤＬＹ１９８が高でなければ、ＳＹＮＣ１９６は低である。集積回路８０のフリップフロップの多くは、ＳＹＮＣ１９６によってプリセットされるかクリアされる。したがってこれらのフリップフロップは、データリンクモジュール３２への電力供給が安定した後に初めてプリセットまたはクリアされる。ＰＯＲ＿ＤＬＹ信号１９８は、クロック損失出力ロック回路２４０と、安全入力禁止保護回路２２０と、モード／同期回路４５８に入る。安全入力保護回路第２Ａ図と第２Ｂ図にブロックの形で示すように、安全入力保護回路すなわち入力禁止回路２２０は、集積回路８０に電源を入れた後の所定の時間と、集積回路をプログラムしまたはプログラミングを検査している時間は、入力データ制御回路１８２と１８４が入力信号に応答することを禁止する。第５図に更に詳細に示すように、入力禁止回路２２０はＮＯＲゲート２２４を備える。ＮＯＲゲート２２４は入力として入力端子２２６と２２８にアクティブ低ＰＯＲ＿ＤＬＹ信号１９８とアクティブ高プログラム／検査モード信号（Ｐ／Ｖ＿ＭＯＤＥ）１９９をそれぞれ受け、出力信号として出力端子２３０からＩＮＰＵＴ＿ＩＮＨＩＢＩＴ信号２２９を出す。低ＰＯＲ＿ＤＲＹ信号１９８は、集積回路８０に電源を入れた後の所定の時間、パワーオンリセット遅れ回路１９０から出る。高Ｐ／Ｖ＿ＭＯＤＥ信号１９９は、プログラミングサイクルの間および検査サイクルの間、モジュールプログラマ２３２から出る。ＰＯＲ＿ＤＬＹ信号１９８とＰ／Ｖ＿ＭＯＤＥ信号１９９は入力禁止回路２２０の入力２２６と２２８に入る。入力禁止回路２２０の出力端子２３０は、チャンネルＡおよびチャンネルＢの入力データ制御回路１８２と１８４の入力端子４１６と４１８にそれぞれ結合する。入力禁止回路２２０は、チャンネルＡおよびチャンネルＢの入力データ制御回路１８２と１８４にそれぞれ関連して動作する。チャンネルＡ入力データ制御回路の動作はチャンネルＢ入力データ制御回路の動作と実質的に同じなので、チャンネルＡ回路だけを詳細に説明する。第５図に示すように、入力端子４１６のＩＮＰＵＴ＿ＩＮＨＩＢＩＴ信号２２９はフリップフロップ４００の反転クリア（ＣＬＲ）端子２３５に入る。したがって、信号ＰＯＲ＿ＤＬＹ１９８が低か信号Ｐ／Ｖ＿ＭＯＤＥ１９９が高のとき、フリップフロップ４００の出力Ｑ端子４０６の信号は０になる。したがって、集積回路８０のその後の段階は所定の条件の下で入力Ａ信号または入力Ｂ信号に応答せず、データリンクモジュール３２の安全性と信頼性が高まる。前記所定の条件は、信号ＰＯＲ＿ＤＬＹ１９８が低のときか、または信号Ｐ／Ｖ＿ＭＯＤＥ１９９が高のときが好ましい。クロック損失出力ロック主クロック信号８５が存在しないときは、集積回路８０の出力端子９８・１００・１０２・１０４・１０６・１０８の信号が変化しないようにしたい。第２Ｂ図に示すように、集積回路８０はクロック損失検出回路２４０を備える。第６図に詳細を示すクロック損失検出回路２４０は、信号ＩＣＬＯＣＫ１９２とＯＳＣ１５９とＰＯＲ＿ＤＬＹ１９８を受ける３個の入力端子２２１−２２３と、長いリセット信号（ＬＯＮＧ＿ＲＳＴ）２４１を出す出力端子２２５を備える。クロック損失検出回路２４０は１３ビットのカウンタ２４２を備える。カウンタ２４２は、内部主クロック信号ＩＣＬＯＣＫ１９２の損失が生じるとＯＳＣ１５９のサイクルを数え始める。ＯＳＣ信号１５９は、１３ビットのカウンタ２４２のクロックピン２４４に入る。ＩＣＬＯＣＫ１９２の損失は、遅れ要素（ＤＬＹ）２４５と、カウンタ２４２のクリア（ＣＬＲ）ピン２４８に接続する排他的ＯＲゲート２４６により決定する。ＩＣＬＯＣＫ１９２が存在するときは、カウンタ２４２はＩＣＬＯＣＫが遷移する度にクリアされる。６，１４４サイクルのＯＳＣ信号１５９を数えると、カウンタ２４２の出力２５０と２５２（２進数６，１４４の第１２ビットと第１３ビットを表す）は高になり、ＮＡＮＤゲート２５６の出力２５４に低クロック損失遅れ（ＣＬＫ＿ＬＯＳＳ＿ＤＬＹ）信号を出す。クロック損失検出回路２４０は主クロック信号が存在しなくなってから６，１４４サイクルのＯＳＣの後に、低ＣＬＫ＿ＬＯＳＳ＿ＤＬＹ信号を出し始める。主クロック信号が元に戻るまで、この回路は引き続き低ＣＬＫ＿ＬＯＳＳ＿ＤＬＹ信号を出す。ＰＯＲ＿ＤＬＹ信号とＣＬＫ＿ＬＯＳＳ＿ＤＬＹ信号をＡＮＤゲート２５８で結合して、長いリセット（ＬＯＮＧ＿ＲＳＴ）信号を出す。ＬＯＮＧ＿ＲＳＴ信号は、反復回路２６０と安全出力保護回路２６２に入る。安全出力保護回路多重クロック１０８、シフトクロックアウト１０６、シフトクロックイン１０４、Ａ出力９８、Ｂ出力１００、Ｃ出力１０２の各端子から、ある条件では出力しないようにする必要がある。第２Ｂ図にブロックの形で示すように、集積回路８０は安全出力保護回路２６２を備える。これは、低ＬＯＮＧ＿ＲＳＴ信号のときまたはプログラミング中またはプログラミングの検査中は、集積回路８０の出力端子９８・１００・１０２・１０４・１０６・１０８から出力信号を出さないようにする回路である。第７図に示すように、安全出力保護回路２６２はＳＹＮＣとＬＯＮＧ＿ＲＳＴとプログラム電圧可能（ＰＶＥ）信号をそれぞれ受ける３個の入力端子２６４・２６６・２６８を備える。データフリップフロップ２７２のＤ入力端子２７０に、制御システムの電力線電圧Ｖ_ccを絶えず加える。データフリップフロップ２７２は、フリップフロップ２７２のＤ入力端子２７０に電圧Ｖ_ccを加えるとＱ２７４に高出力禁止信号を出す。ただし高ＰＶＥ信号か低ＬＯＮＧ＿ＲＳＴ信号のどちらかによってクリアされた場合は除く。またこの回路はＮＯＲゲート２７６を備える。ＮＯＲゲート２７６は高ＰＶＥ信号と低ＬＯＮＧ＿ＲＳＴ信号を組み合わせてＮＯＲゲート出力端子２７７にリセット信号を形成し、この信号をフリップフロップ２７２のクリアピン２７８に与える。低リセット信号を出すとフリップフロップ２７２はクリアされる。ＳＹＮＣ信号により、各フレーム６２の初めにフリップフロップ２７２は使用可能になる。したがってフリップフロップはリセット信号がなくなった後の最初のＳＹＮＣ信号でセットされる。次に第２Ａ図と第２Ｂ図において、安全出力保護回路２７２の出力は出力禁止信号（ＯＵＴＰＵＴＩＮＨＩＢＩＴ）２８０で、出力端子９８・１００・１０２・１０４・１０６・１０８の各三状態装置にそれぞれ入り、集積回路８０のこれらの出力端子を高インピーダンス状態にする。出力端子９８・１００・１０２・１０４・１０６・１０８が高インピーダンス状態であることは、出力端子に高信号も低信号もないことを表す。データ検査器第８図は第２Ａ図にブロックの形で示す反復回路すなわちデータ検査器２６０で、チャンネルＡデータ検査器２８８とチャンネルＢデータ検査器２８９（チャンネルＡデータ検査器と実質的に同じ）を備える。モジュール３２の中の１個に関連する選択された時間スロット６５と６７の間に、データバス４６に存在する可能性のあるランダムノイズに誤って応答することがないようにするため、第２１図の選択された複数の逐次の連続した時間フレーム６２・６２’・６２”において、そのデータリンクモジュール３２に関連する時間スロット６５と６７の間に、データ検査器２６０はデータバス４６の同じデータ信号８７を繰り返すことを選択的に要求する。前記反復を行った後に限って、該当するチャンネルＡまたはチャンネルＢの出力信号は、データバス４６のデータ信号８７に応答して変化する。さらに第８図において、チャンネルＡデータ検査器２８８は複数の２値データフリップフロップ２８２・２８４・２８６を備えており、これらを相互に接続して多段シフトレジスタを形成する。各データフリップフロップ２８２・２８４・２８６は、第２１図の複数の逐時の各時間フレーム６２・６２’・６２”の間、データバス４６の信号８７を記憶する。第８図のチャンネルＡデータ検査器の入力端子２９０・２９２・２９４・２９８は、データバス４６と、ＥＥＰＲＯＭ３５４の１対の電気的に消去可能なリードオンリーメモリすなわちＥＥセル３２０および３２２と、クロック損失検出回路２４０から、それぞれ信号を受ける。チャンネルＡデータ検査器の入力端子２９６は、ＡＮＤゲート３０４の出力３０３から出る使用可能クロックパルス３０２を受ける。ＡＮＤゲート３０４は、ＩＣＬＯＣＫ信号とＣＯＩＮ＿Ａ信号とＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号をそれぞれ受ける３個の入力３１１・３１３・３１５を備える。選択された動作モードすなわちモード１またはモード２は、これらの信号の性質とタイミングを決定する。モード１では、時間スロット６５当たり１クロックサイクル６１がある。ＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号は継続的に低であり、入力３１１のインバータ３１２により３入力ＡＮＤゲート３０４は継続的に使用（動作）可能である。入力３１５の別のインバータ３１４はＩＣＬＯＣＫ信号１９２を反転させて、ＩＣＬＯＣＫが低のときにクロックサイクル６１の後半サイクルの間だけ３入力ＡＮＤゲート３１０を使用可能にする。ＣＯＩＮ＿Ａ信号は、データリンクモジュール３２に関連する選択された時間スロット６５が発生している間だけ高である。エッジの感度のよいデータフリップフロップ２８２・２８４・２８６は、ＣＯＩＮ＿Ａが低から高に遷移したとき使用可能になる。データフリップフロップ２８２・２８４・２８６は、データリンクモジュール３２に関連する選択された時間スロット６５の間、しかもその間だけ使用可能になる。モード２では、時間スロット６７当たり２クロックサイクル６７と６７’がある。モード２では、第１クロックサイクル６１の間はＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号は高であり、第２クロックサイクル６１’の間はＯＵＴＰＵＴ／ＷＩＮＤＯＷ信号は低である。したがって、３入力ＡＮＤゲート３０４は２つのクロックサイクル６７と６７’の第２サイクル６１’の間だけ活動状態である。他の点では、モード２でのデータ検査器２６０はモード１と同様に動作する。データリンクモジュール３２のチャンネルＡに関連する、ただし第２１図の逐次のフレーム６２・６２’・６２”の中の、時間スロット（６５か６７のどちらか）の間、使用可能クロックパルス３０２はデータフリップフロップ２８２・２８４・２８６をそれぞれ使用可能にする。最初、データフリップフロップ２８２・２８６・２８８は、第６図の回路からのＬＯＮＧ＿ＲＥＳＥＴ信号によりプリセットされる。その後、データリンクモジュール３２のチャンネルＡの最初の時間スロット６１が発生すると、第１フリップフロップ２８２のＱ出力３２４と、また反復回路出力フリップフロップ３１８のＤ入力３１６に、データバスのデータ信号が現れる。最近のフレーム（６２と６２’と６２”のどれか）の間、データバス４６の信号８７は反復回路出力フリップフロップ３１８のＤ入力３１６に常に再生されるが、反復回路出力フリップフロップ３１８は、ＡＮＤゲート３０４の出力３０３から使用可能クロックパルス３０２が発生したときだけ使用可能になる。反復回路出力フリップフロップ３１８での使用可能クロックパルスの発生は、プログラミングにより制御する。プログラムによりＥＥセル３２０に論理０を含めるとＡＮＤゲート３３８の出力３３６は論理０に切り換わり、ＮＡＮＤゲート３４２の出力３４０は各クロックサイクル６１の後半の間は高に切り換わり、第１フリップフロップ２８２を活動状態にしてからクロックサイクル６１の半サイクル後に、反復回路出力フリップフロップ３１８は使用可能になり、データを一切繰り返さない。プログラムによりＥＥセル３２０に論理１を含め、かつプログラムによりＥＥセル３２２に論理０を含めると、第１フリップフロップ２８２と第２フリップフロップ２８４が同じＱ出力を持つときだけ、出力フリップフロップ３１８のクロックは使用可能になる。第１フリップフロップ２８２と第２フリップフロップ２８４が同じＱ出力を持つのは、２つの逐時の各フレーム６２と６２’の間の選択された時間スロット（６５か６７のどちらか）内に、データバス４６のデータ信号８７を反復したときだけである。第１フリップフロップ２８２と第２フリップフロップ２８４のそれぞれのＱ出力３２４と３２６は、排他的ＯＲゲート３２８に入る。排他的ＯＲゲート３２８の出力３３０に出る信号と、ＮＯＲゲート３４４およびＮＡＮＤゲート３４６の出力に出る信号と、ＥＥセル３２０および３２２の状態の組み合せにより、データ信号８７の２度目の逐次反復を含むフレーム６２’ の直後に（すなわちクロックサイクル６１の半サイクル後に）、反復回路出力フリップフロップ３１８は使用可能になる。プログラムによりＥＥセル３２０と３２２に論理１を含めると、第１・第２・第３フリップフロップのＱ出力３２４・３２６・３３２がそれぞれ同じ信号を持つときだけ、第３フレーム６２”の直後に（クロックサイクル６１の半サイクル後に）、反復回路出力フリップフロップ３１８のクロックピンは使用可能になる。フリップフロップ２８６の出力２３２の信号は、フリップフロップ２８２の出力３２４の信号と共に、排他的ＯＲゲート３４８に入る。第１フレーム６２と第３フレーム６２”が同じときだけ、ゲート３４８の出力３４９の信号は低になる。表１は、ＥＥセル３２０と３２２のプログラムがデータ検査器に与える影響を要約したものである。同様にして、必要があればデータ検査器２６０を拡張して、フリップフロップやＥＥセルや関連するプログラム可能な論理回路を更に追加することにより、逐次のフレーム６２の同じデータ信号８７が少なくとも４回以上発生したことを認識し選択的に応答する。極性選択回路既知のデータリンクモジュールのＣ出力端子の欠点をなくすために、データリンクモジュール３２は第２Ｂ図にブロックの形で示す組み合わせ論理回路の極性選択器３５０を備える。極性選択器３５０は第９図の極性独立回路３５２を備える。極性独立回路３５２はデータ検査器２６０からＡ＿ＯＵＴＰＵＴ信号とＢ＿ＯＵＴＰＵＴ信号を受け、またＥＥＰＲＯＭ３５４から極性選択情報を受ける。第９図に詳細に示すように極性独立回路３５２はＡＮＤゲート３５６を備える。ＡＮＤゲート３５６は、Ａ＿ＯＵＴＰＵＴ信号とＢ＿ＯＵＴＰＵＴ信号を受ける２個の入力端子３５８と３６０を持ち、またＣ＿ＯＵＴＰＵＴ信号を出す出力端子３６２を持つ。既知のデータリンクモジュールとは異なり、この発明のＡＮＤゲート３５６の入力信号の極性は、Ａ＿ＯＵＴＰＵＴ信号とＢ＿ＯＵＴＰＵＴ信号の極性と同じというように制限されることはない。ＡＮＤゲート３５６の各入力の極性は、Ａ＿ＯＵＴＰＵＴ信号とＢ＿ＯＵＴＰＵＴ信号の極性とは別個に、選択的に変えることができる。ＥＥセル３６４の中の１個からの極性選択情報とＡ＿ＯＵＴＰＵＴ信号が排他的ＯＲゲート３６６に入る。排他的ＯＲゲートの出力３６８はＡ＿ＯＵＴＰＵＴを出すが、その極性は入力の極性とは選択的に異なる。同様に、Ｂ＿ＯＵＴＰＵＴ信号と第２ＥＥセル３７０は別の排他的ＯＲゲート３７２を通して入る。ＡＮＤゲート３５６の出力の極性は第３ＥＥセル３７４により選択的に制御されるので、排他的ＯＲゲート３７５はＣ＿ＯＵＴＰＵＴ信号をＡ＿ＯＵＴＰＵＴ信号とＢ＿ＯＵＴＰＵＴ信号の任意の論理組み合わせ関数にすることができる。入力同期器第２Ａ図において、集積回路８０は入力データ制御回路１８２と１８４を備え、データリンクモジュール３２に関連する時間スロット６５の間にチャンネルＡおよびチャンネルＢ入力信号が変化しても、集積回路の後の部分が変化しないように絶縁する。チャンネルＡ入力データ制御回路１８２とチャンネルＢ入力データ制御回路１８４は実質的に同じなので、チャンネルＡ入力データ制御回路だけを詳細に説明する。チャンネルＡ入力データ制御回路１８２の入力信号はＣＯＩＮ＿Ａ・ＩＩＮＰＵＴ＿Ａ・ＩＮＰＵＴ＿ＷＩＮＤＯＷ・ＩＮＰＵＴ＿ＩＮＨＩＢＩＴであり、出力信号はＩＮＰＵＴ＿ＤＡＴＡ＿Ａである。第５図に詳細に示すように、入力データ制御回路１８２はデータフリップフロップ４００と３入力ＡＮＤゲート４０２を備える。ＩＩＮＰＵＴ＿Ａ信号はデータフリップフロップ４００のＤ入力４０４に入り、データリンクモジュール３２に関連する時間スロット６５の最初だけ、データフリップフロップ４００はＣＯＩＮ＿Ａ信号により使用可能になる。ＣＯＩＮ＿Ａ信号は常時低であり、データリンクモジュールに関連するアドレスの間だけ高になる。データフリップフロップ４００はエッジに敏感である。ＣＯＩＮ＿Ａ信号の立ち上がりエッジで、データリンクモジュール３２の時間スロット６５の間、ＩＩＮＰＵＴ＿Ａ信号の状態はフリップフロップ４００のＱ出力４０６にラッチされる。Ｑ出力４０６は、ＣＯＩＮ＿ＡおよびＩＮＰＵＴ＿ＷＩＮＤＯＷと共に３入力ＡＮＤゲート４０２に入る。モード１では、ＩＮＰＵＴ＿ＷＩＮＤＯＷは継続的に低であり、ＡＮＤゲート４０２の１つの入力４１０にインバータ４０８があるので、ＡＮＤゲートはＩＮＰＵＴ＿ＷＩＮＤＯＷにより使用可能になる。データリンクモジュール３２の時間スロット６５の間はＣＯＩＮ＿Ａは高なので、モジュールのこの時間スロットの間、ＡＮＤゲート４０２はＣＯＩＮ＿Ａにより使用可能になる。したがってモード１では、データリンクモジュール３２の時間スロット６５の間だけ、ＩＩＮＰＵＴ＿Ａ信号はＡＮＤゲート４０２の出力端子４１２に現れる。次に第１７Ｃ図と第１７Ｄ図のタイミング図において、モード２では各時間スロット６７の長さはモード１の各時間スロット６５の長さの２倍であるが、モード２の各時間スロット６７の前半だけデータバス４６に入力信号を与える。モード２では、ＩＮＰＵＴ＿ＷＩＮＤＯＷは主クロック信号８５の半分の周波数で動作する。モード２では、ＩＮＰＵＴ＿ＷＩＮＤＯＷは時間スロット６７の前半では低であり、時間スロットの後半では高である。再び第５図において、ＡＮＤゲート４０２の入力４１０のインバータ４０８により、データリンクモジュール３２の時間スロット６７の前半だけＡＮＤゲートは使用可能になる。したがってモード２では、データリンクモジュール３２の時間スロット６７の前半だけ、ＩＩＮＰＵＴ＿Ａ信号はＡＮＤゲート４０２の出力４１２に現れる。ＡＮＤゲート４０２の出力４１２は入力データ制御回路１８２の出力端子４１４であり、ここから信号ＩＮＰＵＴ＿ＤＡＴＡ＿Ａが出る。ＩＮＰＵＴ＿ＤＡＴＡ＿Ａ信号はデータバス駆動回路４２０に入る。モード選択指示器次に第１５図において、データリンクモジュール３２のシフトレジスタ５８８や５９０などの他の要素の動作と集積回路８０との動作とを同期させるため、またモジュールの他の要素に動作モード知らせるため、集積回路は単一の端子１１０を備えており、ＳＹＮＣ信号１９６とＭＯＤＥ信号４８８を交互に送る。第２Ｂ図にブロックの形で示すように、組み合わせのＭＯＤＥ／ＳＹＮＣ信号４５６をモード／同期出力回路４５８で作る。モード／同期出力回路４５８は、入力信号ＭＯＤＥ４８８・ＳＹＮＣ１９６・ＯＳＣ１３６・ＰＯＲ＿ＤＬＹ１９８を受ける４入力端子と、組み合わせのＭＯＤＥ／ＳＹＮＣ出力信号４５６を出す１出力端子４６８を備える。ＭＯＤＥ／ＳＹＮＣ信号４５６は、チャンネルＡ入力信号およびチャンネルＢ入力信号から、またデータバス４６のデータ信号８７から独立している。集積回路８０に動作電力が供給されている限り、ＭＯＤＥ／ＳＹＮＣ出力端子４６８は周期的にＳＹＮＣ出力信号１９６を出す。ただし、ＰＯＲ＿ＤＬＹ信号が低である起動直後の短い時間は除く。もちろん、集積回路８０に主クロック信号８５がなくなるとＭＯＤＥ／ＳＹＮＣ出力端子４６８には同期情報が存在しなくなるが、この場合にはＭＯＤＥ／ＳＹＮＣ出力端子４６８にモード情報が出る。モード／同期出力回路４５８を第１０図に詳細に示す。ＰＯＲ＿ＤＬＹが低のときはデータフリップフロップ４７６をクリアする。反転ＳＹＮＣ信号１９６と遅れＳＹＮＣ信号１９６はＡＮＤゲート４７４に入り、ＳＹＮＣが低に遷移するとき正の短時間パルスを出す。短時間パルスはデータフリップフロップ４７６をプリセットする。フリップフロップ４７６のＤ入力４７８は継続的に接地ポテンシャルにある。ＯＳＣ信号１３６はフリップフロップ４７６のクロック入力４８０に入る。したがってフリップフロップ４７６のＱ出力４８２は通常は低であるが、各フレームの初めに短時間パルスにより高にプリセットされる。しかしフリップフロップ４７６のＱ出力４８２はＯＳＣ１３６の１サイクルだけ高であり、その後低に戻る。フリップフロップ４７６のＱ出力４８２は、ＭＯＤＥ信号４８８と共に排他的ＯＲゲート４８４に入る。ＭＯＤＥ信号は、プログラミング中に選択されてＥＥＰＲＯＭ３５４に記憶されたモードを反映する。モード１ではＭＯＤＥ＝０であって、排他的ＯＲゲート４８４はフリップフロップ４７６のＱ出力４８２を反転させる。モード２ではＭＯＤＥ＝１であって、排他的ＯＲゲート４８４はフリップフロップ４７６のＱ出力４８２を変えない。モードに関わらず、インバータ／バッファ４８６がＭＯＤＥ／ＳＹＮＣ信号４５６’を反転させた後、ＭＯＤＥ／ＳＹＮＣ信号４５６は集積回路８０のＭＯＤＥ／ＳＹＮＣ出力端子１１０に出る。第１７Ａ図と第１７Ｂ図のタイミング図に示すように、モード１ではＭＯＤＥ／ＳＹＮＣ４５６は継続的に低である。ただし各フレームの初めにＯＳＣ１３６の１サイクル間だけ高になる。モード２ではＭＯＤＥ／ＳＹＮＣ４５６は継続的に高である。ただし各フレーム６２の初めにＯＳＣ１３６の１サイクル間だけ低になる。多重化フレーム識別器次に第２１図において、フレーム６２を多重化すれば、後のフレーム６２’は前のフレーム６２とは異なるデータを運ぶことができる。次に第２Ａ図において、集積回路８０は、多重フレーム６２に必要な多重クロック信号４９２を生成する多重クロック回路４９０を備える。また集積回路８０は出力端子１０８を持っており、多重クロック信号（ＭＵＸ＿ＣＬＫ）４９２はデータリンクモジュール３２の比較的少数のまた比較的簡単な外部要素からアクセスすることができる。従来の方法では、同様の信号を生成するには外部の複雑な要素を追加する必要があるが、前記機能を用いればこの欠点を除くことができる。次に第１６図において、集積回路８０は多重アドレスクロック出力端子１０８を備え、データリンクモジュール３２のデコーダ４９４は複数のシフトレジスタ４９６・４９８・５００を選択的に使用するためにこれを用いる。複数の各シフトレジスタ４９６・４９８・５００は、同じ時間スロット６５の間に、ただし異なるフレーム６２内で、データをデータバス４６から関連する出力フィールド装置５４・５４’・５４”に移す。ＭＵＸ＿ＣＬＫ信号４９２を用いることにより、フレーム６２の時分割多重化が可能になる。時分割多重化を行うときに、各フレーム６２にフレーム番号を付ける。時間スロット１−４を用いて、各フレーム６２に番号を付ける。時間スロット０は、フレームの多重化では用いない。第１図の主クロックモジュール３６は、各フレームの時間スロット１−４の間にフレーム番号を表す一連の４つの信号をデータバスに乗せて、各フレーム６２にフレーム番号を付ける。フレーム番号を付けるのに４ビットを用いるので、最大１６個の異なる番号をフレームに付けることができる。１６フレームに多重化すると最大３，８４０ビット（フレーム当たり１６ｘ２４０ビット）のデータを直列に伝送することができる。この実施態様では４つの時間スロットを用いて最大１５フレームを多重化したが、最大１６個の時間スロットを用いると、最大３２，７６８のフレームを多重化し、最大７，８６４，３２０ビット（フレーム当たり３２，７６８ｘ２４０ビット）のデータを運ぶことができる。第２Ａ図にブロックの形で示すように、多重クロック回路４９０は、８ビットフレームアドレスを受ける８個の並列入力端子５０１−５０８と、ＳＹＮＣ・ＩＣＬＯＣＫ・ＯＵＴＰＵＴ＿ＷＩＮＤＯＷをそれぞれ受ける端子５０９・５１０・５１１を備える。この回路は、多重クロック信号（ＭＵＸ＿ＣＬＫ）４９２を出力する１出力端子５１３を備える。第１１図に更に詳細に示すように、多重クロック回路４９０は８入力５０１− ５０８のＮＡＮＤゲート５１４を備える。ＮＡＮＤゲート５１４の６入力はインバータを備え、フレーム番号０００００１０１＝５を持つフレーム６２を検出する。ＮＡＮＤゲート５１４はＣＯＵＮＴ＿５信号を出す。この信号は通常は高であるが、フレーム番号５のフレームを検出した後の１主クロックサイクル６１の間は低である。ＳＹＮＣ信号１９６は各フレーム６２の初めにＲＳフリップフロップ５１２をセットし、フリップフロップ５１２はＱ出力５１５に高出力を出す。この出力は３入力ＡＮＤゲート５１６を使用可能にする。モード１では、ＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号１２１は継続的に低で、これも３入力ＡＮＤゲート５１６を使用可能にする。ＳＹＮＣ信号１９６とＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号１２１の組み合わせにより、カウンタ１１４が第５フレームを数えるまでは、多重クロック回路４９０の出力端子５１３にＩＣＬＯＣＫ１９２を再生する。第５フレームを数えると、ＮＡＮＤゲート５１４はＣＯＵＮＴ＿５信号を出してフリップフロップ５１２をリセットする。フリップフロップ５１２の出力Ｑは０になるので、カウンタ１１４が５つのフレーム６２を数えると、３入力ＡＮＤゲート５１６は使用禁止になる。第５フレーム６２の後は、ＭＵＸ＿ＣＬＫ信号４９２は出ない。モード２では、多重クロック回路４９０は同様の動作をするが、異なるのは、ＯＵＴＰＵＴ＿ＷＩＮＤＷＯ１２１がＩＣＬＯＣＫ１９２の半分の周波数で、ＩＣＬＯＣＫと同期して動作することである。モード２では、ＯＵＴＰＵＴ＿ＷＩＮＤＯＷとＩＣＬＯＣＫが共に負のときだけ、３入力ＡＮＤゲート５１６はＩＣＬＯＣＫ１９２を多重クロック出力端子５１３に通す。第１７Ｃ図のタイミング図に示すように、モード２ではＭＵＸ＿ＣＬＫ４９２’は幅の異なる正パルスと負パルスの列である。第１６図に示すように、ＭＵＸ＿ＣＬＫ４９２はデコーダ４９４の入力５１８に入る。データバスはデコーダ４９４の別の入力５１９に接続する。ＭＵＸ＿ＣＬＫ信号４９２により、デコーダ４９４は時間スロット１−４の間にデータバス４６からフレーム番号を直列に受ける。デコーダ４９４の出力は最大１６本の個別の線を備え、各シフトレジスタ４９６・４９８・５００に関連するフレーム６２の間に、各シフトレジスタを１個ずつ逐次使用可能にする。プログラミング集積回路８０の論理回路は、所定の内部ＤＣ電圧、好ましくは約９ボルトで動作する。第２Ｂ図にブロックの形で示すように、集積回路８０は電圧調整器５２０を備える。電圧調整器５２０は１２ボルトから３２ボルトまでの入力ＤＣ電圧Ｖ_ccを受け、約９ボルトの内部ＤＣ動作電圧ＶすなわちＶ_refを出す。電圧調整器５２０は既知の型の１つであって、この発明の一部ではない。集積回路８０の信号通過回路は、Ｖ_ccが２つの電圧範囲内のどちらかのときに活動状態になり、データリンクモジュール３２を通して信号を送る。好ましい２つの電圧範囲は、約１２−１５ボルトと約１８−３２ボルトである。ＤＣ入力電圧Ｖ_ccと基準電圧Ｖ_refは、第２Ｂ図にブロックの形で示すモジュールプログラマ２３２に入る。モジュールプログラマに入るその他の入力信号は、ＰＯＲ、ＩＤＡＴＡ、ＩＣＬＯＣＫ、ＬＯＮＧ＿ＲＳＴ、÷２ＩＣＬＯＣＫ、ＥＥＰＲＯＭ３５４からの入力信号である。モジュールプログラマからの出力信号は、プログラム電圧可能信号（ＰＶＥ）、プログラム／検査モード信号（Ｐ／Ｖ＿ＭＯＤＥ）、プログラム／検査データ信号（Ｐ／Ｖ＿ＤＡＴＡ）、ＥＥＰＲＯＭ３５４への出力信号である。モジュールプログラマ２３２の詳細を第１２図に示す。モジュールプログラマはプログラムイネーブラを備える。プログラムイネーブラは３個の抵抗器によりＶ_ccと接地の中間の２つの電圧を出す電圧分割器５３０を備える。２つの中間電圧の一方は電圧比較器５３２の正入力５３１に入る。比較器５３２の他方の入力はＶ_refである。２つの中間電圧の他方はもう１つの電圧比較器５３４の負入力５３３に入る。比較器５３４の他方の入力はＶ_refである。Ｖ_ccが約１５．５− １７．５ボルトの範囲のときは、各電圧比較器５３２と５３４の出力は高で、ＡＮＤゲート５３６の出力に高ＰＶＥ信号を出す。またモジュールプログラマは４個のフリップフロップ５３８・５４０・５４２・５４４、４ビットのカウンタ５４６、５ビットのカウンタ５４８、直並列変換器５５０、並直列変換器５５２、状態機械５５３、後で詳細に説明する少なくとも１１個の論理ゲート５５４−５６５を備える。４ビットのカウンタ５４６は低ＬＯＮＧ＿ＲＳＴ（クロック信号の遷移がないことを示す）により使用可能になり、Ｖ_ccが１５．５ボルトと１７．５ボルトの間のときデータ線の遷移を１５回数える。遅れ要素５６６と排他的ＯＲゲート５５５によりクロック信号の遷移を検出すると、４ビットのカウンタ５４６はクリアされる。カウンタ５４６の４ビットの出力はゲート５５６により論理積をとって、フリップフロップ５３８をセットする。フリップフロップ５３８は常時リセット状態にある。ただし集積回路８０をプログラムするときやプログラミングを検査するときは、フリップフロップは４ビットのカウンタ５４６によりセットされる。通常は高のＬＯＮＧ＿ＲＳＴは遅れ要素５７０とゲート５５７に入り、ゲート５５７の出力はＬＯＮＧ＿ＲＳＴが負に遷移するとき一時的に低になり、その出力は３入力ＡＮＤゲート５５８に入る。３入力ＡＮＤゲート５５８の他の入力はＰＶＥ（ＰＶＥが高のときは集積回路８０がプログラミング可であることを示す）と動作の終わり(end of busy)（ＥＯＢ）信号である。プログラミングの前は、ＬＯＮＧ＿ＲＳＴ信号は高でなければならない。しかしＬＯＮＧ＿ＲＳＴ入力が一時的に低になると、フリップフロップ５３８はリセットされ、プログラミングができない。ＡＮＤゲート５５８の３入力が高のときは、フリップフロップ５３８のリセット信号がなくなり、プログラミングの前の予備ステップの１つが完了する。集積回路８０がプログラミング可になるには、データ線４６に１５パルスを受けることも必要である。１５パルスを受けると、４ビットのカウンタ５４６は出力を出してフリップフロップ５３８をセットする。フリップフロップ５３８のＱ出力をＰ／Ｖ＿ＭＯＤＥ信号と呼ぶ。第１８Ａ図のタイミング図に示すように、ＦＦ１５３８からのＰ／Ｖ＿ＭＯＤＥ信号は、時点５３９で低から高に遷移する。ＰＶ＿ＭＯＤＥが高のときはプログラミング中または検査中であることを示す。フリップフロップ５３８のＱ出力が低のときは、第２フリップフロップ５４０をクリアする。プログラミングデータは、クロック線４４とデータバス４６を用いてデータリンクモジュール３２のデータリンクモジュール集積回路８０にシフトする。第１８Ａ図−第１８Ｃ図のタイミング図に示すように、データストリームはプログラム／検査（Ｐ／Ｖ）ビットと３２データビットを含む。第１ビットはＰ／Ｖビットである。プログラミングのときはＰ／Ｖビットは低であり、検査のときはＰ／Ｖビットは高である。フリップフロップ５４０はＩＣＬＯＣＫにより使用可能になり、第１プログラミングビットが高のときセットされる。最初の１６ビットはチャンネルＡとＢのアドレス（それぞれ８ビット）を含む。次の１６ビットは制御機能を含む。制御機能は、出力ＡからＣの極性、出力ＢからＣの極性、モード選択、チャンネルＡ反復１回、チャンネルＡ反復２回、チャンネルＢ反復１回、チャンネルＢ反復２回、入力Ａ／Ｂ高選択を含む。正の真のデータを、クロックサイクルの初め（正に向かうエッジ）にデータ線に乗せ、クロックサイクルの１８０°（負に向かうエッジ）で集積回路に移す。Ｐ／Ｖビットが高であれば、次の３２クロックサイクルで、プログラムされたデータをデータ線にシフトする。第３フリップフロップ５４２はＣＯＵＮＴ＿ＯＦ＿ＯＮＥ信号を出す。この信号により、５ビットのカウンタ５４８はプログラミングビット数である３２まで数えることができる。また第３フリップフロップ５４２は直並列変換器５５０を使用可能にする。変換器５５０はプログラミング中に、すなわちＲ／Ｗが低でＳＨ＿ＥＮが低のとき、データバスから直列データを受ける。ＥＥＰＲＯＭ３５４のＥＥセル（図示せず）からのデータを並直列変換器５５２に戻し、プログラミングの検査中にＡＮＤゲート５５９と出力ＯＲゲート５６０を経て集積回路８０から取り出す。第２フリップフロップ５４０のＱ出力が低のときはＡＮＤゲート５６１が使用可能になり、ＥＥセルに書き込む。第２フリップフロップ５４０のＱ出力が高のときはＡＮＤゲート５５９が使用可能になり、ＥＥセルから読み出す。ＡＮＤゲート５５９の出力はＯＲゲート５６０に入り、第１４図に示すデータ駆動回路４２０にデータを出力する。５ビットのカウンタ５４８は３２クロックサイクルを数えてＡＮＤゲート５６５を使用可能にし、ＡＮＤゲート５６５はゲート５６１を使用可能にする。ＡＮＤゲート５６１が使用可能になると、状態機械５５３で使用するタイミングを第４フリップフロップ５４４に与える。第４フリップフロップ５４４の出力は状態機械５５３にプログラム可信号（ＰＲＯＧ＿ＲＤＹ）を与える。第１８Ｃ図のタイミング図に示すように、電気的に消去可能なプログラムサイクル５７４の間は、ＰＲＯＧ＿ＲＤＹ信号は高になる。状態機械５５３は、プログラミング制御論理回路５７２を通してＥＥセルのバーンイン (burning in)を制御する。状態機械５５３は出力ＯＢＵＳＹを持ち、ゲート５６２および５６３と遅れ要素５６８を通してフリップフロップ５４４をクリアする。各クロックサイクルの初めに各データビットをデータ線４６に乗せ、プログラムマはこれを読むことができる。このデータは負の真である。集積回路８０のプログラミング供給電圧は、１６．５Ｖ_dc＋−１．０Ｖ_dcでなければならない。バスと集積回路８０の間には３００Ωのバッファ抵抗器（図示せず）を用いるのが好ましい。この抵抗器の両端での電圧損失は約０．４Ｖ_dcである。供給電圧はこの損失を補償する。２本の制御線（クロック線４４とデータ線４６）の電圧レベルは、バス共通と集積回路８０の内部動作電圧Ｖとの間に振れる。この電圧は好ましくは９ボルトである。クロック線４４とデータ線４６のそれぞれの入力フィルタ１８８と１８６の一部は１００ｋΩの抵抗器（図示せず）である。これらの抵抗器も、集積回路８０の入力保護に用いられる。これにより、入力信号が数百ボルトであっても集積回路８０を損傷せず、または動作不良を起こさない。プログラマクロックおよびデータ信号とリリーの前述の特許に述べられている従来型のデータリンクモジュールとに互換性を持たせるため、１２ボルト信号を用いる。プログラミング中は、クロック周波数は２５ｋＨｚと３０ｋＨｚの間である。クロック周波数は、ＥＥＰＲＯＭ３５４に書き込むときのタイミング基準として用いる。第１８Ｃ図のプログラムサイクル用のタイミング図に示すように、データを集積回路８０にシフトした後、電気的に消去可能なプログラミングサイクル５７４はそれぞれ２サイクルの２００ｍｓを必要とする。第１サイクルは消去サイクルであり、第２サイクルはＥＥＰＲＯＭ３５４のプログラミングである。４入力ＡＮＤゲート５６４の出力は直並列変換器５５０の可能クロック入力に入る。各集積回路８０のプログラミング時間は約５００ｍｓである。データバス線４６および主クロック線４４によりデータリンクモジュールをプログラムする方法は次の通りである。ステップ１で、データリンクモジュール３２から電力を除く。ステップ２で、直流１５．５ボルトから１７．５ボルトをデータリンクモジュール３２のＶ_cc端子に加える。ステップ３で、パワーオンリセット遅れ回路１９０が低ＰＯＲ信号を出すのを所定の時間待つ。ステップ４で、所定の時間、すなわち第１８Ａ図の７０の間、好ましくは少なくとも５マイクロ秒の間、ＣＬＯＣＫ信号を高に保ち、次に、ＣＬＯＣＫ信号を引き続き高に保ちながら同時にデータ線を高と低の間に１５回遷移させる。ステップ５で、主クロック信号８５をデータリンクモジュール３２の主クロック端子８４に与え、ＬＯＮＧ＿ＲＥＳＥＴが高になるのをＯＳＣの所定のサイクル数の間待つ。ステップ６で、第１８Ｂ図の論理高のＰ／Ｖビット５７８をデータ線４６で送る。ステップ７で、３２ビットのプログラミングデータをデータ線４６で送る。ステップ８で、状態機械５５３とプログラミング制御論理回路５７２がプログラムされたビットをＥＥＰＲＯＭ３５４の各セルに「バーン(burn)」するのを所定の時間待つ。状態機械５５３とプログラミング制御論理回路５７２の詳細はこの技術でよく知られており、この発明の一部ではない。ステップ９で、１７．５ボルトより高い直流電圧または１５．５ボルトより低い直流電圧をＶ_cc端子に加える。ステップ１０で、プログラミングに従ってデータリンクモジュール３２を動作させる。ステップ６とステップ７の間で、実際のプログラミングの準備のために、モジュールプログラマ２３２をプログラムする人は不確定の時間間隔だけ休止することができるようになっている。この時間間隔を、第１８Ａ図と第１８Ｂ図のタイミング図に間隔５７６で示す。実際のプログラミングはハンドヘルド・プログラミング装置で行うのが好ましい。このプログラミング装置の詳細はよく知られており、この発明の一部ではない。上述のステップにより、データリンクモジュールがデータ線４６の騒音によって偶然プログラムされることはなくなる。第１８Ｄ図−第１８Ｆ図のタイミング図に示すように、データリンクモジュールのプログラミングを検査する方法はプログラミングの方法と同様であるが、次の点が異なる。すなわち、ステップ６で、第１８Ｅ図の論理低Ｐ／Ｖビット５９６をデータ線４６で送ることと、ステップ７で、３２ビットのプログラミングをＰ／Ｖ＿ＤＡＴＡ線とＤＡＴＡ＿ＤＲＩＶＥ出力を経てデータ線で受けることである。入力／出力語拡張器既知のデータリンクモジュールとは異なり、データリンクモジュール３２は単一ビットのデータか多重ビット語のデータ、好ましくは８ビットから１６ビット語のデータを、入力装置５０からデータバス４６に、またはバスから出力装置５４に選択的に通す。第１５図に示すように、データリンクモジュール３２は集積回路８０と、好ましくは２個のシフトレジスタ５８８と５９０を備える。シフトレジスタ５８８は好ましくは１６ビットの並直列シフトレジスタで、１６ビットの入力フィールド装置５８０からデータを並列に受け、このデータをデータバス４６で直列に送信する。シフトレジスタ５９０は好ましくは１６ビットの直並列シフトレジスタで、データを１６ビットの出力フィールド装置５８２に並列に転送する。第１５図に示すデータリンクモジュールは入力モジュールとしてまたは出力モジュールとして用いる。またはモード２で動作するときは、入力および出力モジュールとして同時に動作する。従来のデータリンクモジュール集積回路とは異なり、データリンクモジュール３２はシフトクロックイン端子１０４を備える。端子１０４に、第１７Ａ図−第１７Ｄ図に示すアドレスＡの時間スロット４２２とアドレスＢの時間スロット４２４との時間間隔４５３の間に、主クロック信号８５を再生する。さらに、集積回路８０はシフトクロックアウト端子１０６を備える。端子１０６に、モード１ではアドレスＡの時間スロット４２２とアドレスＢの時間スロット４２４の間の時間間隔４５３の間に、反転した主クロック信号８５を出す。第２Ａ図の語拡張回路４３０は、集積回路８０の出力端子１０４と１０６にＳＨＩＦＴ＿ＣＬＫ＿ＩＮ信号とＳＨＩＦＴ＿ＣＬＫ＿ＯＵＴ信号をそれぞれ出す。Ｐ．４９第１３図に詳細を示す語拡張器４３０は、６個の入力端子４３１−４３６と２個の出力端子４３７および４３８を備える。モード制御回路４４０はＭＯＤＥ＿ＣＬＫ信号を生成する。ＭＯＤＥ＿ＣＬＫ信号は、ＥＥセル４４１が低のときはＩＣＬＯＣＫ信号であり、ＥＥセル４１が高のときは÷２ＩＣＬＯＣＫ信号である。語拡張回路４３０はデータフリップフロップ４５０を備える。フリップフロップ４５０は各フレーム６２の初めにＳＹＮＣによりクリアされる。フリップフロップ４５０は、通常は接地入力４５２により低出力４５１を出す。ＣＯＩＮ＿Ａ信号はフリップフロップをプリセットして出力４５１を高にする。出力４５１は、高ＣＯＩＮ＿Ｂ信号が発生するまで高である。フリップフロップ４５０の出力４５１は、ＭＯＤＥ＿ＣＬＫと共にＡＮＤゲート４５５に入る。ＡＮＤゲート４５５の出力４４４はＳＨＩＦＴ＿ＣＬＫ＿ＯＵＴを出す。これはモード２動作の間は÷２ＩＣＬＯＣＫの再生である。また語拡張回路４３０は３入力４４５−４４７のＡＮＤゲート４６０を備える。ＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号１２１はＡＮＤゲート４６０の入力４４７に入る。ＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号は、第２Ａ図にブロックの形で示す窓制御回路１２０から出る。また第１３図は、ＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号を生成する窓制御回路１２０の一部の詳細を示す。モード１動作ではＯＵＴＰＵＴ＿ＷＩＮＤＯＷ信号は常に低で、ＡＮＤゲート４６０を継続的に使用可能にする。モード２動作中は、ＯＵＴＰＵＴ＿ＷＩＮＤＯＷは各÷２ＩＣＬＯＣＫサイクルの後半の間だけ低で、各÷２ＣＬＯＣＫサイクルの後半の間だけＡＮＤゲート４６０を使用可能にする。ＩＣＬＯＣＫ信号はＡＮＤゲート４６０の入力４５８に入り、各ＩＣＬＯＣＫサイクルの後半の間だけＡＮＤゲートを使用可能にする。したがってモード２の間は、ＡＮＤゲート４６０の出力４６１は時間スロットＡ４２２’で始まり時間スロットＢ４２４’で終わる、異なる幅の正および負パルスの列である。ＡＮＤゲート４６０の出力４６１はＳＨＩＦＴ＿ＣＬＫ＿ＩＮ信号を出す。モード２動作中に出るＳＨＩＦＴ＿ＣＬＫ＿ＩＮ信号を第１７Ｃ図と第１７Ｄ図に示す。再び第１５図において、制御するフィールド装置５８０からの出力信号は同期並直列シフトレジスタ５８８の入力端子に入る。集積回路８０のモード／同期出力端子１１０は、並直列シフトレジスタ５８８のシフト高／負荷（ＳＨ／ＬＤ）端子５８４に接続する。モード／同期出力端子１１０の同期パルス１９６はシフトレジスタ５８８の負荷を制御する。集積回路８０のシフトクロックアウト（ＳＣＯ）端子１０６は、並直列シフトレジスタ５８８のクロック端子５８５に接続する。並直列シフトレジスタ５８８のＤＡＴＡ＿ＯＵＴ端子５８６は、ＯＲゲート５９８とＦＥＴ６００を経てデータバス４６に接続する。並直列シフトレジスタ５８８内のデータは、各ＳＣＯパルスの立ち下がりエッジでデータバス４６に転送される。ＳＣＯパルスの立ち下がりエッジは、各時間スロット６５の初めに発生する。データバス４６は、同期直並列シフトレジスタ５９０のＤＡＴＡ＿ＩＮ端子５９２に接続する。同期直並列シフトレジスタ５９０は、５９４に入力するシフトクロックイン（ＳＣＩ）信号によりクロックされ、各ＳＣＩパルスの立ち下がりエッジでデータバス４６からデータを受ける。各ＳＣＩの立ち下がり端は、各ＳＣＯパルスの立ち下がりエッジが発生した後の主クロックサイクル８５の半サイクルに発生する。直並列シフトレジスタ５９０の出力信号は、データリンクモジュール３２が制御するフィールド装置５８２の入力端子に入る。モード２では、主クロックサイクル８５の前半にデータを並直列シフトレジスタ５８８からデータバス４６に送り、クロックサイクルの後半にデータをバスから直並列シフトレジスタ５９０に移す。第１７Ｃ図と第１７Ｄ図のタイミング図に示すように、モード２では、ＳＣＯ信号は反転主クロック信号８５であり、ＳＣＩ信号は幅の異なる正パルスと負パルスのパルス列である。パルス幅が異なるのは、ＯＵＴＰＵＴ＿ＷＩＮＤＯＷが第１３図のＳＣＩのＡＮＤゲート４６０に入るからである。ＳＣＩパルスの幅が異なるのは、各ＳＣＩパルスの立ち下がりエッジが、モード２の時間スロット６７の後半に発生するようにするためである。高電圧保護回路既知のデータリンクモジュールとは異なり、データリンクモジュール集積回路８０はチャンネルＡの入力信号とチャンネルＢの入力信号をデータバス４６から絶縁する。従来の技術とは異なり、集積回路８０の入力端子９４と９６に入る信号は、内部トランジスタを駆動してバス電圧を制御するわけではない。逆に、集積回路８０は第１図の外部のトランジスタ６００に接続するデータ駆動出力端子１１２を備え、バス電圧を低にする。第２Ａ図にブロックの形で示すように、データ駆動回路４２０はＤＡＴＡ＿ＤＲＩＶＥ信号を出す。第１４図に示すように、データリンクモジュール３２は集積回路８０と、集積回路の外部のトランジスタ６００を備える。好ましくは１００ｋΩの抵抗器６０２をデータバス入力端子８６に設けて、集積回路８０に入る電流を制限する。データ駆動回路４２０はＰ／Ｖ＿ＤＡＴＡ・ＩＮＰＵＴ＿ＤＡＴＡ＿Ａ・ＩＮＰＵＴ＿ＤＡＴＡ＿Ｂを入力とする３入力ＯＲゲート６０４を備える。ＯＲゲート６０４の出力端子６０６の信号は抵抗器６０８を通り、データ駆動端子１１２のＤＡＴＡ＿ＤＲＩＶＥ信号６１０として集積回路８０から外に出る。ＤＡＴＡ＿ＤＲＩＶＥ信号６１０は外部のトランジスタ６００を駆動する。第１４図には電界効果トランジスタ（ＦＥＴ）６００を示しているが、バイポーラトランジスタも用いられる。データバス駆動出力６１０はＦＥＴ６００のゲート６１２に接続する。ＦＥＴ６００のソース６１４は、好ましくは１０Ωの抵抗器６１６を通してデータバス４６に接続する。ＦＥＴ６００のドレン６１８は接地４８に接続する。トランジスタ６００は増幅器としてではなく、スイッチとして用いる。チャンネルＡに関連する時間スロット４２２の間はＩＮＰＵＴ＿ＤＡＴＡ＿Ａは高である。ＩＮＰＵＴ＿ＤＡＴＡ＿Ａが高のときはデータバス駆動信号は高になり、ＦＥＴ６００は導通する。ＦＥＴ６００が導通すると、データバス電圧は論理低すなわち論理０である約９．０ボルトから、論理高すなわち論理１である約０．７ボルトに下がる。同様にして、ＩＮＰＵＴ＿ＤＡＴＡ＿ＢとＰ／Ｖ＿ＤＡＴＡが高のときは、ＦＥＴ６００は導通する。外部トランジスタ６００を用いると、従来の集積回路の内部のトランジスタに加えても破損しない限界より高いデータバス電圧および電流を、データリンクモジュール３２の集積回路８０に加えることができる。さらに、非常に高いバス電圧を外部トランジスタ６００に加えると破損して低インピーダンス源になり、比較的高価な集積回路８０の破損を防ぐ。バス電圧が約６０ボルトになると、外部トランジスタ６００は破損して集積回路８０を保護する。集積回路８０はバス４６に少なくとも６０ボルトをかけても耐えられる。外部トランジスタ６００は、破損しても簡単にまた低コストで交換することができるが、集積回路８０を交換するのは比較的高価であり、一層困難である。データバス完全性チェッカ次に第１５図と第１６図において、データリンクモジュール３２はデータバス４６の完全性を決定するためのデータバス完全性チェッカ６３０を備える。故障していると完全性チェッカ６３０が決定すると、チェッカ６３０は、データリンクモジュール３２の集積回路８０がデータバス４６からデータ信号８７を受けることと、クロックバス４４からクロック信号８５を受けることを禁止する。チェッカ６３０は３つの型の故障に応答する。すなわち、接地の故障と、動作電圧と接地の中間の或る電圧の故障を含めた動作電圧の故障と、バスの浮遊すなわち開路の故障である。チェッカ６３０は、出力モジュール５６として動作するモジュール３２（たとえば第１６図に示すデータリンクモジュール３２）上と、入力モジュール５２および出力モジュール５６として動作するモジュール（たとえば第１５図に示すデータリンクモジュール３２）上に設ける。しかしチェッカ６３０はすべてのモジュール３２上に設けるが、入力モジュール３２上では機能しない。好ましい実施態様では、チェッカ６３０は集積回路８０の外の、データリンクモジュール３２上に取り付ける。第１６図において、チェッカ６３０は３個の入力端子を備える。すなわち、データバス４６から信号８７を受ける端子６３２と、クロックバス４４から信号８５を受ける端子６３４と、集積回路８０からモード／同期信号４５６を受ける端子６３６である。チェッカ６３０は２個の出力端子を備える。すなわち、集積回路８０のデータ端子８６に接続する端子６３８と、集積回路８０のクロック端子８４に接続する端子６４０である。チェッカ６３０は、第２１図の各時間フレーム６２の間の同期期間５８の間に動作する。同期期間５８は、主クロックモジュールがクロックパルスをクロックバス４４に乗せることを定期的に止めたときに、主クロックモジュール３６が生成する。データバスにデータ信号８７が存在しないときは、正しく機能しているデータバス４６は比較的高い正電圧（好ましくは９−１２ボルト）である。チェッカ６３０は主クロックモジュール３６と共に動作する。主クロックモジュール３６は各同期期間５８の間データバス４６を動作させる。つまり、第２０Ａ図の時間間隔６４８の間データバスを低にし、その後でデータバスを常時高の正電圧状態に戻す。データバス４６を低にしたことは、データバス上に第２０Ａ図の信号８７’が存在することを主クロックモジュール３６が模擬したことになる。時間間隔６４８は厳密ではない。しかし時間間隔６４８はすべての論理要素が安定するだけの十分な長さではあるが、同期期間５８の半分より長くはない。データバスを低にする主クロックモジュール３６の回路はよく知られており、この発明の一部ではない。モード２動作では、クロックモジュール３６ではなく、コンピュータ・インターフェースカード（図示せず）を用いてデータバス４６を低にする。データバスチェッカ６３０は、各時間フレーム６２の間の同期期間５８の間に、模擬した信号８７’を探す。模擬したデータバス信号８７’を検出したときは、チェッカ６３０は通常の動作を許可する。しかし模擬した信号８７’を検出しなかったときは、チェッカ６３０は、自分が取り付けられているデータリンクモジュール３２がそのモジュール向けのデータ信号８７を受けることを禁止する。またチェッカ６３０は指示器６４２を備え、自分が取り付けられているデータリンクモジュール３２につながるデータバス線６３３の条件について、制御システム３０の運転者に警告する。この意味では、第１図のデータバス線６３３はデータバス４６の支線である。データバス完全性チェッカ６３０の回路６３１を第１９図に示す。２入力ＮＡＮＤゲート６４４の入力６４６と６４７は、共にデータバス４６に接続する。しかし、論理インバータ６５２を持つ遅れ要素が、データバス４６とＮＡＮＤゲートの２入力の一方の６４７の間にある。ＮＡＮＤゲート６４４の出力端子６５４は、ＲＳフリップフロップ６５８のＳ入力端子６５６に結合する。データバス電圧が低から高に遷移すると、ＮＡＮＤゲート６４４の出力から出る比較的短時間のパルスによりＲＳフリップフロップ６５８がセットされる。同様にして、別のＮＡＮＤゲート６６０と別の遅れ要素／インバータ６６２は、主クロック信号８５が低から高に遷移する毎に別の比較的短時間のパルスを出す。別のＮＡＮＤゲート６６０の出力端子６６６は、ＲＳフリップフロップ６５８のＲ入力端子６６８に結合する。ＲＳフリップフロップ６５８は、クロックサイクル６１毎にリセットされる。しかし同期期間５８の間は、定義によりクロックサイクルは存在しない。２個のＮＡＮＤゲート６４４および６６０と、２個の遅れ要素６５０および６６２はシュミットトリガにより、ヒステリシスに似た方法で、データ信号８７とクロック信号８５の遅い立ち上がり時間を克服し、またデータバス４６とクロックバス４４の騒音を克服する。同期データフリップフロップ６７０のＤ入力端子６７２は供給電源の正電圧源（図示せず）に接続しており、フリップフロップ６７０のクロック入力端子６７４が高になると、フリップフロップ６７０はセットされる。クロック入力端子６７４はエッジに敏感であり、信号の立ち上がりエッジにだけ応答する。遅れ要素／インバータ６６２からフリップフロップ６７０のクロック入力６７４まで線６７６で接続する。したがって、主クロック信号８５が高から低に遷移する度にフリップフロップ６７０はセットされる。フリップフロップ６７０がセットされると、第２０Ａ図と第２０Ｂ図の信号ＸＳＹＮＣ６６４がフリップフロップ６７０のＱ出力端子６６５に出る。起動のとき、最初フリップフロップ６７０は、ローカル・パワーオンリセット回路６９６により非同期でセットされる。回路６９６は、ダイオード６７８と抵抗器６８０とコンデンサ６８２を備え、フリップフロップのプリセット端子（ＰＲＥ）６８３に接続する。集積回路８０は同期期間５８の間、そのモード／同期端子１１０に同期パルス１９６を出す。ＡＮＤゲート６８４と遅れ要素／インバータ６８６は、同期パルス１９６が低から高に遷移するとき、第２０Ａ図と第２０Ｂ図のリセットパルス６８８をＡＮＤゲートの出力６８５に出す。リセットパルス６８８はフリップフロップ６７０の非同期のクリア端子（ＣＬＲ）６８９に入る。したがって、集積回路８０のモード／同期端子１１０の同期パルス１９６に応答して、フリップフロップ６７０のＱ出力６７４に出る信号ＸＳＹＮＣは低になる。フリップフロップ６７０のクロック端子６７４の信号が次に低から高に遷移すると（これは主クロック信号８５が高から低に遷移するときに起こる）、このフリップフロップは再びセットされ、次の時間フレーム６２までセットされたままである。第２データフリップフロップ６９０のＤ入力端子６９２は、ＲＳフリップフロップ６５８のＱ出力端子６９４に接続する。第２データフリップフロップ６９０のクロック端子６９６は、データフリップフロップ６７０のＱ出力端子６７４に接続する。第２データフリップフロップ６９０の非同期のクリア端子（ＣＬＲ）６９８は、ローカル・パワーオンリセット回路６７６に接続する。起動すると、フリップフロップ６９０はリセットされ、そのＱ出力端子７０２は低である。したがって起動のとき、電源の正電圧源とＱ端子７０２の間に接続する発光ダイオード（ＬＥＤ）７０４が点灯する。さらに、起動のときＱ出力端子７０６が高になり、２個のダイオード７０８と７１０のフリップフロップ６９０側を電源の正電圧にする。第２データフリップフロップ６９０は、各同期期間５８の終わりにＲＳフリップフロップ６５８のＱ出力端子６９４の状態をサンプリングする。同期期間５８の間に第１データフリップフロップ６７０がデータバス４６に立ち上がりエッジがあることを検出すると、第２データフリップフロップ６９０のＱ出力端子７０２は高をラッチし、ダイオード７０８と７１０を逆にバイアスし、データリンクモジュール３２は通常の動作を行う。ＬＥＤ７０４はオフである。しかし立ち上がりエッジを検出しなかったときは、第２データフリップフロップ６９０のＱ出力端子７０２は低をラッチする。立ち上がりエッジがないということは、データバス４６が故障であることを示す。Ｑ出力が低であればＬＥＤ７０４は点灯する。ダイオード７０８は、フリップフロップ６９０のＱ端子７０６と集積回路８０のデータバス入力端子８６の間に接続する。ダイオード７１０は、フリップフロップ６９０のＱ端子７０６と集積回路８０のクロックバス入力端子８４の間に接続する。データバス４６が故障であれば、フリップフロップ６９０のＱ端子７０６は高である。Ｑ出力端子７０６が高になると、クロックバス４４またはデータバス４６が低になろうとするとき、２個のダイオード７０８と７１０は導通する。ダイオード７０８が導通のときは、集積回路８０のデータバス入力端子８６は高電圧レベルであって、データ信号８７が存在しないことを示す。したがってすぐ集積回路８０はデータバス４６の信号８７に応答しなくなる。従来の技術とは異なり、故障を検出したときとデータリンクモジュール３２がデータバス信号８７を受けるのを止めるときとの間にはほとんど遅れがない。したがって従来の技術とは異なり、データリンクモジュール３２は、データリンクモジュール３２に接続する１個または複数個の出力装置を制御する制御信号を出すのをすぐ止める。これは優れた点である。なぜなら、データバスが故障状態なのでデータバス４６のすべての信号８７は恐らく間違っているからである。ダイオード７１０が導通のときは、集積回路８０のクロックバス入力端子８４は高電圧レベルであって、そのデータリンクモジュール３２にだけ主クロック信号８５の損失を生じる。集積回路８０の内部のクロック損失検出回路２４０は、集積回路が主クロック信号８５を受けるのをチェッカ６３０が禁止し始めると間もなく集積回路をオフにする。この発明の好ましい実施態様について詳細に説明したが、特許請求の範囲に規定されているこの発明の範囲から逸れることなく、多くの変形が可能なことが理解できる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＨ０４Ｌ 25/02 ３０１ 9199−5ＫＨ０３Ｋ 19/00 １０１Ｋ

Claims

【特許請求の範囲】１．データバス入力端子に時分割方式で受ける入力信号に応答して、複数の時分割多重時間スロットの中の関連する１スロットの間に出力制御信号を出す手段を備えるデータリンクモジュールにおいて、入力信号調整器であって、前記データバス入力端子の信号がパルス開始しきい値電圧を超えると中間データパルスの生成を開始する手段、前記データバス入力の信号が前記パルス開始しきい値電圧とは異なるパルス終了しきい値電圧より下がると前記中間データパルスの生成を終了する手段、前記データリンクモジュールに関連するアドレス時間スロットが複数回発生する度に前記中間データパルスが存在するかどうかを決定する中間パルス連続性チェッカ、前記パルス連続性チェッカに応答して、前記複数の各アドレス時間スロットの間に前記中間データパルスが存在すると決定したときだけ、調整された入力信号を出す手段、を備える入力信号調整器。２．前記データパルス開始しきい値電圧は、前記データバス入力端子で受ける入力制御信号の所定の公称電圧の大きさの約７５％である、請求項１記載のデータリンクモジュール。３．前記終了しきい値電圧は、前記データバス入力端子で受ける制御信号の所定の公称電圧の大きさの約２５％である、請求項２記載のデータリンクモジュール。４．約５０％のヒステリシスを与えるヒステリシス波形回路を備える、請求項１記載のデータリンクモジュール。５．前記パルス連続性チェッカは、シフトレジスタ、前記データリンクモジュールに関連するアドレスサイクルの周波数より大きい周波数で動作するクロック、前記中間データパルスを前記シフトレジスタの逐次段階にシフトする手段、を備える、請求項１記載のデータリンクモジュール。６．ＤＣ電圧駆動であって、時分割多重方式でデータをデータバスに受けると出力制御信号を出す手段を備え、主クロック信号を出す主クロックを持つ時分割多重制御システムに用いる、データリンクモジュールにおいて、改善点はパワーオンリセット遅れであって、データリンクモジュールにＤＣ供給電圧を加えたことを検出する手段、ＤＣ供給電圧を継続して加える前の所定の時間、制御信号生成手段がデータに応答して出力制御信号を変えることを禁止する手段、を備えるパワーオンリセット遅れ。７．前記主クロック信号とは独立に前記データリンクモジュールに発振信号を出す手段と、前記所定の時間を前記発振手段の所定の発振数で決定すること、を含む、請求項６記載のデータリンクモジュール。８．前記禁止手段は、前記制御信号生成手段を高インピーダンス状態に切り換える３状態装置を備える、請求項６記載のデータリンクモジュール。９．入力回路に加えるローカル入力端子と、時分割多重方式で前記入力回路に与えられる入力信号に応答して出力信号を生成する手段を備えるデータリンクモジュールにおいて、安全入力保護回路であって、前記データリンクモジュールの複数の異なる条件の中の選択された１条件を検出する手段、前記条件検出手段に応答して、前記入力回路が前記入力端子の入力信号の変化に応答することを禁止する手段、を備える安全入力保護回路。１０．前記検出する手段は、前記データリンクモジュールをプログラム中の動作モードを検出する手段を備える、請求項９記載のデータリンクモジュール。１１．前記検出する手段は、前記データリンクモジュールに電力を最近与えたことを検出する手段を備える、請求項１０記載のデータリンクモジュール。１２．時分割多重方式でデータバス信号を表すデータ出力信号を出す手段を持つ集積回路を備え、主クロック信号を出す主同期クロックを設けて時分割多重化フレームを確立する時分割多重制御システムに用いる、データリンクモジュールにおいて、クロック損失出力ロックであって、前記クロック信号の損失を検出する手段、前記主クロック信号の損失を検出すると、前記データバス信号が変化しても前記出力信号生成手段が前記出力信号の状態を変えることを禁止する手段、を備えるクロック損失出力ロック。１３．前記禁止する手段は、前記主クロック信号の損失を検出したことを表す信号を記憶する手段、前記主クロック信号損失の検出を記憶する手段に応答して、前記クロック損失検出信号を記憶しているときは禁止信号を生成する手段、前記禁止信号が出ると、前記出力信号を変更することを禁止する手段、備える、請求項１２記載のデータリンクモジュール。１４．前記主クロック信号が再開すると、前記クロック損失を表す信号を前記記憶手段の記憶から消す手段を備える、請求項１３記載のデータリンクモジュール。１５．前記クロック信号が再開すると前記禁止信号を終了させる手段を備える、請求項１４記載のデータリンクモジュール。１６．前記主クロック信号が再開すると、前記クロック損失を表す信号を記憶から消すことを、前記クロック信号の所定の最小サイクル数の間遅らせる手段を備える、請求項１５記載のデータリンクモジュール。１７．前記クロック信号応答手段は、時分割多重化フレームの所定数に対応する間前記クロック入力端子のクロック信号の損失を検出する手段を備える、請求項１５記載のデータリンクモジュール。１８．ローカル入力制御信号を受ける入力端子と、前記ローカル入力信号に応答して出力制御信号を出す手段を備えるデータリンクモジュールにおいて、改善点は安全出力保護回路であって、前記データリンクモジュールの少なくとも１つの条件を検出する手段、前記条件検出手段に応答して、前記少なくとも１つの条件を検出している間は入力信号が変化しても前記出力制御信号生成手段が出力信号を変えることを禁止する手段、を備える安全出力保護回路。１９．前記検出する手段は、前記データリンクモジュールがプログラミング可であるという条件を検出する手段を備える、請求項１８記載のデータリンクモジュール。２０．前記検出する手段は、前記データリンクモジュールが通常動作に用いる電源を最近受けたという条件を検出する手段を備える、請求項１９記載のデータリンクモジュール。２１．前記検出する手段は、前記データリンクモジュールが主クロック信号を消失したという条件を検出する手段を備える、請求項１９記載のデータリンクモジュール。２２．各端子に、（ａ）シフトクロックアウト信号、（ｂ）シフトクロックイン信号、（ｃ）多重化クロック信号、（ｄ）前記バスのデータ信号に対応するローカル出力信号、（ｅ）前記バスの別のデータ信号に対応する別のローカル出力信号、（ｆ）前記一方および他方のローカル出力信号の組み合わせに対応する更に別のローカル信号、の中の少なくとも１信号を生成する手段を含み、前記禁止する手段は、各関連する出力端子に前記信号（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）を生成することを禁止する手段を含む、請求項１８記載のデータリンクモジュール。２３．主クロック信号を持ち、複数のデータリンクモジュールをデータバスで相互に接続し、一部のデータリンクモジュールに接続する入力装置から他のデータリンクモジュールに接続する出力装置に、時間の逐次のフレームを複数の時間スロットに分割した時分割多重方式で選択的に制御信号を運ぶ、制御システムに用いるデータリンクモジュールにおいて、データ検査器であって、主クロック信号に応答して、選択された複数のフレーム毎に、選択された時間スロットの間に前記バスに現われるデータを逐次記憶する手段、前記データ記憶手段に応答して、前記複数のフレーム毎に、選択された時間スロットの間に同じデータが反復して発生することを検査する手段、前記検査手段に応答して、検査しているデータだけに対してデータを表す出力信号を出す手段、を備えるデータ検査器。２４．前記データ検査器は、検査のために繰り返す必要のある選択された複数のフレームを変更する手段を備える、請求項２３記載のデータリンクモジュール。２５．前記変更手段は、検査のために繰り返す必要にある異なるフレーム数を表す複数の異なるコードを記憶するプログラム可能なメモリを備え、前記検査手段は、前記プログラム可能なメモリに記憶されている前記数を表すコードに応答して、前記プログラム可能なメモリに記憶されているコードで表される回数だけデータを反復したことを確認したときだけ前記出力信号生成手段に確認を与える手段を備える、請求項２４記載のデータリンクモジュール。２６．前記データリンクモジュールは集積回路チップ上に形成され、前記プログラム可能なメモリは前記チップ上に設けられる電気的に消去可能なリードオンリーメモリである、請求項２５記載のデータリンクモジュール。２７．前記複数のフレームは複数の逐次の連続するフレームである、請求項２３記載のデータリンクモジュール。２８．前記逐次記憶手段は、検査のために繰り返すデータのための、選択されたフレーム数に等しい段数を持つシフトレジスタを備える、請求項２３記載のデータリンクモジュール。２９．前記検査手段は、複数の各段が同じデータを記憶していることを検出すると、前記出力信号生成手段が前記データに応答することを許す論理比較回路を備える、請求項２８載のデータリンクモジュール。３０．制御データを時分割多重方式で受けてそれぞれ関連する極性を持つ少なくとも２個の主出力端子にこのデータを運ぶデータバス入力端子と、前記少なくとも２個の主出力端子から論理回路の少なくとも２つの入力に送るデータの所定の論理的組み合わせに基づいて、組み合わせ出力信号を出す論理回路とを備えるデータリンクモジュールにおいて、改善点は極性選択回路であって、前記論理回路の入力毎に入力極性選択を記憶する手段、前記主出力端子の極性とは独立に、前記極性選択に従って前記論理回路の各入力の極性を制御する手段、を備える極性選択回路。３１．前記記憶手段は電気的に消去可能なリードオンリーメモリを備える、請求項３０記載のデータリンクモジュール。３２．前記制御手段は複数の排他的ＯＲ論理ゲートを備える、請求項３０記載のデータリンクモジュール。３３．同期主クロック信号で定義される複数の時分割多重化時間スロットの所定の関連する１スロットの間に、入力端子のローカル入力信号をデータバス端子に渡すデータリンクモジュールにおいて、改善点は入力同期器であって、前記同期主クロック信号と前記入力信号に応答して、複数の時分割多重化時間スロットの関連する１スロットの初めに起こる入力信号を、前記関連する時間スロットの間に前記ローカル入力信号がその後変化しても、前記関連する時間スロットの実質的に全継続時間記憶する手段と、前記関連する時間スロットの実質的に全継続時間に、前記記憶した入力信号をデータバス端子に渡す手段、を備える入力同期器。３４．前記ローカル入力信号は単一ビットのディジタル信号である、請求項３３記載のデータリンクモジュール。３５．前記記憶手段は前記データリンクモジュールに取り付けられた集積回路上にある、請求項３４記載のデータリンクモジュール。３６．時分割多重制御システムの第１および第２動作モードの一方で選択的に動作するデータリンクモジュールにおいて、モード選択指示器であって、前記選択手段に応答して第１モードと第２モードのどちらを選択したかを示すモード選択信号を出す手段、前記モード選択信号に応答して、選択されたモードに従って前記データリンクモジュールに関連する少なくとも１アドレスの間の異なる時にデータバスにデータを自動的に与える手段、を備えるモード選択指示器。３７．システムクロック信号を受ける手段、前記システムクロック信号に同期して同期信号を生成する手段、共通の出力端子、前記共通の端子に前記モード指示出力信号と同期信号を交互に出す手段、を備える、請求項３６記載のデータリンクモジュール。３８．前記第１および第２動作モードの一方で前記データリンクモジュールによる単信通信を可能にする手段、前記第１および第２動作モードの他方で、データバス上で前記データリンクモジュールによる二重通信を可能にする手段、を備える、請求項３８記載のデータリンクモジュール。３９．前記モード指示信号に応答する手段と組み合わせて、前記データリンクモジュール用に選択された動作モードを決定する、請求項３６記載のデータリンクモジュール。４０．主クロックと同期してフレーム当たり複数の多重化時間スロットを生成する手段を備える集積回路を持つデータリンクモジュールにおいて、改善点は多重化フレーム識別器であって、前記時間スロット生成手段に応答して、前記主クロックの各フレーム内の時間スロットの数を数える前記集積回路上の手段、前記計数手段に応答して前記主クロックのアドレスをデコードする、前記集積回路上の手段、前記デコード手段に応答して、前記主クロックの各フレームの所定の部分の間に前記データリンクモジュールに多重アドレスクロック出力信号を出す手段、を備える多重フレーム識別器。４１．前記多重アドレスクロック出力信号は各フレームの最初の１６個の時間スロット以内に起こる、請求項４０記載のデータリンクモジュール。４２．各フレームの開始を決定する手段を前記集積回路上に備える、請求項４０記載のデータリンクモジュール。４３．前記多重アドレスクロック出力信号は前記主クロックと同期する、請求項４０記載のデータリンクモジュール。４４．ＤＣ供給電圧と、システムクロック信号と、他のデータリンクモジュールと時分割多重ディジタル通信を行うデータバス、に接続する入力端子を備える時分割多重化制御システムに用いるデータリンクモジュールにおいて、モジュールプログラマであって、前記モジュールのプログラムを記憶する手段、前記ＤＣ供給およびシステムクロック信号用の少なくとも１個の入力端子が通常の動作パラメータから所定の変化をするとこれに応答して、前記プログラム記憶手段が前記データバスからプログラミングデータを受けられるようにする手段、を備えるモジュールプログラマ。４５．前記プログラム記憶可能手段は、前記ＤＣ供給入力端子と前記システムクロック入力端子の動作パラメータが通常から変化すると前記データバス入力端子からデータを受けられるようにすることを要求する手段を備える、請求項４４記載のデータリンクモジュール。４６．前記プログラム記憶可能手段は、前記ＤＣ供給入力端子の電圧が所定の最小電圧に上がるとこれにに応答して、少なくとも部分的にプログラミングできるようにする手段を備える、請求項４４記載のデータリンクモジュール。４７．前記プログラミング受信可能手段は、前記ＤＣ供給入力端子の電圧が前記データリンクモジュールの通常の動作に必要な電圧範囲以外の所定の電圧範囲内にあるとこれに応答して、少なくとも部分的にプログラミングできるようにする手段を備える、請求項４４記載のデータリンクモジュール。４８．前記プログラミング記憶可能手段は、前記クロック信号入力端子の信号が所定の最小時間交替せずに所定のＤＣ電圧レベルのままであることに応答して、少なくとも部分的にプログラミングできるようにする、請求項４４記載のデータリンクモジュール。４９．前記プログラム記憶可能手段は、前記ＤＣ供給入力端子の電圧が所定の最小電圧に上がるとこれに応答して、少なくとも部分的にプログラミングできるようにする手段を備える、請求項４８記載のデータリンクモジュール。５０．前記プログラム記憶手段は、少なくとも１つのモジュールアドレスにそれぞれ関連するデータビットを記憶する手段を備える、請求項４５記載のデータリンクモジュール。５１．クロック入力端子に接続できる主同期クロックのサイクルで定義される複数の時分割多重アドレスの予め選択された関連する１アドレスの間に、入力端子の入力データ信号をデータバスに送る手段を備えるデータリンクモジュールにおいて、入力語拡張器であって、開始アドレスとして複数のアドレスの中の選択された１アドレスを記憶する手段、複数のアドレスの中の前記選択された１アドレスとは独立に別の１アドレスを選択する手段、複数のアドレスの中の前記別の選択された１アドレスを、前記開始アドレスとは独立に選択された停止アドレスとして記憶する手段、前記主同期クロックと同期してシフトクロックアウト信号を生成して、前記記憶された開始アドレスと前記独立に選択され記憶された停止アドレスの間の複数のアドレスを、入力データ信号が出たときの前記開始アドレスと停止アドレスが発生する間の時間に識別する手段、前記シフトクロックアウト信号に応答して、前記開始アドレスと停止アドレスの間の各アドレスの間に、前記入力データ信号伝送手段により入力データ信号を前記データバスに送る手段、を備える入力拡張器。５２．前記記憶手段は前記停止アドレスをプログラムにより変更する手段を備える、請求項５１記載のデータリンクモジュール。５３．両記憶手段は、前記開始アドレスと停止アドレスを共にプログラムにより変更する手段を備える、請求項５１記載のデータリンクモジュール。５４．２つの別個のチャンネルをそれぞれ作り、それぞれ関連する複数のアドレスの中の予め選択された１アドレスの間に入力データ信号を前記データバスに運ぶ、２つの実質的に同じ回路を備え、前記一方および他方の選択されたアドレス記憶手段は前記２つの実質的に同じ回路の一部である、請求項５１記載のデータリンクモジュール。５５．クロック入力端子に接続できる主同期クロックのサイクルで定義される複数の時分割多重アドレスの予め選択された関連する１アドレスの間に、データバス端子のデータを出力端子に送る手段を備えるデータリンクモジュールにおいて、出力語拡張器であって、開始アドレスを記憶する手段、停止アドレスを記憶する手段、前記主同期クロックと同期してシフトクロックイン信号を生成して、前記開始アドレスと停止アドレスの間の複数のアドレスを、前記開始アドレスと停止アドレスが発生する間の時間に識別する手段、前記シフトクロックイン信号に応答して、前記開始アドレスと停止アドレスの間の各アドレスの間に、前記入力データ伝送手段により前記データバスのデータを前記出力端子に送る手段、を備える出力拡張器。５６．前記停止アドレス記憶手段は前記停止アドレスをプログラムにより変更する手段を備える、請求項５５記載のデータリンクモジュール。５７．前記開始アドレスおよび停止アドレス記憶手段は、前記開始アドレスと停止アドレスをそれぞれプログラムにより変更する手段を備える、請求項５５記載のデータリンクモジュール。５８．２つの別個のチャンネルをそれぞれ作り、それぞれ関連する複数のアドレスの中の予め選択された１アドレスの間に入力データ信号を前記データバスに運ぶ、２つの実質的に同じ回路を備え、前記一方および他方の選択されたアドレス記憶手段は前記２つの実質的に同じ回路の一部である、請求項５５記載のデータリンクモジュール。５９．データバスからディジタルデータ信号を受けるデータバス端子と、ローカル入力装置から入力信号を受けるローカル入力端子と、同期パルスの間の複数の時間スロットの中の１スロットを定義する時分割多重化アドレスを持つ集積回路を備えるデータリンクモジュールにおいて、高電圧保護回路であって、入力接合点と１対の相互導通出力を備え、また前記相互導通出力の間に短絡を発生する破壊電圧を持つ、切り換え可能な破壊装置、前記破壊電圧より高くかつ入力に入ると前記集積回路を損傷する電圧スパイクを受けやすいデータバスに前記相互導通出力の中の１出力を接続する手段、他の相互導通出力を基準ポテンシャルに接続する手段、前記アドレスに応答し、また前記ローカル入力端子かデータバス端子の少なくともどちらかの信号に応答して、前記切り換え可能な破壊装置の入力接合点に駆動信号を与えて、前記データリンクモジュールのアドレスの時間スロットの間に適当なデータ信号を前記データバスに与える手段、ただし前記切り換え可能な破壊装置は、前記データバスにデータ信号を与えるよう駆動されないときは前記電圧スパイクから前記集積回路を保護するよう破壊するもの、を備える高電圧保護回路。６０．前記入力端子と前記データバスの間に直列に接続する電流制限抵抗器を備える、請求項５９記載のデータリンクモジュール。６１．前記電流制限抵抗器は１００ｋΩ程度の抵抗を持つ、請求項６０記載のデータリンクモジュール。６２．前記入力制限抵抗器はセラミック製である、請求項６１記載のデータリンクモジュール。６３．前記切り換え可能な破壊装置は、電界効果トランジスタかバイポーラトランジスタである、請求項５９記載のデータリンクモジュール。６４．前記切り換え可能な破壊装置は６０ボルト程度の破壊電圧を持つ、請求項６３記載のデータリンクモジュール。６５．電圧レベルＶ₁とＶ₂（ただしＶ₁＜Ｖ₂）の間の直流電圧を受ける直流供給入力端子と、プログラム記憶要素に記憶されているプログラム情報に従ってデータリンクモジュールを経て信号データを通す回路とを持つ集積回路を備えるデータリンクモジュールにおいて、プログラムイネーブラであって、直流供給電圧が電圧レベルＶ₁とＶ₃の間にあるときは前記信号通過回路を活動状態にする、前記集積回路上の手段、ただし集積回路上の前記手段は直流供給電圧が電圧レベルＶ₄とＶ₂（ただしＶ₁＜Ｖ₃＜Ｖ₄＜Ｖ₂）の間のときも前記信号通過回路を活動状態にするもの、電圧レベルＶ₃とＶ₄の間の前記ＤＣ供給電圧に応答して、前記プログラム記憶要素が新しいプログラム情報を受けることができるようにする手段、を備えるプログラムイネーブラ。６６．前記応答手段は、前記プログラム記憶要素がプログラム検査情報を与えることができるようにする、請求項６５記載のデータリンクモジュール。６７．前記ＤＣ供給電圧が電圧レベルＶ₃とＶ₄の間であるときは前記信号通過回路を使用禁止にする、前記集積回路上の手段を備える、請求項６５記載のデータリンクモジュール。６８．入力端子のローカル電圧入力を時分割多重化方式でデータバスに通す回路を含むデータリンクモジュールにおいて、改善点はローカル入力電圧範囲選択器であって、前記データリンクモジュールが処理することができる複数の異なる入力電圧レベルの中の１レベルを選択する手段、前記選択手段に応答して、選択された入力電圧レベルを記憶する手段、前記記憶手段に応答して、前記記憶された電圧レベル選択に従って前記データリンクモジュールの回路を動作させる手段、を備えるローカル入力電圧範囲選択器。６９．前記選択手段は電気的に消去可能なプログラム可能なリードオンリーメモリを備える、請求項６８記載のデータリンクモジュール。７０．前記記憶手段に応答する手段はヒステリシスフィルタを備える、請求項６８記載のデータリンクモジュール。７１．複数の異なる入力電圧レベルは約５ボルトと９ボルトのレベルを含む、請求項６８記載のデータリンクモジュール。７２．主クロックモジュールを備える時分割直列多重制御システム内のデータバスからデータ信号を受けて、前記データバスでテスト信号を送るデータリンクモジュールにおいて、データバス完全性チェッカであって、前記データバスに接続する前記テスト信号に応答して、前記データバスが故障していないことを決定する手段、前記決定手段に応答して、前記データリンクモジュールが前記データバスからデータ信号を受けることができるようにする手段、を備えるデータバス完全性チェッカ。７３．前記決定手段は前記データバスが接地していることを決定する手段も備える、請求項７１記載のデータリンクモジュール。７４．前記決定手段に応答して、前記データバスが故障していないことを示す、前記データリンクモジュール上の手段を備える、請求項７２記載のデータリンクモジュール。