JPS6055920B2 - Ｉｃメモリのテスト方法 - Google Patents
Ｉｃメモリのテスト方法Info
- Publication number
- JPS6055920B2 JPS6055920B2 JP51072153A JP7215376A JPS6055920B2 JP S6055920 B2 JPS6055920 B2 JP S6055920B2 JP 51072153 A JP51072153 A JP 51072153A JP 7215376 A JP7215376 A JP 7215376A JP S6055920 B2 JPS6055920 B2 JP S6055920B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- memory cell
- selection
- test method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明はＩＣメモリの機能テスト法に関するもので
ある。
ある。
現在ＩＣメモリのテスト法は種々有り、主なものをあ
げると、ギヤロツピング法、ウオーキング法、チェッカ
ーボード法、マーチング法等その他いろいろな方法があ
るが、これ等の方法はいづれも論理的に機能をテストす
る方法であり、タイミングを指定する要素は含んでいな
い。
げると、ギヤロツピング法、ウオーキング法、チェッカ
ーボード法、マーチング法等その他いろいろな方法があ
るが、これ等の方法はいづれも論理的に機能をテストす
る方法であり、タイミングを指定する要素は含んでいな
い。
タイミングを指定するものは個々のＩＣメモリ素子の
タイミング仕様である。
タイミング仕様である。
従つて同一機能の入力端子間の位相差（時間差）は理想
的には０に設定され、又異なつた機能の入力端子間は仕
様に決められた値に設定されてテストされる。即ち第４
図に示す如く、ＩＣメモリＭのアドレス入力端子ん〜Ａ
ｎにＩＣテスタＴから複数本のアドレス信号ａ。−ａｎ
が第６図のタイミングチャートの如く与えられた、ＩＣ
メモリＭをテストするようになっていた。 従来はこの
ように同一機能の入力端子間（例えば第４図に示す複数
本のアドレスＡ。
的には０に設定され、又異なつた機能の入力端子間は仕
様に決められた値に設定されてテストされる。即ち第４
図に示す如く、ＩＣメモリＭのアドレス入力端子ん〜Ａ
ｎにＩＣテスタＴから複数本のアドレス信号ａ。−ａｎ
が第６図のタイミングチャートの如く与えられた、ＩＣ
メモリＭをテストするようになっていた。 従来はこの
ように同一機能の入力端子間（例えば第４図に示す複数
本のアドレスＡ。
−Ａｎ間）の位相差はタイミング仕様の関係から極力小
さくするようにしていた。その為それ等の間の時間的バ
ラツキ（位相差）によつて生ずる機能不良は除去出来な
かつた。又それ等の不良が装置レベルで発生し、その時
除去されたとしてもそれは偶全発生して取りのぞかれた
ものてあつて理論的な裏付けがなく、信頼度にかけるも
のであつた。 本発明はかような点に鑑み、複数の入力
端子間の信号の位相差によつて生する機能不良を除去す
ることを目的としたものである。
さくするようにしていた。その為それ等の間の時間的バ
ラツキ（位相差）によつて生ずる機能不良は除去出来な
かつた。又それ等の不良が装置レベルで発生し、その時
除去されたとしてもそれは偶全発生して取りのぞかれた
ものてあつて理論的な裏付けがなく、信頼度にかけるも
のであつた。 本発明はかような点に鑑み、複数の入力
端子間の信号の位相差によつて生する機能不良を除去す
ることを目的としたものである。
以下本発明を図に従い詳細に説明する。
第１図イ、田よアドレス間に位相差がある事により、
どの様に番地が選択されるかを簡単に説明する図である
。
どの様に番地が選択されるかを簡単に説明する図である
。
第１図イにおいて、アドレス線３本、それぞれのタイミ
ングａ。、ａ、、ａ２として、ａ２のみａ。、ａ、に対
してｔｄだけ遅れ（進んでいると考えてもよい）ている
ものとする。そして番川少。は習。、ａｌ、丁２、ｂｌ
はａ。、丁１、丁２、ゝはａｏ、ａ、、ａ。にそれぞれ
対応するものとする。 このタイミング図は論理的には
ｂ。番地からｂ２番地に移る事を意味しているが実際に
はａ２がｔｄだけ遅れているので、過渡的にわずかな時
間ｔｄだけれ番地を経由して移る事になる。第１図口が
これを説明した図でＩＣメモリ内部の記憶セルの位置を
モデル的に書いたものである。 坏番地のメモリセル、
ｂｌ番地のメモリセルおよびれ番地のメモリセルが共通
のメモリ読み出し線に接続されている場合を考えると、
この過渡的に移るわずかな時間にｂ１という番地が選択
された時、１Ｃメモリの分野でよく知られているように
、？番地のメモリセルの選択時腓ｄのとり方によつては
、Ｋｇ番地のメモリセルとＢ２番地のメモリセルとは２
重選択となる場合がある。
ングａ。、ａ、、ａ２として、ａ２のみａ。、ａ、に対
してｔｄだけ遅れ（進んでいると考えてもよい）ている
ものとする。そして番川少。は習。、ａｌ、丁２、ｂｌ
はａ。、丁１、丁２、ゝはａｏ、ａ、、ａ。にそれぞれ
対応するものとする。 このタイミング図は論理的には
ｂ。番地からｂ２番地に移る事を意味しているが実際に
はａ２がｔｄだけ遅れているので、過渡的にわずかな時
間ｔｄだけれ番地を経由して移る事になる。第１図口が
これを説明した図でＩＣメモリ内部の記憶セルの位置を
モデル的に書いたものである。 坏番地のメモリセル、
ｂｌ番地のメモリセルおよびれ番地のメモリセルが共通
のメモリ読み出し線に接続されている場合を考えると、
この過渡的に移るわずかな時間にｂ１という番地が選択
された時、１Ｃメモリの分野でよく知られているように
、？番地のメモリセルの選択時腓ｄのとり方によつては
、Ｋｇ番地のメモリセルとＢ２番地のメモリセルとは２
重選択となる場合がある。
このときｂ１番地のメモリセルが過渡的なアドレス選択
に対して動作マージンの少ないメモリセルであれば、こ
の２重選択によつてそのメモリセルのビット．データが
反転してしまう。すなわち過渡的なアドレス選択に対し
て動作マージンの少ない特異セルは情報破壊されること
になるので、これによつて不良メモリセルが摘出される
のである。第２図イはアドレス間位相差でなく、ＡＯ，
ａｌを固定にして、Ａ２をｍｌの時間ＬＯｗレベルにし
てｂ１アドレスを選んだものであり、同様の結果が得ら
れた。
に対して動作マージンの少ないメモリセルであれば、こ
の２重選択によつてそのメモリセルのビット．データが
反転してしまう。すなわち過渡的なアドレス選択に対し
て動作マージンの少ない特異セルは情報破壊されること
になるので、これによつて不良メモリセルが摘出される
のである。第２図イはアドレス間位相差でなく、ＡＯ，
ａｌを固定にして、Ａ２をｍｌの時間ＬＯｗレベルにし
てｂ１アドレスを選んだものであり、同様の結果が得ら
れた。
口はその動きである。すなわち不良セルのみを着目する
と、非選択→選択一非選択一の状態が短時間に変化する
と不良になる。
と、非選択→選択一非選択一の状態が短時間に変化する
と不良になる。
第３図イ，口は、前記の様なアドレス間位相差がある場
合、動作マージン上どの様に影響するか、不良セルにつ
いてグラフに表わしたものである。
合、動作マージン上どの様に影響するか、不良セルにつ
いてグラフに表わしたものである。
第３図イはｎ本のアドレスのうち１本だけ取り出し、そ
れにｍｌの位相をかけた図である。
れにｍｌの位相をかけた図である。
口はその結果である。すなわち位相差がＯ付近では十分
な動作マージンがあるが、しだいにωを大きくしていく
とマージンが小さくなり、ついには動作不能となる。
な動作マージンがあるが、しだいにωを大きくしていく
とマージンが小さくなり、ついには動作不能となる。
さらに大きくしていくと再び安定動作領域に入つてくる
。第１図を用いて換言すれば、ｍｌ＝０に近いところで
は、Ｋｇ番地のメモリセルは選択起動されないか、また
はわずかに起動されても充分に立ち上がらないうちに非
選択となるので、上記のメモリ読み出し線に読み出し電
流が出力されることはなく、従つて２重選択となること
はない。またＴｄが充分に大きくＫｇ番地のメモリセル
が完全に選択された状態になれば、この場合には単に玩
番地のメモリセル、？番地のメモリセルおよび■番地の
メモリセルが時間的に直列に選択される正常な場合であ
るから、いうまでもなくＫｇ番地のメモリセルと■番地
のメモリセルとが２重選択されることはない。この故に
、この両者の間にＫｇ番地のメモリセルが不完全に選択
されて■番地のメモリセルの選択と２重選択を起こすよ
うな時間帯が存在する。従つてＴｄの値を最も厳しい条
件値ＴｄＯ付近に設定することにより効率よく検出する
事か出来ることが分かる。なお正常なメモリセルは、こ
のようにして設定されたＴｄＯ附近でも充分な動作マー
ジンを保持している。第５図は一実施例を示す図で、従
来のＩＣメモリテスタＴの出力に排他的論理和ゲートＧ
。
。第１図を用いて換言すれば、ｍｌ＝０に近いところで
は、Ｋｇ番地のメモリセルは選択起動されないか、また
はわずかに起動されても充分に立ち上がらないうちに非
選択となるので、上記のメモリ読み出し線に読み出し電
流が出力されることはなく、従つて２重選択となること
はない。またＴｄが充分に大きくＫｇ番地のメモリセル
が完全に選択された状態になれば、この場合には単に玩
番地のメモリセル、？番地のメモリセルおよび■番地の
メモリセルが時間的に直列に選択される正常な場合であ
るから、いうまでもなくＫｇ番地のメモリセルと■番地
のメモリセルとが２重選択されることはない。この故に
、この両者の間にＫｇ番地のメモリセルが不完全に選択
されて■番地のメモリセルの選択と２重選択を起こすよ
うな時間帯が存在する。従つてＴｄの値を最も厳しい条
件値ＴｄＯ付近に設定することにより効率よく検出する
事か出来ることが分かる。なお正常なメモリセルは、こ
のようにして設定されたＴｄＯ附近でも充分な動作マー
ジンを保持している。第５図は一実施例を示す図で、従
来のＩＣメモリテスタＴの出力に排他的論理和ゲートＧ
。
−Ｇｎを入れ、外部よりＩＣメモリテスタに同期したＰ
というパルスを加えたものである。第７図はそのタイミ
ングチャートである。
というパルスを加えたものである。第７図はそのタイミ
ングチャートである。
ここで前記したようにこの図中Ｔｄ及びＴｗを第３図イ
，口に示す如く最適値ｍｌに選ぶことにより容易に入力
信号の位相差による不良の検出が可能となる。他の実施
例はいろいろ考えられると思うがここでは省略する。以
上説明した如く、複数の入力端子間の位相差による機能
不良を検出てき、よつて不良検出の信頼度が増加する。
，口に示す如く最適値ｍｌに選ぶことにより容易に入力
信号の位相差による不良の検出が可能となる。他の実施
例はいろいろ考えられると思うがここでは省略する。以
上説明した如く、複数の入力端子間の位相差による機能
不良を検出てき、よつて不良検出の信頼度が増加する。
第１図、第２図はＩＣメモリの入力信号位相ずれ等の誤
動作によりＩＣメモリがどの様な異常動作を起すかを示
す図、第３図は入力信号位相すれによりどの程度の誤動
作があるかを示す図、第４図は従来のテスト装置を示す
図、第５図は本発明の一実施例を示す図、第６図は第４
図の動作を示すタイムチャート、第７図は第５図の動作
を示すタイムチャートてある。 ん〜Ａｎ・・・・・・アドレス線、ＧＯ−Ｇｎ・・・・
・・ゲート、Ｔ・・・・・・１Ｃメモリテスタ、Ｍ・・
・・・・ＩＣメモリ。
動作によりＩＣメモリがどの様な異常動作を起すかを示
す図、第３図は入力信号位相すれによりどの程度の誤動
作があるかを示す図、第４図は従来のテスト装置を示す
図、第５図は本発明の一実施例を示す図、第６図は第４
図の動作を示すタイムチャート、第７図は第５図の動作
を示すタイムチャートてある。 ん〜Ａｎ・・・・・・アドレス線、ＧＯ−Ｇｎ・・・・
・・ゲート、Ｔ・・・・・・１Ｃメモリテスタ、Ｍ・・
・・・・ＩＣメモリ。
Claims (1)
- １ メモリにアドレス信号を与えるアドレス線のうち少
なくとも一つのアドレス線上のアドレス確定時間を他の
アドレス線上のアドレス確定時間から一定前後させるこ
とによつて過渡的なアドレス選択を生ぜしめ、該過渡的
なアドレス選択によつて選択されたメモリセルのうち２
重選択されることによつて情報破壊を起こすものを不良
メモリセルとして摘出することを特徴とするＩＣメモリ
のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072153A JPS6055920B2 (ja) | 1976-06-21 | 1976-06-21 | Ｉｃメモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072153A JPS6055920B2 (ja) | 1976-06-21 | 1976-06-21 | Ｉｃメモリのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52155926A JPS52155926A (en) | 1977-12-24 |
| JPS6055920B2 true JPS6055920B2 (ja) | 1985-12-07 |
Family
ID=13481017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51072153A Expired JPS6055920B2 (ja) | 1976-06-21 | 1976-06-21 | Ｉｃメモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055920B2 (ja) |
-
1976
- 1976-06-21 JP JP51072153A patent/JPS6055920B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52155926A (en) | 1977-12-24 |
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