JPS5938679B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS5938679B2 JPS5938679B2 JP54150901A JP15090179A JPS5938679B2 JP S5938679 B2 JPS5938679 B2 JP S5938679B2 JP 54150901 A JP54150901 A JP 54150901A JP 15090179 A JP15090179 A JP 15090179A JP S5938679 B2 JPS5938679 B2 JP S5938679B2
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- JP
- Japan
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- address
- pattern
- expected value
- memory
- defect
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- Expired
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Description
【発明の詳細な説明】
この発明はメモリのようなＩＣの試験装置に関し、特に
不良解析に有効なデータを得ることができるＩＣ試験装
置を提供しようとするものである。
不良解析に有効なデータを得ることができるＩＣ試験装
置を提供しようとするものである。
従来より被試験素子にパターン信号を与え、その応答出
力と期待値とを比較しその不一致を検出して被試験素子
の不良を検出するＩＣ試験装置がある。第１図はそのＩ
Ｃ試験装置の一例を示す。
力と期待値とを比較しその不一致を検出して被試験素子
の不良を検出するＩＣ試験装置がある。第１図はそのＩ
Ｃ試験装置の一例を示す。
図中１はパターン信号発生器を示し、このパターン信号
発生器１から例えばウオーキングテストパターン信号或
はギヤロツピングテストパターン信号等の各種の型式の
テストパターン信号が出力される。パターン信号発生器
１から出力されたパターン信号はプログラマブルデータ
セレクタ２を介して被試験素子３に供給される。プログ
ラマブルデータセレクタ２は被試験素子３の入出力端子
数とパターン信号のビット数との整合をとるために設け
られるものである。被試験素子３に所定パターン信号を
与え、そのパターン信号をパターン信号に附随して出力
されるアドレス信号によつて決まるアドレス位置に記憶
し、その記憶を再び読出して比較部４に与える。比較部
４にはプログラマブルデータセレクタ２から期待値パタ
ーンを与え、その期待値パターンと被試験素子３からの
読出し出力とを比較しそのーーー致、不一致を検出する
。不一致が検出されたときは被試験素子３が不良と判定
される。被試験素子３の不良個所或は不良の原因等を解
析するためにこの種ＩＣ試験装置には不良解析装置５が
附加される。
発生器１から例えばウオーキングテストパターン信号或
はギヤロツピングテストパターン信号等の各種の型式の
テストパターン信号が出力される。パターン信号発生器
１から出力されたパターン信号はプログラマブルデータ
セレクタ２を介して被試験素子３に供給される。プログ
ラマブルデータセレクタ２は被試験素子３の入出力端子
数とパターン信号のビット数との整合をとるために設け
られるものである。被試験素子３に所定パターン信号を
与え、そのパターン信号をパターン信号に附随して出力
されるアドレス信号によつて決まるアドレス位置に記憶
し、その記憶を再び読出して比較部４に与える。比較部
４にはプログラマブルデータセレクタ２から期待値パタ
ーンを与え、その期待値パターンと被試験素子３からの
読出し出力とを比較しそのーーー致、不一致を検出する
。不一致が検出されたときは被試験素子３が不良と判定
される。被試験素子３の不良個所或は不良の原因等を解
析するためにこの種ＩＣ試験装置には不良解析装置５が
附加される。
不良解析装置５はアドレスフェイルメモリ５ａとシーケ
ンシャルフェイルメモリ５ｂとを有する。アドレスフェ
イルメモリ５ａは被試験素子３の記憶容量と同じかそれ
以上の記憶容量を持ち、比較器４において不一致が検出
される毎に被試験素子３のアドレスと同じアドレス位置
に不良を表わす例えばＨ論理を記憶すると共にその他に
そのときの不良データ及び期待値、パターン数（スター
トからのパターン数）を記憶するようにしている。従つ
てこのアドレスフェイルメモリ５ａの記憶を読出すこと
により不良アドレスと、そのとき出力された不良データ
、期待値パターン、パターン数等を知ることができる。
アドレスフエイルメモリ５ａはその他にマスクデータメ
モリとして動作させることもでき、予め設定した領域の
比較を禁止したり、又は特定のビツトの比較を禁止する
ことができる。一方シーケンシヤルフエイルメモリ５ｂ
は設定器５ｃに設定した各種のモードに応じて例えば不
良が検出される毎にそのアドレスと不良データ、期待値
パターン及びパターン数等を顧次そのメモリのゼロ番地
から順次記憶したり、或は不良発生回数が設定値に達す
るとその時点からアドレス信号、被試験素子３の読出パ
ターン及び期待値パターン数等を各タイミング毎に連続
的に記憶したり、或は特定した不良個所の或る区間前か
らの不良個所まで、或は特定した不良個所から或る区間
の間のアドレス信号、被試験素子３の読出パターン、期
待値パターン数等を連続的に記憶することが行われてい
る。
ンシャルフェイルメモリ５ｂとを有する。アドレスフェ
イルメモリ５ａは被試験素子３の記憶容量と同じかそれ
以上の記憶容量を持ち、比較器４において不一致が検出
される毎に被試験素子３のアドレスと同じアドレス位置
に不良を表わす例えばＨ論理を記憶すると共にその他に
そのときの不良データ及び期待値、パターン数（スター
トからのパターン数）を記憶するようにしている。従つ
てこのアドレスフェイルメモリ５ａの記憶を読出すこと
により不良アドレスと、そのとき出力された不良データ
、期待値パターン、パターン数等を知ることができる。
アドレスフエイルメモリ５ａはその他にマスクデータメ
モリとして動作させることもでき、予め設定した領域の
比較を禁止したり、又は特定のビツトの比較を禁止する
ことができる。一方シーケンシヤルフエイルメモリ５ｂ
は設定器５ｃに設定した各種のモードに応じて例えば不
良が検出される毎にそのアドレスと不良データ、期待値
パターン及びパターン数等を顧次そのメモリのゼロ番地
から順次記憶したり、或は不良発生回数が設定値に達す
るとその時点からアドレス信号、被試験素子３の読出パ
ターン及び期待値パターン数等を各タイミング毎に連続
的に記憶したり、或は特定した不良個所の或る区間前か
らの不良個所まで、或は特定した不良個所から或る区間
の間のアドレス信号、被試験素子３の読出パターン、期
待値パターン数等を連続的に記憶することが行われてい
る。
このシーケンシヤルメモリ５ｂに記憶された内容を読出
すことにより例えば不良に至るまでの経歴又は不良後の
経歴を知ることができる。ところで従来のアドレスフエ
イルメモリ５ａは不良が発生すると被試験素子のアドレ
スと同一アドレスにそのときの期待値パターンと不良デ
ータ等を記憶するものであるから各アドレスに関しては
１回分のデータ記憶容量しかなく、同一アドレスにおい
て複数回の不良が発生するとその記憶内容は不良が発生
する毎に更新される。
すことにより例えば不良に至るまでの経歴又は不良後の
経歴を知ることができる。ところで従来のアドレスフエ
イルメモリ５ａは不良が発生すると被試験素子のアドレ
スと同一アドレスにそのときの期待値パターンと不良デ
ータ等を記憶するものであるから各アドレスに関しては
１回分のデータ記憶容量しかなく、同一アドレスにおい
て複数回の不良が発生するとその記憶内容は不良が発生
する毎に更新される。
結局記憶に残されたデータは最後に発生したときの不良
データである。このためその不良発生時の期待値パター
ンが残されていたとしても、そのアドレスに他のパター
ンが与えられたときは不良であつたかどうかの判定がで
きない欠点がある。換言すればワオーキングテストパタ
ーン或はギマロツピングテストパターンは同一アドレス
に関し、約２ｎ回程度アクセスされる。
データである。このためその不良発生時の期待値パター
ンが残されていたとしても、そのアドレスに他のパター
ンが与えられたときは不良であつたかどうかの判定がで
きない欠点がある。換言すればワオーキングテストパタ
ーン或はギマロツピングテストパターンは同一アドレス
に関し、約２ｎ回程度アクセスされる。
（ｎはメモリのビツト数）不良が発生したアドレスもパ
ターン信号のパターンによつては正常に動作することも
あり得る。従つて最後に発生した不良データを記憶した
場合はその不良が発生したアドレスにおいて正常に動作
したパターンを特定できないこととなる。この発明の目
的に不良が発生したアドレスに関して正常に動作するパ
ターン信号を特定することができるＩＣ試験装置を提供
するにある。
ターン信号のパターンによつては正常に動作することも
あり得る。従つて最後に発生した不良データを記憶した
場合はその不良が発生したアドレスにおいて正常に動作
したパターンを特定できないこととなる。この発明の目
的に不良が発生したアドレスに関して正常に動作するパ
ターン信号を特定することができるＩＣ試験装置を提供
するにある。
この発明では各アドレスに関して不良が発生すると、そ
の第１番に発生した不良を記憶するように構成したもの
である。
の第１番に発生した不良を記憶するように構成したもの
である。
従つてこの発明によれば不良が発生したアドレスに関し
てそのアドレスが以前にアクセスされたことがプログラ
ムから読取ることにより解れば不良発生前に与えられた
パターン信号から正常に動作するパターンを特定できる
。
てそのアドレスが以前にアクセスされたことがプログラ
ムから読取ることにより解れば不良発生前に与えられた
パターン信号から正常に動作するパターンを特定できる
。
以下にこの発明の一実抱例を第２図を用いて詳細に説明
する。
する。
第２図において５ａ，は不良アドレス記憶器を示す。
比較部４において不良が検出されると不良アドレス書込
パルス発生器６から書込パルスが出力・され、その書込
パルスによつて不良アドレス記憶器５ａ，に不良が発生
したアドレスをそのアドレス位置に記憶する。不良アド
レス記憶器５ａ１は書込パルスが与えられる前に予め読
出動作を行つて後に書込動作が実行される。書込動作の
前にそのアドレスに記憶があるか否かが読出回路７によ
つて読出される。記憶がない場合は第１番目の不一致と
判定しその出力に例えばＬ論理が出力されナンドゲート
８の一方の入力端子に供給される。ナンドゲート８の他
方の入力端子には期待値パターン書込パルス発生器９か
ら比較部４において不良が発生する毎に書込パルスが出
力され、読出回路７の読出出力がＬ論理であるとき、書
込パルスが与えられると期待値パターン記憶器５ａ，に
Ｈ論理の書込パルスが与えられ、不良アドレス位置にそ
の期待値パターンが書込まれる。尚この期待値パターン
記憶器５ａ，をアクセスするアドレス信号及び期待値パ
ターン信号は遅延回路１０，１１によつて不良アドレス
記憶器５ａ１の読出時間に相当する時間だけ遅延させて
期待値パターン記憶器５ａ，に供給するようにし、期待
値パターン記憶器５ａ，に供給されるアドレス信号及び
期待値パターン信号のタイミングとナンドゲート８から
出力される書込パルスのタイミングを合せるようにして
いる。また比較器４から期待値パターン書込パルス発生
器９に供給される不良検出信号も遅延回路１２によつて
遅延されて読出回路７の読出出力とタイミングを合せる
ようにしている。上述した構成によれば比較器４におい
て素子３の不良が検出されると、その不良が発生したア
トレスが不良アドレス記憶器５ａ１に書込まれる。
パルス発生器６から書込パルスが出力・され、その書込
パルスによつて不良アドレス記憶器５ａ，に不良が発生
したアドレスをそのアドレス位置に記憶する。不良アド
レス記憶器５ａ１は書込パルスが与えられる前に予め読
出動作を行つて後に書込動作が実行される。書込動作の
前にそのアドレスに記憶があるか否かが読出回路７によ
つて読出される。記憶がない場合は第１番目の不一致と
判定しその出力に例えばＬ論理が出力されナンドゲート
８の一方の入力端子に供給される。ナンドゲート８の他
方の入力端子には期待値パターン書込パルス発生器９か
ら比較部４において不良が発生する毎に書込パルスが出
力され、読出回路７の読出出力がＬ論理であるとき、書
込パルスが与えられると期待値パターン記憶器５ａ，に
Ｈ論理の書込パルスが与えられ、不良アドレス位置にそ
の期待値パターンが書込まれる。尚この期待値パターン
記憶器５ａ，をアクセスするアドレス信号及び期待値パ
ターン信号は遅延回路１０，１１によつて不良アドレス
記憶器５ａ１の読出時間に相当する時間だけ遅延させて
期待値パターン記憶器５ａ，に供給するようにし、期待
値パターン記憶器５ａ，に供給されるアドレス信号及び
期待値パターン信号のタイミングとナンドゲート８から
出力される書込パルスのタイミングを合せるようにして
いる。また比較器４から期待値パターン書込パルス発生
器９に供給される不良検出信号も遅延回路１２によつて
遅延されて読出回路７の読出出力とタイミングを合せる
ようにしている。上述した構成によれば比較器４におい
て素子３の不良が検出されると、その不良が発生したア
トレスが不良アドレス記憶器５ａ１に書込まれる。
このとき書込に先だつてこれから書込しようとするアド
レスに既に書込がされているかを読出回路７で読出し、
書込がなければ第１番目の不一致と判定してその不良ア
ドレスをそのアドレス位置に書込と共にそのときの期待
値パターンも期待値パターン記憶器５ａ２の同一アドレ
ス位置に記憶する。従つて一旦不良が発生したアドレス
に関しては爾後不良が検出されても期待値パターン記憶
器５ａ，の内容は書変えられることはなく、結局期待値
パターン記憶器５ａ２には各アドレスに関し不良が最初
に発生したときの期待値パターンが記憶される。このよ
うに最初に不良が発生したときの期待値パターンを記憶
しておくことにより、それを読出してパターン信号発生
器１の出力パターンのプログラムと照合し、例えば不良
発生までに何回かその不良アドレスがアクセスされてい
ることが解ればそのときは不良発生前に与えられたパタ
ーン信号に対しては正常に動作することが解り、不良が
発生したときのパターン信号に対して不良動作すること
が解る。よつて短時間に不良アドレスと及びその不良ア
ドレスにおいて正常動作するパターンと不良動作するパ
ターンとを特定することができるデータを得ることがで
き、ＩＣの不良解析が容易となる利点が得られる。
レスに既に書込がされているかを読出回路７で読出し、
書込がなければ第１番目の不一致と判定してその不良ア
ドレスをそのアドレス位置に書込と共にそのときの期待
値パターンも期待値パターン記憶器５ａ２の同一アドレ
ス位置に記憶する。従つて一旦不良が発生したアドレス
に関しては爾後不良が検出されても期待値パターン記憶
器５ａ，の内容は書変えられることはなく、結局期待値
パターン記憶器５ａ２には各アドレスに関し不良が最初
に発生したときの期待値パターンが記憶される。このよ
うに最初に不良が発生したときの期待値パターンを記憶
しておくことにより、それを読出してパターン信号発生
器１の出力パターンのプログラムと照合し、例えば不良
発生までに何回かその不良アドレスがアクセスされてい
ることが解ればそのときは不良発生前に与えられたパタ
ーン信号に対しては正常に動作することが解り、不良が
発生したときのパターン信号に対して不良動作すること
が解る。よつて短時間に不良アドレスと及びその不良ア
ドレスにおいて正常動作するパターンと不良動作するパ
ターンとを特定することができるデータを得ることがで
き、ＩＣの不良解析が容易となる利点が得られる。
第１図は従来のＩＣ試験装置を説明するための系統図、
第２図はこの発明によるＩＣ試験装置の一実施例を示す
系統図である。 １：パターン信号発生器、３：被試験素子、４：比較部
、５：不良解析装置、５ａ１：不良アドレス記憶器、５
ａ２：期待値パターン記憶器、７：不良アドレス読出回
路。
第２図はこの発明によるＩＣ試験装置の一実施例を示す
系統図である。 １：パターン信号発生器、３：被試験素子、４：比較部
、５：不良解析装置、５ａ１：不良アドレス記憶器、５
ａ２：期待値パターン記憶器、７：不良アドレス読出回
路。
Claims (1)
- １ 被試験素子にパターン信号を与え、その応答出力と
期待値とを比較して不一致が検出されたとき不良検出信
号を出力するようにしたＩＣ試験装置において、不一致
が検出される毎にその不一致がそのアドレスにおける第
１番目の不一致であるか否かを判定し、第１番目の不一
致と判定したときだけそのときの期待値パターンを期待
値パターン記憶器の上記被試験素子のアドレスに対応す
る位置に記憶するように構成したＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150901A JPS5938679B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150901A JPS5938679B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673361A JPS5673361A (en) | 1981-06-18 |
| JPS5938679B2 true JPS5938679B2 (ja) | 1984-09-18 |
Family
ID=15506852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54150901A Expired JPS5938679B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938679B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247478A (ja) * | 1989-03-17 | 1990-10-03 | Mitsubishi Electric Corp | 冷凍冷蔵庫 |
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3549174B2 (ja) * | 1996-09-30 | 2004-08-04 | 株式会社アドバンテスト | メモリ試験装置 |
-
1979
- 1979-11-21 JP JP54150901A patent/JPS5938679B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247478A (ja) * | 1989-03-17 | 1990-10-03 | Mitsubishi Electric Corp | 冷凍冷蔵庫 |
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
| JP4612150B2 (ja) * | 2000-05-24 | 2011-01-12 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673361A (en) | 1981-06-18 |
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