JPS6131499B2 - - Google Patents
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- Publication number
- JPS6131499B2 JPS6131499B2 JP56152127A JP15212781A JPS6131499B2 JP S6131499 B2 JPS6131499 B2 JP S6131499B2 JP 56152127 A JP56152127 A JP 56152127A JP 15212781 A JP15212781 A JP 15212781A JP S6131499 B2 JPS6131499 B2 JP S6131499B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- rom
- address
- random access
- stored
- Prior art date
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- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 11
- 238000007689 inspection Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はランダムアクセスメモリ（以下、単に
RAMという）の検査方法に関する。
RAMという）の検査方法に関する。
（従来の技術）
従来のRAMの検査方法をフローチヤートで示
したものが第１図である。この方法では、RAM
の先頭番地より全ビツト“１”又は“０”の書き
込み及び読み出しを繰り返して行ない、チツプの
最終番地まで書き込んだ内容と読み出した内容が
一致しておれば該チツプは正常であると判断する
ものである。
したものが第１図である。この方法では、RAM
の先頭番地より全ビツト“１”又は“０”の書き
込み及び読み出しを繰り返して行ない、チツプの
最終番地まで書き込んだ内容と読み出した内容が
一致しておれば該チツプは正常であると判断する
ものである。
（発明が解決しようとする問題点）
しかしながら、上記方法では書き込み回路、読
み出し回路及び記憶回路のチエツクは行なうがア
ドレス選択回路の不良については検出することが
できない。
み出し回路及び記憶回路のチエツクは行なうがア
ドレス選択回路の不良については検出することが
できない。
従つて本発明はアドレス選択回路の不良を含め
て、RAMの良否を容易に検出することを目的と
する。
て、RAMの良否を容易に検出することを目的と
する。
（問題点を解決するための手段）
本発明は、所定のアドレス領域に格納されてい
るデータに対し所定の演算を行つた演算結果が予
め格納されているリードオンリメモリ（ROM）
を用いてランダムアクセスメモリ（RAM）を検
査する方法に係る。
るデータに対し所定の演算を行つた演算結果が予
め格納されているリードオンリメモリ（ROM）
を用いてランダムアクセスメモリ（RAM）を検
査する方法に係る。
本発明は以下の３つの工程からなる。
第１の工程は、前記ROMの所定のアドレス領
域に格納されているデータを順に読み出して検査
されるRAMに転送する。
域に格納されているデータを順に読み出して検査
されるRAMに転送する。
第２の工程は、前記RAMに転送されたデータ
に対し前記所定の演算と同一方法の演算を行つて
演算結果を得る。
に対し前記所定の演算と同一方法の演算を行つて
演算結果を得る。
第３の工程は、前記ROMに格納されている前
記演算結果と前記第２の工程で得られた演算結果
とを比較する。
記演算結果と前記第２の工程で得られた演算結果
とを比較する。
（作用）
本発明によれば、ROMに予め格納されている
演算結果とROMからRAMに転送されたデータの
演算結果とを比較し、両者が一致すればRAMは
正常であり、両者が一致しなければRAMは異常
であることがわかる。
演算結果とROMからRAMに転送されたデータの
演算結果とを比較し、両者が一致すればRAMは
正常であり、両者が一致しなければRAMは異常
であることがわかる。
（実施例）
以下実施例を説明する。
プログラムされたROMの内容はランダムなデ
ータとして扱かうことができるので、各アドレス
の内容に相関性はないものと考えられる。従つて
ROMの内容が正しくRAMに書き込まれた後正し
く読み出しができれば、RAMのアドレス選択は
正しく行なわれたものと判断できる。
ータとして扱かうことができるので、各アドレス
の内容に相関性はないものと考えられる。従つて
ROMの内容が正しくRAMに書き込まれた後正し
く読み出しができれば、RAMのアドレス選択は
正しく行なわれたものと判断できる。
また、電子機器に実装されるROMは通常ROM
チツプの検査用に、ROMの所定のアドレス領域
内に格納されているデータに対し所定の演算（例
えばEOR加算、減算）を行つた演算結果を具備
している。本発明は、このようなROMを用いて
RAMの検査を行うものである。
チツプの検査用に、ROMの所定のアドレス領域
内に格納されているデータに対し所定の演算（例
えばEOR加算、減算）を行つた演算結果を具備
している。本発明は、このようなROMを用いて
RAMの検査を行うものである。
第２図は本発明の実施例を示したもので、１は
前記演算結果を具備した例えば2KバイトのROM
チツプ、２は2KバイトのRAMチツプである。
前記演算結果を具備した例えば2KバイトのROM
チツプ、２は2KバイトのRAMチツプである。
第３図にて本実施例によるRAMの検査方法を
説明すると、まずROMの内容を先頭番地から2K
バイト分RAMに転送する。転送が終了すれば
RAMの１番地から順に演算してゆく。演算は
ROMの演算方法と同じ方法で行なう。これには
前述したようにEOR（排他的論理和）加算、減
算が一般的に用いられている。つまりRAMの１
番地の内容と２番地の内容を例えばEOR演算
し、その結果と３番地の内容とをEOR演算し、
その結果と４番地の内容とをEOR演算する。こ
れを最終番地までくり返す。最終番地迄演算が終
了するとその結果をあらかじめ解かつている
ROMに記憶された演算結果と比較し、両者が一
致すればROMの内容が正しくRAMに書き込ま
れ、読み出しも正しく行なわれたものと判定でき
る。すなわちRAMのアドレス選択回路、書き込
み、読み出し回路は正常に動作していることにな
る。
説明すると、まずROMの内容を先頭番地から2K
バイト分RAMに転送する。転送が終了すれば
RAMの１番地から順に演算してゆく。演算は
ROMの演算方法と同じ方法で行なう。これには
前述したようにEOR（排他的論理和）加算、減
算が一般的に用いられている。つまりRAMの１
番地の内容と２番地の内容を例えばEOR演算
し、その結果と３番地の内容とをEOR演算し、
その結果と４番地の内容とをEOR演算する。こ
れを最終番地までくり返す。最終番地迄演算が終
了するとその結果をあらかじめ解かつている
ROMに記憶された演算結果と比較し、両者が一
致すればROMの内容が正しくRAMに書き込ま
れ、読み出しも正しく行なわれたものと判定でき
る。すなわちRAMのアドレス選択回路、書き込
み、読み出し回路は正常に動作していることにな
る。
（発明の効果）
以上詳細に説明したように本発明は電子機器に
実装されたRAMを検査する場合、ROMチツプに
格納されている演算結果を使用することにより
RAMのアドレス選択回路書き込み、読み出し回
路を容易に且つ短時間でチエツクできる効果があ
る。
実装されたRAMを検査する場合、ROMチツプに
格納されている演算結果を使用することにより
RAMのアドレス選択回路書き込み、読み出し回
路を容易に且つ短時間でチエツクできる効果があ
る。
第１図は従来のRAMのチエツク手順を示す
図、第２図は本発明の実施例を示す図、第３図は
第２図のチエツク手順を示す図である。 １……ROMチツプ、２……RAMチツプ。
図、第２図は本発明の実施例を示す図、第３図は
第２図のチエツク手順を示す図である。 １……ROMチツプ、２……RAMチツプ。
Claims (1)
- 【特許請求の範囲】 １ 所定のアドレス領域に格納されているデータ
に対し所定の演算を行つた演算結果が予め格納さ
れているリードオンリメモリを用いてランダムア
クセスメモリを検査する方法であつて、 前記所定のアドレス領域に格納されているデー
タを順に読み出して検査されるランダムアクセス
メモリに転送する第１の工程と、 前記ランダムアクセスメモリに転送されたデー
タに対し前記所定の演算と同一方法の演算を行つ
て演算結果を得る第２の工程と、 前記リードオンリメモリに格納されている前記
演算結果と前記第２の工程で得られた演算結果と
を比較する第３の工程と、 を有することを特徴とするランダムアクセスメモ
リの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152127A JPS5856291A (ja) | 1981-09-28 | 1981-09-28 | ランダムアクセスメモリの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152127A JPS5856291A (ja) | 1981-09-28 | 1981-09-28 | ランダムアクセスメモリの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856291A JPS5856291A (ja) | 1983-04-02 |
| JPS6131499B2 true JPS6131499B2 (ja) | 1986-07-21 |
Family
ID=15533645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152127A Granted JPS5856291A (ja) | 1981-09-28 | 1981-09-28 | ランダムアクセスメモリの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856291A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117640A (ja) * | 1984-11-13 | 1986-06-05 | Oki Electric Ind Co Ltd | メモリのチエツク方法 |
| JP2532057B2 (ja) * | 1985-07-04 | 1996-09-11 | トッパン・ムーア 株式会社 | 誤り検出機能を備えたｉｃカ−ド |
| JPS63224418A (ja) * | 1987-03-13 | 1988-09-19 | Kokusai Electric Co Ltd | コ−ドレス電話システムの監視方式 |
| JP3964841B2 (ja) * | 2003-08-29 | 2007-08-22 | 株式会社東芝 | 半導体集積回路装置 |
-
1981
- 1981-09-28 JP JP56152127A patent/JPS5856291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856291A (ja) | 1983-04-02 |
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