JP2654272B2 - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ、ＰＣＢ（Printe
d Circuit Board ；プリント配線基板）等に形成される
論理回路を試験する論理回路試験装置に関し、特に論理
回路に同一基板内に形成されるスキャン回路に基づいて
スキャンパス方式で回路試験を行なう論理回路試験装置
に関する。
d Circuit Board ；プリント配線基板）等に形成される
論理回路を試験する論理回路試験装置に関し、特に論理
回路に同一基板内に形成されるスキャン回路に基づいて
スキャンパス方式で回路試験を行なう論理回路試験装置
に関する。
【０００２】
【従来の技術】従来、この種の論理回路試験装置は図１
０に示すものがあり、同図において被試験体である被試
験論理回路５の同一基板内に一般論理回路（組合せ回
路）５２と共にスキャン回路５１が形成され、外部のテ
ストシステム制御計算機６から試験信号が一般論理試験
制御部２に入力され、この一般論理試験制御部２からの
制御に基づいて前記スキャン回路を介して論理回路の適
否を試験する。一般に論理回路は組合せ回路と順序回路
とで構成されている。このため前記スキャン回路は順序
回路を形成する特定のフリップフロップ（スキャンラッ
チに相当する）に対して外部から入力される試験信号
（スキャンアドレス信号）に基づいて所定の情報を書込
み又は読出す。この読出される情報をスキャンアウト出
力として取り出し、このスキャンアウト出力の内容に基
づいて論理回路の試験を効率的に行なうことができるこ
ととなる。
０に示すものがあり、同図において被試験体である被試
験論理回路５の同一基板内に一般論理回路（組合せ回
路）５２と共にスキャン回路５１が形成され、外部のテ
ストシステム制御計算機６から試験信号が一般論理試験
制御部２に入力され、この一般論理試験制御部２からの
制御に基づいて前記スキャン回路を介して論理回路の適
否を試験する。一般に論理回路は組合せ回路と順序回路
とで構成されている。このため前記スキャン回路は順序
回路を形成する特定のフリップフロップ（スキャンラッ
チに相当する）に対して外部から入力される試験信号
（スキャンアドレス信号）に基づいて所定の情報を書込
み又は読出す。この読出される情報をスキャンアウト出
力として取り出し、このスキャンアウト出力の内容に基
づいて論理回路の試験を効率的に行なうことができるこ
ととなる。
【０００３】
【発明が解決しようとする課題】従来の論理回路試験装
置は以上のように構成されていたことから、スキャン回
路により特定されるスキャンラッチとしてのフリップフ
ロップに所定の情報を書込み又は読出して任意の組合せ
回路に対してスキャンイン又はスキャンアウトを行なう
こととなるが、スキャン回路自体が故障している場合に
はその試験結果が全く意味のないものになってしまうと
いう課題を有していた。このような試験結果から故障箇
所をつきあてるのは非常に困難であった。
置は以上のように構成されていたことから、スキャン回
路により特定されるスキャンラッチとしてのフリップフ
ロップに所定の情報を書込み又は読出して任意の組合せ
回路に対してスキャンイン又はスキャンアウトを行なう
こととなるが、スキャン回路自体が故障している場合に
はその試験結果が全く意味のないものになってしまうと
いう課題を有していた。このような試験結果から故障箇
所をつきあてるのは非常に困難であった。
【０００４】また、スキャン機能全体に影響するような
スキャン回路の故障があると、通常の故障による障害情
報に比べてはるかに大量の障害情報が通報されることか
ら、このような場合に試験現場においてはスキャン回路
の故障と推定していた。しかし、この故障箇所を特定す
るのは大変困難である。しかも、スキャン回路の局部的
なスキャン動作不良の場合には、その故障が被試験回路
（ＤＵＴ）によるものか、スキャン回路の誤動作による
ものか区別することが困難であり論理回路試験を正確且
つ迅速に行なうことができなかった。
スキャン回路の故障があると、通常の故障による障害情
報に比べてはるかに大量の障害情報が通報されることか
ら、このような場合に試験現場においてはスキャン回路
の故障と推定していた。しかし、この故障箇所を特定す
るのは大変困難である。しかも、スキャン回路の局部的
なスキャン動作不良の場合には、その故障が被試験回路
（ＤＵＴ）によるものか、スキャン回路の誤動作による
ものか区別することが困難であり論理回路試験を正確且
つ迅速に行なうことができなかった。
【０００５】本発明は前記課題を解消するためになされ
たもので、一般の論理回路試験に先立ってスキャン回路
自体の動作を試験することにより論理回路の試験を正確
且つ迅速化することを目的とする。
たもので、一般の論理回路試験に先立ってスキャン回路
自体の動作を試験することにより論理回路の試験を正確
且つ迅速化することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る論理回路試
験装置は、組合せ回路及び順序回路を有する論理回路と
同一基板上にスキャン回路が形成される被試験論理回路
の論理試験を行なう一般論理試験制御部を備えた論理回
路試験装置において、前記一般論理試験制御部による論
理回路試験をする前に前記スキャン回路の動作試験を行
なうスキャン回路試験制御部であって、前記被試験論理
回路のスキャンアドレス空間と同一のテストメモリアド
レス空間を備え、スキャン回路の動作試験時において被
試験論理回路に対するスキャンアドレスの出力と同期し
てスキャン回路試験制御部のテストメモリアドレス空間
に対して前記スキャンアドレスでアクセスするスキャン
回路試験制御部を備えるものである。
験装置は、組合せ回路及び順序回路を有する論理回路と
同一基板上にスキャン回路が形成される被試験論理回路
の論理試験を行なう一般論理試験制御部を備えた論理回
路試験装置において、前記一般論理試験制御部による論
理回路試験をする前に前記スキャン回路の動作試験を行
なうスキャン回路試験制御部であって、前記被試験論理
回路のスキャンアドレス空間と同一のテストメモリアド
レス空間を備え、スキャン回路の動作試験時において被
試験論理回路に対するスキャンアドレスの出力と同期し
てスキャン回路試験制御部のテストメモリアドレス空間
に対して前記スキャンアドレスでアクセスするスキャン
回路試験制御部を備えるものである。
【０００７】
【作用】本発明においては、被試験論理回路を論理試験
する一般論理試験制御部の他に、被試験論理回路内のス
キャン回路を動作試験するスキャン回路試験制御部であ
って、前記被試験論理回路のスキャンアドレス空間と同
一のテストメモリアドレス空間を備え、スキャン回路の
動作試験時において被試験論理回路に対するスキャンア
ドレスの出力と同期してスキャン回路試験制御部のテス
トメモリアドレス空間に対して前記スキャンアドレスで
アクセスするスキャン回路試験制御部を備え、このスキ
ャン回路試験制御部のスキャン回路の試験を一般論理試
験制御部による論理試験に先立って行なうようにしたの
で、スキャン回路のみを完全に試験でき、一般論理回路
の故障とスキャン回路の故障とを簡単に識別できること
となり、故障解析を正確且つ迅速に行なう。また、スキ
ャン回路の故障の場合においても故障箇所を簡単に指摘
できる。
する一般論理試験制御部の他に、被試験論理回路内のス
キャン回路を動作試験するスキャン回路試験制御部であ
って、前記被試験論理回路のスキャンアドレス空間と同
一のテストメモリアドレス空間を備え、スキャン回路の
動作試験時において被試験論理回路に対するスキャンア
ドレスの出力と同期してスキャン回路試験制御部のテス
トメモリアドレス空間に対して前記スキャンアドレスで
アクセスするスキャン回路試験制御部を備え、このスキ
ャン回路試験制御部のスキャン回路の試験を一般論理試
験制御部による論理試験に先立って行なうようにしたの
で、スキャン回路のみを完全に試験でき、一般論理回路
の故障とスキャン回路の故障とを簡単に識別できること
となり、故障解析を正確且つ迅速に行なう。また、スキ
ャン回路の故障の場合においても故障箇所を簡単に指摘
できる。
【０００８】
ａ）本発明の第１実施例 以下、本発明の第１実施例を図１に基づいて説明する。
この図１は本実施例装置の全体ブロック構成図を示す。
この図１は本実施例装置の全体ブロック構成図を示す。
【０００９】同図において本実施例に係る論理回路試験
装置は、スキャン回路５１を内蔵する被試験論理回路
（以下、ＤＵＴ）５に接続され、テストシステム制御計
算機６の制御に基づいて試験動作を実行すると共に、こ
の試験動作により得られる試験結果を試験結果出力装置
７に出力する構成である。
装置は、スキャン回路５１を内蔵する被試験論理回路
（以下、ＤＵＴ）５に接続され、テストシステム制御計
算機６の制御に基づいて試験動作を実行すると共に、こ
の試験動作により得られる試験結果を試験結果出力装置
７に出力する構成である。
【００１０】本実施例装置は、前記テストシステム制御
計算機６からの制御信号に基づいてＤＵＴ５内のスキャ
ン回路５１を試験するスキャン回路試験制御部１と、前
記テストシステム制御計算機６からの制御信号に基づい
てＤＵＴ５の論理回路試験を実行する一般論理試験制御
部２と、前記スキャン回路試験制御部１と一般論理試験
制御部２との各スキャンイン信号をＤＵＴ５に切替えて
出力すると共にＤＵＴ５からのスキャンアウト信号を切
替えて出力する信号切替え回路３と、前記ＤＵＴ５の端
子又はパッドと本装置とを接続して電圧レベルを調整す
るためのピンエレクトロニクス部４とを備える構成であ
る。
計算機６からの制御信号に基づいてＤＵＴ５内のスキャ
ン回路５１を試験するスキャン回路試験制御部１と、前
記テストシステム制御計算機６からの制御信号に基づい
てＤＵＴ５の論理回路試験を実行する一般論理試験制御
部２と、前記スキャン回路試験制御部１と一般論理試験
制御部２との各スキャンイン信号をＤＵＴ５に切替えて
出力すると共にＤＵＴ５からのスキャンアウト信号を切
替えて出力する信号切替え回路３と、前記ＤＵＴ５の端
子又はパッドと本装置とを接続して電圧レベルを調整す
るためのピンエレクトロニクス部４とを備える構成であ
る。
【００１１】次に、前記構成に基づく本実施例装置の動
作について説明する。まず、ＤＵＴ５の複数の端子にピ
ンエレクトロニクス部４が接続され、この状態において
テストシステム制御計算機６から制御信号が入力され
る。この制御信号に基づいてスキャン回路試験制御部１
はスキャンイン信号をピンエレクトロニクス部４を介し
てＤＵＴ５のスキャン回路５１に出力する。このスキャ
ン回路５１はスキャンイン信号に基づいて所定値のスキ
ャンアウト信号を信号切替え回路３を介してスキャン回
路試験制御部１へ出力する。スキャン回路試験制御部１
はスキャンアウト信号に基づいてスキャン回路５１自体
の適否を判断して試験結果を出力する。
作について説明する。まず、ＤＵＴ５の複数の端子にピ
ンエレクトロニクス部４が接続され、この状態において
テストシステム制御計算機６から制御信号が入力され
る。この制御信号に基づいてスキャン回路試験制御部１
はスキャンイン信号をピンエレクトロニクス部４を介し
てＤＵＴ５のスキャン回路５１に出力する。このスキャ
ン回路５１はスキャンイン信号に基づいて所定値のスキ
ャンアウト信号を信号切替え回路３を介してスキャン回
路試験制御部１へ出力する。スキャン回路試験制御部１
はスキャンアウト信号に基づいてスキャン回路５１自体
の適否を判断して試験結果を出力する。
【００１２】さらに、テストシステム制御計算機６から
の制御信号に基づいて一般論理試験制御部２から信号切
替え回路３を介してＤＵＴ５の一般論理回路５２にスキ
ャンイン信号が入力される。一般論理回路５２はスキャ
ンイン信号に基づいて所定のスキャンアウト信号を一般
論理試験制御部２へ出力する。この一般論理試験制御部
２はスキャンアウト信号に基づいてＤＵＴ５の一般論理
回路５２の故障解析を実行する。
の制御信号に基づいて一般論理試験制御部２から信号切
替え回路３を介してＤＵＴ５の一般論理回路５２にスキ
ャンイン信号が入力される。一般論理回路５２はスキャ
ンイン信号に基づいて所定のスキャンアウト信号を一般
論理試験制御部２へ出力する。この一般論理試験制御部
２はスキャンアウト信号に基づいてＤＵＴ５の一般論理
回路５２の故障解析を実行する。
【００１３】このように一般論理回路５２の試験に先立
ち、スキャン回路５１自体を完全に試験できることとな
り、一般論理回路の試験時にスキャン回路による故障が
混在する場合においても故障解析を正確且つ迅速に検出
できることとなる。
ち、スキャン回路５１自体を完全に試験できることとな
り、一般論理回路の試験時にスキャン回路による故障が
混在する場合においても故障解析を正確且つ迅速に検出
できることとなる。
【００１４】ｂ）本発明の第２実施例 本発明の第２実施例装置を図２に基づいて説明する。こ
の図２は本実施例装置におけるスキャン回路試験制御部
とＤＵＴとの要部関係図である。
の図２は本実施例装置におけるスキャン回路試験制御部
とＤＵＴとの要部関係図である。
【００１５】同図において第２実施例に係る論理回路試
験装置は、前記第１実施例装置と同様にスキャン回路試
験制御部１、一般論理試験制御部２、信号切替え回路
３、ピンエレクトロニクス部４を備えてなり、前記スキ
ャン回路試験制御部１の構成を異にする。このスキャン
回路試験制御部１は、ＤＵＴ５内の順序回路を形成する
フリップフロップ（スキャンラッチに相当する）の所定
配列を示すスキャンアドレス空間部５０に対応するアド
レス領域で形成されるテストメモリアドレス空間１０
と、ＤＵＴ５に対するスキャンイン信号のスキャンアド
レスを順次積算して出力するスキャンアドレスカウンタ
１１とを備える構成である。
験装置は、前記第１実施例装置と同様にスキャン回路試
験制御部１、一般論理試験制御部２、信号切替え回路
３、ピンエレクトロニクス部４を備えてなり、前記スキ
ャン回路試験制御部１の構成を異にする。このスキャン
回路試験制御部１は、ＤＵＴ５内の順序回路を形成する
フリップフロップ（スキャンラッチに相当する）の所定
配列を示すスキャンアドレス空間部５０に対応するアド
レス領域で形成されるテストメモリアドレス空間１０
と、ＤＵＴ５に対するスキャンイン信号のスキャンアド
レスを順次積算して出力するスキャンアドレスカウンタ
１１とを備える構成である。
【００１６】次に、前記構成に基づく本実施例の動作に
ついて説明する。前記図１記載の実施例と同様にテスト
システム制御計算機６から制御信号がスキャン回路試験
制御部１に入力されると、スキャン回路試験制御部１の
スキャンアドレスカウンタ１１が積算動作を開始してス
キャンアドレス信号をＤＵＴ５に出力する。このＤＵＴ
５の順序回路であるフリップフロップが２５６の番号が
割付けられたスキャンアドレス空間である場合には、前
記スキャンアドレス信号は８ｂｉｔの信号としてスキャ
ンアドレスカウタ１１から出力される。
ついて説明する。前記図１記載の実施例と同様にテスト
システム制御計算機６から制御信号がスキャン回路試験
制御部１に入力されると、スキャン回路試験制御部１の
スキャンアドレスカウンタ１１が積算動作を開始してス
キャンアドレス信号をＤＵＴ５に出力する。このＤＵＴ
５の順序回路であるフリップフロップが２５６の番号が
割付けられたスキャンアドレス空間である場合には、前
記スキャンアドレス信号は８ｂｉｔの信号としてスキャ
ンアドレスカウタ１１から出力される。
【００１７】前記スキャンアドレス信号はＤＵＴ５のス
キャンアドレス空間５０の特定のフリップフロップを特
定すると同時に、このスキャンアドレス空間５０と全く
同一のアドレス領域を有するテストメモリアドレス空間
１０の特定のアドレスをアクセスする。このテストメモ
リアドレス空間１０の特定アドレスをアクセスすること
により、ＤＵＴ５からスキャンアウトされる試験結果を
被試験回路に対応する付けられるテストメモリに格納で
きることとなる。
キャンアドレス空間５０の特定のフリップフロップを特
定すると同時に、このスキャンアドレス空間５０と全く
同一のアドレス領域を有するテストメモリアドレス空間
１０の特定のアドレスをアクセスする。このテストメモ
リアドレス空間１０の特定アドレスをアクセスすること
により、ＤＵＴ５からスキャンアウトされる試験結果を
被試験回路に対応する付けられるテストメモリに格納で
きることとなる。
【００１８】このように、ＤＵＴ５へのスキャンアドレ
スを出力すると同時に、スキャン回路試験制御部１内部
のテストメモリアドレス空間１０をアクセスでできるこ
ととなり、スキャン回路試験制御部１自体の回路構成を
簡略化できると共に、試験動作を高速化できることとな
る。
スを出力すると同時に、スキャン回路試験制御部１内部
のテストメモリアドレス空間１０をアクセスでできるこ
ととなり、スキャン回路試験制御部１自体の回路構成を
簡略化できると共に、試験動作を高速化できることとな
る。
【００１９】ｃ）本発明の第３実施例 本発明の第３実施例を図３、図４に基づいて説明する。
この図３は本実施例装置におけるスキャン回路試験制御
部の詳細回路構成図、図４は本実施例装置におけるＤＵ
Ｔの詳細回路構成図である。
この図３は本実施例装置におけるスキャン回路試験制御
部の詳細回路構成図、図４は本実施例装置におけるＤＵ
Ｔの詳細回路構成図である。
【００２０】前記各図において本実施例に係る論理回路
試験装置は、前記図２記載の実施例と同様にスキャン回
路試験制御部１がテストメモリアドレス空間１０とスキ
ャンアドレスカウンタ１１とを有し、この構成に加え、
前記テストメモリアドレス空間１０を４種のアドレス空
間領域で形成すると共に、テストタイミング制御回路１
２、リセットパルス発生器１３、スキャンインパルス発
生器１４、スキャンパルス選択回路１５、イニシャルフ
ェイルラッチ部１６、コンプリメントフェイルラッチ部
１７及びトータルフェイルラッチ部１８とを備える構成
である。
試験装置は、前記図２記載の実施例と同様にスキャン回
路試験制御部１がテストメモリアドレス空間１０とスキ
ャンアドレスカウンタ１１とを有し、この構成に加え、
前記テストメモリアドレス空間１０を４種のアドレス空
間領域で形成すると共に、テストタイミング制御回路１
２、リセットパルス発生器１３、スキャンインパルス発
生器１４、スキャンパルス選択回路１５、イニシャルフ
ェイルラッチ部１６、コンプリメントフェイルラッチ部
１７及びトータルフェイルラッチ部１８とを備える構成
である。
【００２１】前記テストメモリアドレス空間１０はＤＵ
Ｔ５におけるスキャンアドレス空間５０のフリップフロ
ップＦＦ0 〜ＦＦn に対応付けられるメモリ領域をいず
れも有するイニシャルフェイルメモリ１０I 、コンプリ
メントフェイルメモリ１０C、マスクデータメモリ１０M
及び期待値データメモリ１０E の４種のメモリで形成
され、前記スキャンアドレスカウンタ１１のスキャンア
ドレスに基づいていずれもアクセスされるように構成さ
れる。前記テストタイミング制御回路１２は、テストシ
ステム制御計算機６からの制御信号に基づいてスキャン
回路試験のためのテストタイミングをタイミング信号Ｔ
r 、Ｔ0 〜Ｔ3 としての各部へ出力するように構成され
る。前記リセットパルス発生器１３は、テストタイミン
グ制御回路１２からのタイミング信号Ｔr に基づいてリ
セットパルスをＤＵＴ５のスキャンアドレスで特定され
るフリップフロップＦＦ0 〜ＦＦn のリセット端子に出
力する構成である。前記スキャンインパルス発生器１４
はテストタイミング制御回路１２からのタイミング信号
Ｔ2 に基づいてスキャンインパルスをＤＵＴ５のフリッ
プフロップＦＦ0 〜ＦＦn へ出力する構成である。
Ｔ５におけるスキャンアドレス空間５０のフリップフロ
ップＦＦ0 〜ＦＦn に対応付けられるメモリ領域をいず
れも有するイニシャルフェイルメモリ１０I 、コンプリ
メントフェイルメモリ１０C、マスクデータメモリ１０M
及び期待値データメモリ１０E の４種のメモリで形成
され、前記スキャンアドレスカウンタ１１のスキャンア
ドレスに基づいていずれもアクセスされるように構成さ
れる。前記テストタイミング制御回路１２は、テストシ
ステム制御計算機６からの制御信号に基づいてスキャン
回路試験のためのテストタイミングをタイミング信号Ｔ
r 、Ｔ0 〜Ｔ3 としての各部へ出力するように構成され
る。前記リセットパルス発生器１３は、テストタイミン
グ制御回路１２からのタイミング信号Ｔr に基づいてリ
セットパルスをＤＵＴ５のスキャンアドレスで特定され
るフリップフロップＦＦ0 〜ＦＦn のリセット端子に出
力する構成である。前記スキャンインパルス発生器１４
はテストタイミング制御回路１２からのタイミング信号
Ｔ2 に基づいてスキャンインパルスをＤＵＴ５のフリッ
プフロップＦＦ0 〜ＦＦn へ出力する構成である。
【００２２】次に、前記構成に基づく本実施例の動作を
図５ないし図７を参照して説明する。この図５中（Ａ）
はＤＵＴのスキャンラッチ初期値に対するテストメモリ
アドレス空間の各値の対応図、（Ｂ）は期待値データと
マスクデータとのテストデータの意味付けの対応図、
（Ｃ）はイニシャルフェイルとコンプリメントフェイル
とのフェイルデータによる故障原因対応図を示す。また
図６（Ａ）、（Ｂ）はスキャン回路試験の動作タイミン
グチャート、図７は図５（Ａ）に対応する一部の詳細動
作タイミングチャートである。
図５ないし図７を参照して説明する。この図５中（Ａ）
はＤＵＴのスキャンラッチ初期値に対するテストメモリ
アドレス空間の各値の対応図、（Ｂ）は期待値データと
マスクデータとのテストデータの意味付けの対応図、
（Ｃ）はイニシャルフェイルとコンプリメントフェイル
とのフェイルデータによる故障原因対応図を示す。また
図６（Ａ）、（Ｂ）はスキャン回路試験の動作タイミン
グチャート、図７は図５（Ａ）に対応する一部の詳細動
作タイミングチャートである。
【００２３】まず、テストシステム制御計算機６から制
御信号がスキャン回路試験制御部１に入力されると、こ
のスキャン回路試験制御部１のテストタミング制御回路
１２は各タイミング信号Ｔr 、Ｔo 〜Ｔ3 を図６
（Ａ）、（Ｂ）に示す時間ｔr 、ｔ 0 〜ｔ3 （いずれ
も、フェイルラッチに試験結果を取込むタイミング）の
タイミングで出力する。この時間ｔr で出力されるタイ
ミング信号Ｔr がリセットパルス発生器１３に入力さ
れ、リセットパルス発生器１３からリセットパルスＲＳ
ＴがＤＵＴ５の各フリップフロップＦＦ0 〜ＦＦn に印
加され、全フリップフロップＦＦ0 〜ＦＦn （全スキャ
ンラッチ）をリセット状態とする。
御信号がスキャン回路試験制御部１に入力されると、こ
のスキャン回路試験制御部１のテストタミング制御回路
１２は各タイミング信号Ｔr 、Ｔo 〜Ｔ3 を図６
（Ａ）、（Ｂ）に示す時間ｔr 、ｔ 0 〜ｔ3 （いずれ
も、フェイルラッチに試験結果を取込むタイミング）の
タイミングで出力する。この時間ｔr で出力されるタイ
ミング信号Ｔr がリセットパルス発生器１３に入力さ
れ、リセットパルス発生器１３からリセットパルスＲＳ
ＴがＤＵＴ５の各フリップフロップＦＦ0 〜ＦＦn に印
加され、全フリップフロップＦＦ0 〜ＦＦn （全スキャ
ンラッチ）をリセット状態とする。
【００２４】次に、前記時間ｔ0 で出力されるタイミン
グ信号Ｔ0 がスキャンアドレスカウンタ１１に入力さ
れ、スキャンアドレスＳＡ「０」を特定する（ｍ＋１）
ビットの信号ＳＡ1 …ＳＡm がスキャン回路５１のデコ
ーダ５３によりデコードされてラッチセレクト信号ＬＳ
0 〜ＬＳn がＤＵＴ１の特定のフリップフロップＦＦ0
…に印加される。さらに、この（ｍ＋１）ビットの信号
ＳＡ1 …ＳＡm は同時にテストメモリアドレス空間１０
のイニシャルフェイルメモリ１０I 及びコンプリメント
フェイルメモリ１０C にも入力され、該当するアドレス
領域をアクセスする。さらに、前記（ｍ＋１）ビットの
信号ＳＡ1 …ＳＡm はマスクデータメモリ１０M 及び期
待値データメモリ１０E にも入力され、該当するアドレ
ス領域をアクセスしてマスクデータ及び期待値データを
出力する。このマスクデータは前記ＤＵＴ５のフリップ
フロップＦＦ0 〜ＦＦn のうち途中のフリップフロップ
がない場合に値「１」としてスキャン回路試験動作を実
行しないことを示す。なお、値「０」のときにスキャン
回路試験動作を実行することを示している。
グ信号Ｔ0 がスキャンアドレスカウンタ１１に入力さ
れ、スキャンアドレスＳＡ「０」を特定する（ｍ＋１）
ビットの信号ＳＡ1 …ＳＡm がスキャン回路５１のデコ
ーダ５３によりデコードされてラッチセレクト信号ＬＳ
0 〜ＬＳn がＤＵＴ１の特定のフリップフロップＦＦ0
…に印加される。さらに、この（ｍ＋１）ビットの信号
ＳＡ1 …ＳＡm は同時にテストメモリアドレス空間１０
のイニシャルフェイルメモリ１０I 及びコンプリメント
フェイルメモリ１０C にも入力され、該当するアドレス
領域をアクセスする。さらに、前記（ｍ＋１）ビットの
信号ＳＡ1 …ＳＡm はマスクデータメモリ１０M 及び期
待値データメモリ１０E にも入力され、該当するアドレ
ス領域をアクセスしてマスクデータ及び期待値データを
出力する。このマスクデータは前記ＤＵＴ５のフリップ
フロップＦＦ0 〜ＦＦn のうち途中のフリップフロップ
がない場合に値「１」としてスキャン回路試験動作を実
行しないことを示す。なお、値「０」のときにスキャン
回路試験動作を実行することを示している。
【００２５】次に、前記時間ｔ1 で出力されるタイミン
グ信号Ｔ1 がイニシャルフェイルラッチ部１６に入力さ
れ、このイニシャルフェイルラッチ部１６はＤＵＴ５か
ら出力されるスキャンアウト信号ＳＯが前記期待値デー
タメモリ１０E の期待値と排他的論理和条件を求められ
てＤＵＴ５における初期値としてラッチする。このラッ
チした初期値をイニシャルフェイルメモリ１０I に出力
して前記スキャンアドレスＳＡにより特定される該当ア
ドレス領域に格納する。このイニシャルフェイルラッチ
部１６は前記マスクデータメモリ１０M からマスクデー
タが「１」として出力されている場合にはアンド回路の
論理積条件が満足しないためスキャンアウト信号ＳＯを
初期値としてラッチしない。
グ信号Ｔ1 がイニシャルフェイルラッチ部１６に入力さ
れ、このイニシャルフェイルラッチ部１６はＤＵＴ５か
ら出力されるスキャンアウト信号ＳＯが前記期待値デー
タメモリ１０E の期待値と排他的論理和条件を求められ
てＤＵＴ５における初期値としてラッチする。このラッ
チした初期値をイニシャルフェイルメモリ１０I に出力
して前記スキャンアドレスＳＡにより特定される該当ア
ドレス領域に格納する。このイニシャルフェイルラッチ
部１６は前記マスクデータメモリ１０M からマスクデー
タが「１」として出力されている場合にはアンド回路の
論理積条件が満足しないためスキャンアウト信号ＳＯを
初期値としてラッチしない。
【００２６】さらに、前記時間ｔ2 で出力されるタイミ
ング信号Ｔ2 がスキャンインパルス発生器１４に入力さ
れ、このスキャンインパルス発生器１４がスキャンイン
パルスＳＩＰをＤＵＴ５のフリップフロップＦＦ0 〜Ｆ
Ｆn にアンド回路１５を介して出力する。このアンド回
路１５は前記スキャンインパルスＳＩＰと前記マスクデ
ータメモリ１０Cが出力されるマスクデータの反転信号
との論理積条件を求め、条件が満足した場合のみスキャ
ンインパルスＳＩＰをＤＵＴ５側へ出力する。このスキ
ャンインパルスＳＩＰがＤＵＴ５のフリップフロップＦ
Ｆ0 〜ＦＦn に入力されると、フリップフロップＦＦ0
〜ＦＦn の保持情報を反転させる。
ング信号Ｔ2 がスキャンインパルス発生器１４に入力さ
れ、このスキャンインパルス発生器１４がスキャンイン
パルスＳＩＰをＤＵＴ５のフリップフロップＦＦ0 〜Ｆ
Ｆn にアンド回路１５を介して出力する。このアンド回
路１５は前記スキャンインパルスＳＩＰと前記マスクデ
ータメモリ１０Cが出力されるマスクデータの反転信号
との論理積条件を求め、条件が満足した場合のみスキャ
ンインパルスＳＩＰをＤＵＴ５側へ出力する。このスキ
ャンインパルスＳＩＰがＤＵＴ５のフリップフロップＦ
Ｆ0 〜ＦＦn に入力されると、フリップフロップＦＦ0
〜ＦＦn の保持情報を反転させる。
【００２７】さらにまた、前記時間ｔ3 で出力されるタ
イミング信号Ｔ3 がコンプリメントフェイルラッチ部１
７に入力され、このコンプリメントフェイルラッチ部１
７は前記スキャンインパルスＳＩＰにより反転されたフ
リップフロップＦＦ0 〜ＦＦ n の保持情報をスキャンア
ウト信号ＳＯを期待値データメモリ１０E の期待値の反
転した値と排他的論理和が求められて、これをラッチす
る。このラッチしたスキャンアウト信号をコンプリメン
トフェイルメモリ１０C に出力して前記スキャンアドレ
スＳＡにより特定される該当アドレス領域に格納する。
このコンプリメントフェイルラッチ部１７は前記マスク
データメモリ１０M からマスクデータが「１」として出
力されている場合にはアンド回路の論理積条件が満足さ
れないことからスキャンアウト信号ＳＯをラッチしな
い。
イミング信号Ｔ3 がコンプリメントフェイルラッチ部１
７に入力され、このコンプリメントフェイルラッチ部１
７は前記スキャンインパルスＳＩＰにより反転されたフ
リップフロップＦＦ0 〜ＦＦ n の保持情報をスキャンア
ウト信号ＳＯを期待値データメモリ１０E の期待値の反
転した値と排他的論理和が求められて、これをラッチす
る。このラッチしたスキャンアウト信号をコンプリメン
トフェイルメモリ１０C に出力して前記スキャンアドレ
スＳＡにより特定される該当アドレス領域に格納する。
このコンプリメントフェイルラッチ部１７は前記マスク
データメモリ１０M からマスクデータが「１」として出
力されている場合にはアンド回路の論理積条件が満足さ
れないことからスキャンアウト信号ＳＯをラッチしな
い。
【００２８】以上のようなｔr 、ｔ0 〜ｔ3 の各動作を
各スキャンアドレスＳＡ（ＳＡ＝０、１、〜、ｎ）毎に
繰り返して実行することにより、ＤＵＴ１におけるスキ
ャン回路５１の全フリップッフロップＦＦ0 〜ＦＦn に
ついて書込み・読出しを実行して総てのスキャン動作を
自動的に試験できることとなる。
各スキャンアドレスＳＡ（ＳＡ＝０、１、〜、ｎ）毎に
繰り返して実行することにより、ＤＵＴ１におけるスキ
ャン回路５１の全フリップッフロップＦＦ0 〜ＦＦn に
ついて書込み・読出しを実行して総てのスキャン動作を
自動的に試験できることとなる。
【００２９】また、前記アドレススキャンカウンタ１１
において図６（Ａ）に示すようなアドレスインクリメン
トの場合を加算累算器１１ａを用いて説明したが、図６
（Ｂ）に示すようにアドレスディクリメントの場合にお
いても前記アドレススキャンカウンタ１１が減算累算器
１１ｂを用いることにより同様に自動的なスキャン回路
試験が可能である。この具体的なアドレスインクリメン
ト・ディクリメントの各試験順序のタイミングは図８に
示すようになる。同図において各スキャンアドレスＳＡ
（＝０〜ｎ、ｎ〜０）について、スキャンアウトして期
待値と照合する動作ＲＩ、スキャンインパルスを印加す
る動作Ｗ及びスキャンアウトして期待値の逆数と照合す
る動作ＲＣを１サイクルとして繰返し行なう。前記アド
レスインクリメントの試験を全アドレススキャンＳＡ
（＝０〜ｎ）について終了した後は全フリップフロップ
ＦＦ0 〜ＦＦn を総てリセットし、その後にアドレスデ
ィクリメントの試験動作を実行する。このようにアドレ
スインクリメントの試験の後にテストシステム制御計算
機６はテストメモリアドレス空間１０のイニシャルフェ
イルメモリ１０I 及びコンプリメントフェイルメモリ１
０C から格納内容を読出しておき次のアドレスディクリ
メントの試験を行なう。ただし、アドレスディクリメン
トの試験の際にはアドレスインクリメントの試験のとき
に使用した期待データメモリ１０E及びマスクデータメ
モリ１０M の内容は書換えることなくそのまま使用する
こともできる。
において図６（Ａ）に示すようなアドレスインクリメン
トの場合を加算累算器１１ａを用いて説明したが、図６
（Ｂ）に示すようにアドレスディクリメントの場合にお
いても前記アドレススキャンカウンタ１１が減算累算器
１１ｂを用いることにより同様に自動的なスキャン回路
試験が可能である。この具体的なアドレスインクリメン
ト・ディクリメントの各試験順序のタイミングは図８に
示すようになる。同図において各スキャンアドレスＳＡ
（＝０〜ｎ、ｎ〜０）について、スキャンアウトして期
待値と照合する動作ＲＩ、スキャンインパルスを印加す
る動作Ｗ及びスキャンアウトして期待値の逆数と照合す
る動作ＲＣを１サイクルとして繰返し行なう。前記アド
レスインクリメントの試験を全アドレススキャンＳＡ
（＝０〜ｎ）について終了した後は全フリップフロップ
ＦＦ0 〜ＦＦn を総てリセットし、その後にアドレスデ
ィクリメントの試験動作を実行する。このようにアドレ
スインクリメントの試験の後にテストシステム制御計算
機６はテストメモリアドレス空間１０のイニシャルフェ
イルメモリ１０I 及びコンプリメントフェイルメモリ１
０C から格納内容を読出しておき次のアドレスディクリ
メントの試験を行なう。ただし、アドレスディクリメン
トの試験の際にはアドレスインクリメントの試験のとき
に使用した期待データメモリ１０E及びマスクデータメ
モリ１０M の内容は書換えることなくそのまま使用する
こともできる。
【００３０】また、前記トータルフェイルラッチ部８は
スキャン回路５１における全スキャンアドレスＳＡ（＝
０〜ｎ、ｎ〜０）のいずれかの過程において１回でも期
待値と異なる場合、即ちフェイルを検出した場合にはこ
れをトータルフェイルラッチ部１８で検出できる。この
トータルフェイルラッチ１８はイニシャルフェイル又は
コンプリメントフェイルの各論理和条件をＯＲ回路で求
め、この結果をラッチ回路Ｌ3 に格納する。この格納さ
れた内容により、システム制御計算機６は全スキャンア
ドレスＳＡ（＝０〜ｎ、ｎ〜０）を全部試験することな
しにＤＵＴ５のスキャン回路５１の適否を判定できるこ
とととなり、試験時間を短縮化できる。
スキャン回路５１における全スキャンアドレスＳＡ（＝
０〜ｎ、ｎ〜０）のいずれかの過程において１回でも期
待値と異なる場合、即ちフェイルを検出した場合にはこ
れをトータルフェイルラッチ部１８で検出できる。この
トータルフェイルラッチ１８はイニシャルフェイル又は
コンプリメントフェイルの各論理和条件をＯＲ回路で求
め、この結果をラッチ回路Ｌ3 に格納する。この格納さ
れた内容により、システム制御計算機６は全スキャンア
ドレスＳＡ（＝０〜ｎ、ｎ〜０）を全部試験することな
しにＤＵＴ５のスキャン回路５１の適否を判定できるこ
とととなり、試験時間を短縮化できる。
【００３１】また、前記図４中におけるＰＩ1 〜ＰＩn
は一般論理回路５２からの論理入力信号であり、また、
ＰＯ1 〜ＰＯn は一般論理回路５２からの論理出力信号
である。
は一般論理回路５２からの論理入力信号であり、また、
ＰＯ1 〜ＰＯn は一般論理回路５２からの論理出力信号
である。
【００３２】さらに、前記図５（Ａ）に記載するスキャ
ンアドレスＳＡ「０」〜「４」までの動作タイミングを
図７に基づいて詳述する。前記各図においてスキャンア
ドレスＳＡが「０」〜「４」と順次ＤＵＴ５に入力され
（同図（Ａ）に示す）、このスキャンアドレスＳＡの各
中間においてスキャンインパルスＳＩＰが入力される
（同図（Ｂ）に示す）と、スキャン回路５１の正常動作
時には同図（Ｃ）に示す動作波形になるものとする。図
５（Ａ）のスキャンアドレスＳＡ「０」〜「４」までの
動作波形は同図（Ｄ）に示すようになり、前記同図
（Ｃ）記載の動作波形と比較すると同図（Ｅ）に示すよ
うになる。即ち、同図（Ｅ）において図５（Ｃ）に示す
フェイルデータにより類推故障原因図を参照して説明す
ると、スキャンアドレスＳＡ＝０の場合はイニシャルフ
ェイルが「１」及びコンプリメントフェイルが「０」で
あることから、リセット故障又はスタック故障と判断で
きることとなる。スキャンアドレスＳＡ＝１の場合には
イニシャルフェイルが「０」及びコンプリメントフェイ
ルが「１」であることから、スキャンイン故障又はスタ
ック故障と判断できることとなる。スキャンアドレスＳ
Ａ＝２又は３の場合にはイニシャルフェイル及びコンプ
リメントフェイルが共に「０」であることからスキャン
回路５１は正常と判断できることとなる。また、スキャ
ンアドレスＳＡ＝４の場合にはイニシャルフェイル及び
コンプリメントフェイルが共に「１」であることから、
スキャンアドレス故障又は期待値データ不良と判断でき
ることとなる。
ンアドレスＳＡ「０」〜「４」までの動作タイミングを
図７に基づいて詳述する。前記各図においてスキャンア
ドレスＳＡが「０」〜「４」と順次ＤＵＴ５に入力され
（同図（Ａ）に示す）、このスキャンアドレスＳＡの各
中間においてスキャンインパルスＳＩＰが入力される
（同図（Ｂ）に示す）と、スキャン回路５１の正常動作
時には同図（Ｃ）に示す動作波形になるものとする。図
５（Ａ）のスキャンアドレスＳＡ「０」〜「４」までの
動作波形は同図（Ｄ）に示すようになり、前記同図
（Ｃ）記載の動作波形と比較すると同図（Ｅ）に示すよ
うになる。即ち、同図（Ｅ）において図５（Ｃ）に示す
フェイルデータにより類推故障原因図を参照して説明す
ると、スキャンアドレスＳＡ＝０の場合はイニシャルフ
ェイルが「１」及びコンプリメントフェイルが「０」で
あることから、リセット故障又はスタック故障と判断で
きることとなる。スキャンアドレスＳＡ＝１の場合には
イニシャルフェイルが「０」及びコンプリメントフェイ
ルが「１」であることから、スキャンイン故障又はスタ
ック故障と判断できることとなる。スキャンアドレスＳ
Ａ＝２又は３の場合にはイニシャルフェイル及びコンプ
リメントフェイルが共に「０」であることからスキャン
回路５１は正常と判断できることとなる。また、スキャ
ンアドレスＳＡ＝４の場合にはイニシャルフェイル及び
コンプリメントフェイルが共に「１」であることから、
スキャンアドレス故障又は期待値データ不良と判断でき
ることとなる。
【００３３】なお、前記マスクデータメモリ１０M から
のマスクデータが「１」として出力されている場合に、
時間ｔ1 、ｔ2 、ｔ3 のいずれにおいても試験動作を行
なわないのは、全スキャンアドレスＳＡ（０〜ｎ、ｎ〜
０）がスキャンラッチにアサインされていないためで、
このようなアドレスにアクセスしてもスキャンアウトの
論理が確定しないために試験不能となることによる。さ
らにこのようなアドレスにスキャンイン動作を行なうと
論理回路も誤動作することがあり、これらを未然に防止
するためである。
のマスクデータが「１」として出力されている場合に、
時間ｔ1 、ｔ2 、ｔ3 のいずれにおいても試験動作を行
なわないのは、全スキャンアドレスＳＡ（０〜ｎ、ｎ〜
０）がスキャンラッチにアサインされていないためで、
このようなアドレスにアクセスしてもスキャンアウトの
論理が確定しないために試験不能となることによる。さ
らにこのようなアドレスにスキャンイン動作を行なうと
論理回路も誤動作することがあり、これらを未然に防止
するためである。
【００３４】ｄ）本発明の第４実施例 本発明の第４実施例を図９に基づいて説明する。同図に
おいて本実施例に係る論理回路試験装置は、前記各実施
例と同様に構成され、スキャン回路試験制御部１から出
力される試験結果の出力表示形態を異にする。
おいて本実施例に係る論理回路試験装置は、前記各実施
例と同様に構成され、スキャン回路試験制御部１から出
力される試験結果の出力表示形態を異にする。
【００３５】前記試験結果の出力表示は、スキャンアド
レスをアドレスインクリメント又はアドレスディクリメ
ントの試験完了時にテストシステム制御計算機６がイニ
シャルフェイルメモリ１０I 及びコンプリメントフェイ
ルメモリ１０C の格納内容を読出し、故障が検出された
スキャンアドレスに対応するスキャンラッチについて表
示する。この故障が検出されたスキャンアドレスはアド
レスインクリメント及びアドレスディクリメントの各々
で検出された故障のスキャンアドレスが含まれる。さら
に、この故障のスキャンアドレスに対応するスキャンイ
ン前のテスト期待値、インクリメント時のスキャンイン
前後のテスト結果及びディクリメント時のスキャンイン
前後のテスト結果を各スキャンアドレス毎に編集して表
形式で表示されることとなる。
レスをアドレスインクリメント又はアドレスディクリメ
ントの試験完了時にテストシステム制御計算機６がイニ
シャルフェイルメモリ１０I 及びコンプリメントフェイ
ルメモリ１０C の格納内容を読出し、故障が検出された
スキャンアドレスに対応するスキャンラッチについて表
示する。この故障が検出されたスキャンアドレスはアド
レスインクリメント及びアドレスディクリメントの各々
で検出された故障のスキャンアドレスが含まれる。さら
に、この故障のスキャンアドレスに対応するスキャンイ
ン前のテスト期待値、インクリメント時のスキャンイン
前後のテスト結果及びディクリメント時のスキャンイン
前後のテスト結果を各スキャンアドレス毎に編集して表
形式で表示されることとなる。
【００３６】また、前記表示事項に加えて、故障のスキ
ャンアドレスに対応するスキャンラッチ（フリップフロ
ップ）の実装位置、部品名、回路図上の座標等も併せて
表示する。
ャンアドレスに対応するスキャンラッチ（フリップフロ
ップ）の実装位置、部品名、回路図上の座標等も併せて
表示する。
【００３７】この試験結果の出力表示は試験結果出力装
置７で視覚的に表示されるか又は印字することによりプ
リントアウトする。このように出力表示形態を表形式で
行なうことにより、故障の内容が試験者に一目瞭然とな
る。さらに、この表示内容から、図５（Ｃ）に示す内容
に基づいて各種故障を類推して判定することもできる。
また、試験結果の出力表示にはその故障情報のほかにそ
の障害のあるスキャンラッチを含むＬＳＩの部品名称や
ＰＣＢ上の実装位置や回路図上の座標等も同時に印字す
るので、試験者は不良箇所が即座に判断でき故障修理に
すぐかかれる。
置７で視覚的に表示されるか又は印字することによりプ
リントアウトする。このように出力表示形態を表形式で
行なうことにより、故障の内容が試験者に一目瞭然とな
る。さらに、この表示内容から、図５（Ｃ）に示す内容
に基づいて各種故障を類推して判定することもできる。
また、試験結果の出力表示にはその故障情報のほかにそ
の障害のあるスキャンラッチを含むＬＳＩの部品名称や
ＰＣＢ上の実装位置や回路図上の座標等も同時に印字す
るので、試験者は不良箇所が即座に判断でき故障修理に
すぐかかれる。
【００３８】
【発明の効果】以上のように本発明においては、被試験
論理回路を論理試験する一般論理試験制御部の他に、被
試験論理回路内のスキャン回路を動作試験するスキャン
回路試験制御部を備え、このスキャン回路試験制御部の
スキャン回路の試験を論理試験に先立って行なうように
したので、スキャン回路のみを完全に試験でき、一般論
理回路の故障とスキャン回路の故障とを簡単に識別でき
ることとなり、故障解析を正確且つ迅速に行なう。ま
た、スキャン回路の故障の場合においても故障箇所を簡
単に指摘できる。
論理回路を論理試験する一般論理試験制御部の他に、被
試験論理回路内のスキャン回路を動作試験するスキャン
回路試験制御部を備え、このスキャン回路試験制御部の
スキャン回路の試験を論理試験に先立って行なうように
したので、スキャン回路のみを完全に試験でき、一般論
理回路の故障とスキャン回路の故障とを簡単に識別でき
ることとなり、故障解析を正確且つ迅速に行なう。ま
た、スキャン回路の故障の場合においても故障箇所を簡
単に指摘できる。
【図１】本発明の第１実施例装置のブロック回路構成図
である。
である。
【図２】本発明の第２実施例装置のスキャン回路試験制
御部とＤＵＴとの要部関係図である。
御部とＤＵＴとの要部関係図である。
【図３】本発明の第３実施例装置におけるスキャン回路
試験制御部の詳細回路構成図である。
試験制御部の詳細回路構成図である。
【図４】図３記載実施例装置の対象となるＤＵＴの詳細
回路構成図である。
回路構成図である。
【図５】図３記載実施例装置におけるスキャンイン・ス
キャンアウトの各種データ図を示し、同図（Ａ）はＤＵ
Ｔのスキャンラッチ初期値に対するテストメモリアドレ
ス空間の各値の対応図、同図（Ｂ）は期待値データとマ
スクデータとのテストデータの意味付けの対応図、同図
（Ｃ）はフェイルデータによる故障原因対応図である。
キャンアウトの各種データ図を示し、同図（Ａ）はＤＵ
Ｔのスキャンラッチ初期値に対するテストメモリアドレ
ス空間の各値の対応図、同図（Ｂ）は期待値データとマ
スクデータとのテストデータの意味付けの対応図、同図
（Ｃ）はフェイルデータによる故障原因対応図である。
【図６】図３記載実施例装置におけるスキャン回路試験
動作タイミングチャートを示し、同図（Ａ）はアドレス
インクリメントの試験動作タイミングチャート、同図
（Ｂ）はアドレスディクリメントの試験動作タイミング
チャートである。
動作タイミングチャートを示し、同図（Ａ）はアドレス
インクリメントの試験動作タイミングチャート、同図
（Ｂ）はアドレスディクリメントの試験動作タイミング
チャートである。
【図７】図５（Ａ）記載の一部に対応する詳細動作タイ
ミングチャートである。
ミングチャートである。
【図８】図３記載実施例におけるアドレスインクリメン
ト・アドレスディクリメントの各試験順序タイミング説
明図である。
ト・アドレスディクリメントの各試験順序タイミング説
明図である。
【図９】本発明の第４実施例装置の出力表示形態説明図
である。
である。
【図１０】従来の論理回路試験装置のブロック構成図で
ある。
ある。
１…スキャン回路試験制御部 ２…一般論理試験制御部 ３…信号切替え回路 ４…ピンエレクトロニクス部 ５…被試験論理回路（ＤＵＴ） ６…テストシステム制御計算機 ７…試験結果出力装置 １０…テストメモリアドレス空間 １１…スキャンアドレスカウンタ １２…テストタイミング制御回路 １３…リセットパルス回路 １４…スキャンインパルス発生器 １５…スキャンインパルス選択回路 １６…イニシャルフェイルラッチ部 １７…コンプリメントフェイルラッチ部 １８…トータルフェイルラッチ部 １０I …イニシャルフェイルメモリ １０C …コンプリメントフェイルメモリ １０M …マスクデータメモリ １０E …スキャンアドレス空間 ５１…スキャン回路 ５２…一般論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 健宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 生駒 悦男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−225453（ＪＰ，Ａ) 特開 昭54−55141（ＪＰ，Ａ) 特開 昭61−198336（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 組合せ回路及び順序回路を有する論理回
路と同一基板上にスキャン回路が形成される被試験論理
回路の論理試験を行なう一般論理試験制御部を備えた論
理回路試験装置において、 前記一般論理試験制御部による論理回路試験をする前に
前記スキャン回路の動作試験を行なうスキャン回路試験
制御部であって、 前記被試験論理回路のスキャンアドレス空間と同一のテ
ストメモリアドレス空間を備え、スキャン回路の動作試
験時において被試験論理回路に対するスキャンアドレス
の出力と同期してスキャン回路試験制御部のテストメモ
リアドレス空間に対して前記スキャンアドレスでアクセ
スするスキャン回路試験制御部 を備えることを特徴とす
る論理回路試験装置。 - 【請求項２】 前記請求項１記載の論理回路試験装置に
おいて、 前記一般論理試験制御部とスキャン回路試験制御部とを
切替えて被試験論理回路に対する信号の送受信を行なう
信号切替え回路を備えることを特徴とする論理回路試験
装置。 - 【請求項３】 前記請求項１記載の論理回路試験装置に
おいて、 前記スキャン回路試験制御部はスキャンアドレスを被試
験論理回路に出力し、当該スキャンアドレスに基づいて
被試験論理回路のスキャンアドレス空間における任意の
アドレスを指定し、当該任意のアドレスに対応する順序
回路が保持する初期値をスキャンアウトし、当該初期値
と予め設定された前記順序回路の期待値データとを比較
し、前記任意のアドレスを指定した状態でスキャンイン
パルスを印加して前記順序回路が保持する値を反転さ
せ、当該反転した値をスキャンアウトして前記期待値デ
ータの反転値と比較し、前記各動作を全スキャンアドレ
ス空間に対して順次実行して前記各比較結果に基づいて
スキャン回路動作を試験することを特徴とする論理回路
試験装置。 - 【請求項４】 前記請求項１記載の論理回路試験装置に
おいて、 前記スキャン回路試験制御部は前記被試験論理回路のス
キャンアドレス空間と同一のアドレス空間を各々有して
なり、各スキャンラッチの初期状態での論理値を格納す
る期待値データメモリと、前記スキャン回路に対して出
力されるスキャンアドレスが出力される際におけるスキ
ャンアウト値と期待値データとの比較結果を格納するイ
ニシャルフェイルメモリと、前記スキャンアドレスの出
力後スキャンインパルスにより反転されたスキャンアウ
ト値と前記期待値データを反転した値との比較結果を格
納するコンプリメントフェイルメモリと、前記被試験論
理回路のスキャンアドレス空間においてスキャンラッチ
が存在しないスキャンアドレスの内容を格納するマスク
データメモリとを備え、 前記スキャン回路の動作試験時において被試験論理回路
に対するスキャンアドレスの出力と同期して前記期待値
データメモリ、イニシャルフェイルメモリ、コンプリメ
ントフェイルメモリ及びマスクデータメモリに対してス
キャンアドレスでアクセスすることを特徴とする論理回
路試験装置。 - 【請求項５】 前記請求項１記載の論理回路試験装置に
おいて、 前記スキャン回路試験制御部は、前記被試験論理回路に
対して出力されるスキャンアドレスの値を順次増加させ
ながら行う試験と、最大のスキャンアドレスの値から順
次減少させながら行う試験動作を実行する機能を有し、 前記スキャンアドレスの値の増加と減少との各試験動作
時に期待値データ、マスクデータ等の試験データを共通
して使用することを特徴とする論理回路試験装置。 - 【請求項６】 前記請求項１記載の論理回路試験装置に
おいて、 前記スキャン回路試験制御部は、前記被試験論理回路に
対して出力されるスキャンアドレスの値を最小と最大と
の間で変化させて行う試験過程において、一度でも故障
が検出された場合に当該故障が検出されたことを記憶す
る記憶手段を備えたことを特徴とする論理回路試験装
置。 - 【請求項７】 前記請求項１記載の論理回路試験装置に
おいて、 前記スキャン回路試験制御部は、スキャンアドレスを増
加又は減少の少なくとも一方に変化させた場合に、前記
スキャンアドレスが印加された当初の順序回路が保持す
る値のイニシャルフェイル又はスキャンアドレスの後に
スキャンインパルスが印加された後の順序回路が保持す
る値のコンプリメントフェイルの少なくとも１つに故障
が検出されたスキャンアドレスについて、前記検出され
た複数のテスト結果と、当該スキャンアドレスで示され
るスキャンラッチの初期値と、当該スキャンラッチが存
在する論理回路素子名と、当該論理回路素子の位置情報
とを、前記スキャンアドレス毎に編集して出力すること
を特徴とする論理回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170079A JP2654272B2 (ja) | 1991-07-10 | 1991-07-10 | 論理回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170079A JP2654272B2 (ja) | 1991-07-10 | 1991-07-10 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519017A JPH0519017A (ja) | 1993-01-26 |
| JP2654272B2 true JP2654272B2 (ja) | 1997-09-17 |
Family
ID=15898256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170079A Expired - Fee Related JP2654272B2 (ja) | 1991-07-10 | 1991-07-10 | 論理回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654272B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104749402A (zh) * | 2015-04-10 | 2015-07-01 | 哈尔滨力盛达机电科技有限公司 | 一种自动电路板触点检测装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5455141A (en) * | 1977-10-11 | 1979-05-02 | Nec Corp | Diagnosing shift circuit |
| JPS58225453A (ja) * | 1982-06-25 | 1983-12-27 | Fujitsu Ltd | 診断回路の誤り検出方式 |
| JPS61198336A (ja) * | 1985-02-28 | 1986-09-02 | Fujitsu Ltd | スキヤン・イン制御方式 |
-
1991
- 1991-07-10 JP JP3170079A patent/JP2654272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519017A (ja) | 1993-01-26 |
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