JP3032059B2 - ディレイ試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路内パスのディレイ
試験を行うディレイ試験方法に関するものである。

【０００２】回路内のゲートやパスにディレイ故障が存
在していた場合には、この回路を実際の製品に組み込ん
だときに動作エラーが発生する。

【０００３】そこで、この種の試験が行われており、特
にＬＳＩに関しては、その高集積化及び高速化に伴い、
ディレイ特性を調べるＡＣテスト，内部ゲートやパスの
オーバーディレイを調べるディレイテストが必須なもの
となっている。

【０００４】

【従来の技術】この種の試験を行う従来の装置は、試験
の対象となる回路のパス上に基本ゲート，ラッチ，フリ
ップフロップのみが存在していることを前提としてお
り、したがって、ＲＡＭやＲＯＭが存在するパスは試験
の対象外となっていた。

【０００５】そこで従来においてはメモリ部分が付加回
路で切り出され、このメモリ部分単体で機能テストが行
われていた。

【０００６】

【発明が解決しようとする課題】メモリ単体の機能テス
トではメモリ部分が試験対象の回路から切り出されるの
で、実際にそのメモリが使用されるパスが試験されず、
しかも、テスト内容が縮退故障などの静的なものに限ら
れるので、ディレイ故障などの動的な故障を検出できな
かった。

【０００７】したがって、メモリのアドレス入力，デー
タ入力，データ出力，制御入力のパスについて動的な試
験を行って製品の動作を完全に保証することが不可能で
あった。

【０００８】本発明は上記従来の事情に鑑みて為された
ものであり、その目的は、メモリを含むパスの動的な試
験を行うことが可能となる方法を提供することにある。

【０００９】

【課題を解決するための手段】第１発明：図１におい
て、試験の対象となる回路１０の入力ピン１２から該回
路１０に内蔵されたメモリ１４のアドレス入力端子１６
に至る入力パス１８と該メモリ１４のデータ出力端子２
０から該回路１０の出力ピン２２に至る出力パス２４と
を確保し（ステップ１００）、前記回路１０の入力ピン
１２から入力パス１８を介して回路内蔵メモリ１４のア
ドレス入力端子１６に与えられるメモリ読出アドレスを
切り替え（ステップ１０２）、回路内蔵メモリ１４の読
出アドレスが切り替えられてから予め設定された時間が
経過するまでに前記出力ピン２２の信号値が変化したか
否かを調べる（ステップ１０４）。

【００１０】第２発明：図２において、試験の対象とな
る回路３０の第１入力３２から該回路３０に内蔵された
メモリ３４のアドレス入力端子３６に至るアドレス入力
用パス３８と該回路３０の第２入力４０から該メモリ３
４のデータ書込入力４２に至るデータ書込用入力パス４
４とを確保し（ステップ２００）、前記回路３０の第１
入力３２からアドレス入力用パス３８を介して回路内蔵
メモリ３４のアドレス入力端子３６に固定のメモリ書込
アドレスを与え（ステップ２０２）、前記回路３０の第
２入力４０からデータ書込用入力パス４４を介して回路
内蔵メモリ３４のデータ書込入力４２に対し予め設定さ
れたタイミングでデータの書き込み動作を行い（ステッ
プ２０４）、回路内蔵メモリ３４のデータ出力端子４６
から前記回路３０の出力ピン４８に至る出力パス５０を
確保し（ステップ２０６）、期待した値が回路内蔵メモ
リ３４のデータ出力端子４６から出力パス５０を介して
出力されているか否かを前記回路３０の出力ピン４８よ
り取り込んだ信号値で調べる（ステップ２０８）。

【００１１】

【作用】第１発明は、切り替えられる読出アドレスに異
なる値が予め書き込まれていることを前提としており、
メモリ１４の読出アドレスを切り替えてその読出データ
の値が切替時から定時間内に変化するか否かを調べる。

【００１２】第２の発明は、同一アドレスに所定のタイ
ミングで書き込み動作を行い、その書き込みが正常に行
われたか否かを調べるもので、書込データ，ライトイネ
ーブル信号，チップセレクト信号の各入力パスを試験で
きる。

【００１３】図３は一般的なＲＡＭ（４００）のブロッ
ク構成を示しており、同図のＲＡＭ４００はデコーダ３
００，３０２，ドライバ３０４，セレクタ３０６，ＲＡ
Ｍブロック３０８，コントローラで構成されている。

【００１４】そして、デコーダ３００，３０２にはｎ本
のアドレス信号線（ＡＤ0〜ＡＤn-1）が、コントローラ
３１０にはｍ本のデータ入力信号線（ＤＩ0〜Ｄm-1），
ライトイネーブル信号線（ＷＥ），チップセレクト信号
線（ＣＳ），ｍ本のデータ出力信号線（Ｄ０0〜Ｄ０m-
1）が接続されている。

【００１５】また図４にはこのＲＡＭ４００の入出力機
能が真理値表の形で説明されており、図５，図６に書き
込み時，読み出し時のタイミングチャートが示されてい
る。

【００１６】図７は第１発明のアドレス切替試験を説明
するものであり、ＲＡＭ４００の入力アドレスを変えて
それらに異なる値（０，１）を予め書き込む。

【００１７】そして、値が書き込まれたアドレスを切り
替え、一定の時間内（アクセスタイムＴACC＋入出力パ
スのディレイ量）にＲＡＭ４００の出力値が正常に変化
（０→１）したか否かを調べる。

【００１８】図８及び図９は第２発明を説明するもので
あり、図８ではデータ入力のセットアップ試験とホール
ド試験が、また図９ではチップセレクトのセットアップ
試験とリリースタイム試験が、各々行われる。

【００１９】図８のセットアップ試験は、同一アドレス
のデータ値（ＤＩi）を切り替え、ライトイネーブル
（ＷＥ）の後縁変化で切り替え後のデータ値（ＤＩｉ）
がＲＡＭ４００に取り込まれているか否かを調べる。

【００２０】例えば、ＲＡＭ４００のあるアドレスに初
期値’０’を書き込んだ後に値’１’を書き込むために
データ値を切り替え、ＲＡＭ４００のセットアップタイ
ムを考慮したタイミングでライトイネーブル信号をパル
ス変化させる。

【００２１】その際に、データ書き込み側のパス部分で
ディレイ故障が存在していた場合、書込データの変化が
遅れ、値’０’の時点でライトイネーブル信号（ＷＥ）
の後縁変化がＲＡＭ４００へ入力されるので、同アドレ
スの値は’０’のままとなる。

【００２２】また、データ書き込み側のパス部分でディ
レイ故障が存在していなかった場合には、書込データ値
が’１’に変化してからライトイネーブル信号（ＷＥ）
の後縁変化がＲＡＭ４００へ入力されるので、同アドレ
スの値は’１’に変化する。

【００２３】したがって、以上の動作を行ってから上記
アドレスの値を読み出してその値が、’０’か’１’か
を調べることにより、データ書き込みのパス部分にディ
レイ故障が存在しているかを判定することが可能とな
る。

【００２４】他方、同図のホールド試験は、上述のセッ
トアップ試験と同様なデータの書き込みを行うが、この
書き込み時ＲＡＭ４００のホールドタイムを考慮してラ
イトイネーブルをパルス変化させる。

【００２５】例えば、ＲＡＭ４００のあるアドレスへ
値’０’のデータを書き込んでからこれを値’１’に書
き替えるためにデータ値を切り替え、ＲＡＭ４００のホ
ールドタイムを考慮したタイミングでライトイネーブル
信号（ＷＥ）をパルス変化させる。

【００２６】その際にライトイネーブル入力のパス部分
でディレイ故障が存在していた場合、データの書き替え
にライトイネーブル信号（ＷＥ）が遅れるので、同アド
レスのデータ値は’０’のままとなる。

【００２７】また、ライトイネーブル入力のパス部分で
ディレイ故障が存在していなかった場合には、ライトイ
ネーブル信号（ＷＥ）の変化後に値’１’の書替データ
がＲＡＭ４００へ入力されるので、同アドレスの値は’
１’に変化する。

【００２８】したがって、以上の動作を行ってから上記
アドレスの値を読み出してその値が’０’か’１’かを
調べることにより、ライトイネーブル入力のパス部分で
ディレイ故障が存在しているか否かを判定することが可
能となる。

【００２９】図９においてはチップセレクト入力のパス
部分に関するディレイ故障の有無が調べられており、同
図のセットアップ試験ではＲＡＭ４００のあるアドレス
に’０’を書き込んでから値’１’を書き込むために、
チップセレクト信号（ＣＳ）をＤＯＷＮ（ＲＡＭチップ
を選択する値への変化）変化させる。

【００３０】さらに、セットアップタイムを考慮してラ
イトイネーブル（ＷＥ）をパルス変化させ、その後に同
アドレスの値を読み出す。

【００３１】この読み出し値が’１’となっていた場合
にはチップセレクト入力のパス部分がチップセレクト信
号（ＣＳ）のＤＯＷＮ変化に対して正常であることが確
認されるが、読み出し値が’０’となっていた場合には
そのパス部分のディレイ故障が検出される。

【００３２】また同図のリリースタイム試験では、チッ
プセレクト信号（ＣＳ）をＵＰ変化させ、リリースタイ
ムを考慮してライトイネーブル信号（ＷＥ）をパルス変
化させる。

【００３３】そして、同アドレスの値を読み出し、その
値が’０’となっていた場合にはチップセレクトのパス
部分がチップセレクト信号（ＣＳ）のＵＰ変化に対して
正常であることが確認されるが、読み出し値が’１’の
場合にはそのパス部分にディレイ故障が存在していると
判断できる。

【００３４】

【実施例】図１０にはディレイ試験機の構成が示されて
おり、キーボード１０００から入力された指示に従って
ＬＳＩ１００２のディレイ試験が試験機本体１００４で
開始される。

【００３５】この例ではＬＳＩ１００２にＲＡＭ１００
６が内蔵されており、ＬＳＩ１００２の試験結果は試験
機本体１００４からディスプレイ１００８へ出力され、
試験機の操作者に表示される。

【００３６】図１１にはＲＡＭ１００６のみが内蔵され
たＬＳＩ１００２が示されており、同図において、ＩＡ
Ｄ０，ＩＡＤ１，ＩＤＩ，ＩＷＥ，ＯＤＯはＬＳＩ１０
０２に設けられた第１アドレス入力，第２アドレス入
力，データ入力，ライトイネーブル入力，データ出力の
端子若しくはその信号を各々示し、ＡＤ0，ＡＤ1，Ｄ
Ｉ，ＷＥ，ＤＯはＲＡＭ１００６に設けられた第１アド
レス入力，第２アドレス入力，データ入力，ライトイネ
ーブル入力，データ出力の端子若しくはその信号を各々
示す。

【００３７】また、ＴAD，ＴDT，ＴWE，ＴDOは端子ＩＡ
ＤＯ，ＡＤ0間，端子ＩＤＩ，ＤＩ間，端子ＩＷＥ，Ｗ
Ｅ間，端子ＤＯ，ＯＤＯ間のパスディレイを各々示して
いる。

【００３８】以下、アドレス切替試験（図７参照）とセ
ットアップ試験及びホールド試験（図８参照）を図１２
と図１３及び図１４に基づいて順次説明する。

【００３９】/* アドレス試験 */ 図１２において、信号ＩＡＤＯが’０’，ＩＤＡ１が’
１’，ＩＤＩが’０’，ＩＷＥが’Ｎ’ネガティブパル
ス（１→０→１）となる第１パターン”０，１，０，
Ｎ”をＬＳＩ１００２へ入力し、ＲＡＭ１００６のアド
レス（０，１）Bに値’０’を書き込む（その結果、Ｒ
ＡＭ出力信号ＤＯ，ＬＳＩ出力信号ＯＤＯの値が’０’
となる）。

【００４０】次に第２パターン”１，１，１，Ｎ”をＬ
ＳＩ１００２へ入力し、ＲＡＭ１００６のアドレス
（１，１）Bに値’１’を書き込む（その結果、ＲＡＭ
出力信号ＤＯ，ＬＳＩ出力信号ＯＤＯの値が’１’とな
る）。

【００４１】さらに、第３パターン”０，１，１，１”
をＬＳＩ１００２へ入力してパスＩＡＤＯ→ＡＤ0→Ｒ
ＡＭ１００６→ＤＯ→ＯＤＯを活性化し、アドレス
（０，１）Bを読み出し、パス出力の値を’０’とす
る。

【００４２】最後に、第４パターン”１，１，１，１”
をＬＳＩ１００２へ入力してアドレス（１，１）Bを読
み出し、パス出力の値を’１’とする（以上、ステップ
１００，１０２：パス確保及びアドレス切替）。

【００４３】そして、アドレス切替時からパス出力の値
変化（’０’→’１’）が生ずる時刻を測定を開始し、
所定の時間Ｔ（＝ＴAD＋ＴACC＋ＴDO，ＴACC：ＲＡＭ１
００６のアクセスタイム）が経過するまでにその変化が
生じた場合には、前述の上記パスディレイ故障が存在し
ていないことを確認する。

【００４４】また、所定の時間内にパス出力の値変
化（’０’→’１’）が生じなかった場合には、そのパ
スにディレイ故障が存在していたことを確認できる（以
上、ステップ１０４）。

【００４５】なお、時間Ｔはキーボード１０００の操作
で予め設定する。また、この試験はＲＯＭに対しても有
効であり、その際には、異なる値が書き込まれている一
対のアドレスを定め、両者を切り替える。

【００４６】/* セットアップ試験 */ 図１３において、最初に”０，０，０，Ｎ”の第１パタ
ーンをＬＳＩ１００２へ入力し、アドレス（０，０）B
へ値’０’のデータを書き込む。

【００４７】次いで”０，０，０，１”の第２パターン
をＬＳＩ１００２へ入力し、パス部分ＩＤＩ→ＤＩ及び
ＩＷＥ→ＷＥを活性化する。

【００４８】さらに、”０，０，１，Ｎ”の第３パター
ンをＬＳＩ１００２へ入力し、アドレス（０，０）Bの
値を書き替える（’０’→’１’）とともに、信号ＩＷ
Ｅ（ＷＥ）をパルス変化させる（以上、ステップ２０
０，２０２，２０４）。

【００４９】ここで、ＲＡＭ１００６において信号ＤＩ
の信号ＷＥに対するセットアップタイムをＴRSTで表
し、正常時には確実なセットアップが可能でディレイ故
障時にはセットアップが失敗する正の補正時間を△ｔRS
Tで表すと、信号ＩＷＩのパルス後縁の変化時刻は信号
ＩＤＩが切り替えられてから、ＴＳ＝ＴDT＋ＴRST−ＴW
E＋△ｔRSTの時間が経過する時刻と定められる（実際に
は素子のばらつきをさらに考慮することが望ましく、こ
の値はキーボード１０００から入力する）。

【００５０】したがって、セットアップが成功していた
場合には値が’１’のデータがＲＡＭ１００６のアドレ
ス（０，０）Bから出力され、セットアップが失敗して
いた場合（パス部分ＩＤＩ→ＤＩにディレイ故障が存在
している）には値が’０’のデータが出力される。

【００５１】このため、最後に”０，０，１，１”の第
４パターンがＬＳＩ１００２へ入力され、アドレス
（０，０）BのＲＡＭデータが端子ＤＯから端子ＯＤＯ
に読み出される。

【００５２】その際に読み出されたデータの値が’１’
のときにはデータ書込入力のパス部分（ＩＤＩ→ＤＩ）
にディレイ故障が存在していないことを確認でき、ま
た、読み出されたデータの値が’０’の時には、セット
アップが失敗したことから、データ書込入力のパス部分
（ＩＤＩ→ＤＩ）にディレイ故障が存在していることを
確認できる。

【００５３】/* ホールド試験 /* ホールド試験においてもセットアップ試験と同一のパタ
ーン（第１〜第４）がＬＳＩ１００２に印加される。

【００５４】但し、ホールド試験は、本来は取り込まな
いはずの信号ＤＩの変化を信号ＷＥの遅れでＲＡＭ１０
０６が取り込んでしまう誤動作の有無を調べることを目
的としており、このため、第３パターンにおける信号Ｉ
ＷＥのパルス後縁の変化時刻を信号ＩＤＩが変化してか
ら時間ＴＨが経過した後と定める。

【００５５】その時間ＴＨは、ＴRHDを信号ＤＩの信号
ＷＥに対するＲＡＭ１００６のホールドタイムとし、正
常時には確実なホールドを行え、かつ、ディレイ故障時
にはホールドに失敗する正の補正時間を△ｔRHDとする
と、ＴＨ＝ＴDT−ＴRHD−ＴWE−△ｔRHDで表せ、これを
キーボード１０００の操作で予め設置する。

【００５６】したがって、第４パターンをＬＳＩ１００
２へ入力すると、ライトイネーブル入力のパス部分（Ｉ
ＷＥ→ＷＥ）にディレイ故障が存在していない場合に
は、値’０’のデータが端子ＯＤＯから出力される。

【００５７】また、そのパス部分（ＩＷＥ→ＷＥ）にデ
ィレイ故障が存在している場合には、値’１’のデータ
が端子ＯＤＯから出力される。

【００５８】/* より具体的な試験 /* 図１５にはＲＡＭ１００６の入力側と出力側にフリップ
フロップ１５００，１５０２を設けたＬＳＩ１００２が
示されており、このため、ＬＳＩ１００２にはそれらフ
リップフロップ１５００，１５０２のクロック入力端子
ＣＬＫ１，ＣＬＫ２が追加されている。

【００５９】このＬＳＩ１００２の入力ＣＬＫ１，ＣＬ
Ｋ２，ＩＡＤ０，ＩＡＤ１，ＩＤＩ，ＩＷＥには図１６
の第１パターン〜第８パターンが順に入力され、第１パ
ターンから第４パターンの入力で（０，０）Bと（０，
１）Bのアドレスに値’０’，’１’が各々書き込まれ
る。

【００６０】そして、第５パターンの入力でフリップフ
ロップ１５００の初期値を’０’に設定し、信号Ｄ０の
値が’０’から’１’へ変化したときの値（’１’）を
フリップフロップ１５０２に取り込ませるために、フリ
ップフロップ１５０２の初期値を第６パターンの入力
で’０’に設定する。

【００６１】さらに、試験すべきパス（ＣＬＫ１→フリ
ップフロップ１５００→ＡＤ0→ＲＡＭ１００６→Ｄ０
→フリップフロップ１５０２→ＤＴ）を第７パターンの
入力で活性化する。

【００６２】次いで、第８パターンをＬＳＩ１００２へ
入力して信号ＣＬＫ１，ＣＬＫ２をパルス変化させ、上
記パスのデータ値変化（’０’→’１’）をフリップフ
ロップ１５０２に取り込む。

【００６３】ここで、パス部分（ＣＬＫ１→フリップフ
ロップ１５００→ＡＤ0）のディレイをＴAD，パス部分
（ＤＯ→フリップフロップ１５０２→ＤＴ）のディレイ
ＴD0，パス部分（ＣＬＫ２→フリップロップ１５０２→
ＣＫ）のディレイをＴCK2，データのクロックに対する
フリップフロップ１５０２のセットアップタイムをＴFS
T，フリップフロップ１５０２が正常時にはセットアッ
プを行え、かつ、ディレイ故障時にはセットアップを失
敗する正の補正時間を△ｔFSTで各々表すと、信号ＣＬ
Ｋ２のパルス後縁は信号ＣＬＫ１のパルス後縁が変化し
てからＴＣ＝ＴAD＋ＴACC＋ＴDO＋ＴFST−ＴCK2＋△ｔF
STの時間が経過した時刻と定められる（時間ＴＣはキー
ボード１０００の操作で設定する）。

【００６４】最後に、第９パターンをＬＳＩ１００２へ
入力してフリップフロップ１５０２の出力を端子ＯＤＯ
から取り出し、そのフリップフロップ出力の値が’１’
か’０’かを調べる。

【００６５】例えば、端子ＯＤＯから取り出された信号
値が’０’の場合には、パス（ＣＬＫ１→フリップフロ
ップ１５００→ＡＤ0→ＲＡＭ１００６→ＤＯ→フリッ
プフロップ１５０２→ＤＴ）にディレイ故障が存在して
いると確認できる。

【００６６】以上のように、ＬＳＩ１００２内のパス上
にメモリ（ＲＡＭやＲＯＭ）が存在していても、そのパ
スのディレイ試験を行え、したがって、ＬＳＩ１００２
の動的な動作を保証して製品の信頼性を著しく高めるこ
とが可能となる。

【００６７】

【発明の効果】以上説明したように本発明によれば、回
路内のパス上にメモリが存在している場合であっても、
このパスを試験してそのディレイ故障を検出できるの
で、前述した静的な機能テストも併用することにより、
回路の動的な動作保証と静的な動作保証の双方を同時に
行なって製品の信頼性を飛躍的に向上させることが可能
となる。

【図面の簡単な説明】

【図１】第１発明の原理説明図である。

【図２】第２発明の原理説明図である。

【図３】ＲＡＭブロック図である。

【図４】ＲＡＭの入出力機能説明図である。

【図５】ＲＡＭ書き込み時のタイミングチャートであ
る。

【図６】ＲＡＭ読み出し時のタイミングチャートであ
る。

【図７】アドレス切り替え試験の説明図である。

【図８】データ入力系セットアップ／ホールド試験の説
明図である。

【図９】チップセレクト用セットアップ／リリースタイ
ム試験の説明図である。

【図１０】実施例の構成説明図である。

【図１１】ＲＡＭのみで構成されたＬＳＩの説明図であ
る。

【図１２】アドレス切替試験の説明図である。

【図１３】セットアップ試験の説明図である。

【図１４】ホールド試験の説明図である。

【図１５】ＲＡＭの入出力側にフリップフロップが設け
られたＬＳＩの説明図である。

【図１６】ＲＡＭの入出力側にフリップフロップが設け
られたＬＳＩのアドレス切替試験説明図である。

【符号の説明】

１０００ キーボード １００２ ＬＳＩ １００４ 試験機本体 １００６ ＲＡＭ １００８ ディスプレイ １５００ フリップフロップ １５０２ フリップフロップ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 試験の対象となる回路（１０）の入力ピ
   ン（１２）から該回路（１０）に内蔵されたメモリ（１
   ４）のアドレス入力端子（１６）に至る入力パス（１
   ８）と該メモリ（１４）のデータ出力端子（２０）から
   該回路（１０）の出力ピン（２２）に至る出力パス（２
   ４）とを確保し（１００）、 前記回路（１０）の入力ピン（１２）から入力パス（１
   ８）を介して回路内蔵メモリ（１４）のアドレス入力端
   子（１６）に与えられるメモリ読出アドレスを切り替え
   （１０２）、 回路内蔵メモリ（１４）の読出アドレスが切り替えられ
   てから予め設定された時間が経過するまでに前記出力ピ
   ン（２２）の信号値が変化したか否かを調べる（１０
   ４）、 ことを特徴としたディレイ試験方法。
2. 【請求項２】 試験の対象となる回路（３０）の第１入
   力（３２）から該回路（３０）に内蔵されたメモリ（３
   ４）のアドレス入力端子（３６）に至るアドレス入力用
   パス（３８）と該回路（３０）の第２入力（４０）から
   該メモリ（３４）のデータ書込入力（４２）に至るデー
   タ書込用入力パス（４４）とを確保し（２００）、 前記回路（３０）の第１入力（３２）からアドレス入力
   用パス（３８）を介して回路内蔵メモリ（３４）のアド
   レス入力端子（３６）に固定のメモリ書込アドレスを与
   え（２０２）、 前記回路（３０）の第２入力（４０）からデータ書込用
   入力パス（４４）を介して回路内蔵メモリ（３４）のデ
   ータ書込入力（４２）に対し予め設定されたタイミング
   でデータの書き込み動作を行い（２０４）、 回路内蔵メモリ（３４）のデータ出力端子（４６）から
   前記回路（３０）の出力ピン（４８）に至る出力パス
   （５０）を確保し（２０６）、 期待した値が回路内蔵メモリ（３４）のデータ出力端子
   （４６）から出力パス（５０）を介して出力されている
   か否かを前記回路（３０）の出力ピン（４８）より取り
   込んだ信号値で調べる（２０８）、 ことを特徴としたディレイ試験方法。