JPH11162195A - 半導体メモリのリークのあるビット線の検出方法 - Google Patents
半導体メモリのリークのあるビット線の検出方法Info
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- JPH11162195A JPH11162195A JP10270078A JP27007898A JPH11162195A JP H11162195 A JPH11162195 A JP H11162195A JP 10270078 A JP10270078 A JP 10270078A JP 27007898 A JP27007898 A JP 27007898A JP H11162195 A JPH11162195 A JP H11162195A
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- Japan
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- bit line
- dummy
- equalizer
- test mode
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Abstract
(57)【要約】
【課題】 モジュールの歩留まりと信頼性を高めるため
に、フローティングビット線テストモードを一層フレキ
シブルにする。 【解決手段】 ディジタル制御可能なビット線イコライ
ザを用いて、フローティングビット線を形成し、ダミー
タイミングサイクルを挿入する。
に、フローティングビット線テストモードを一層フレキ
シブルにする。 【解決手段】 ディジタル制御可能なビット線イコライ
ザを用いて、フローティングビット線を形成し、ダミー
タイミングサイクルを挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）の検査方法に関す
る。例えば、ウエハテストの間に実施されるＤＲＡＭの
ためのディジタル制御可能なビット線テストモードに関
する。
ダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）の検査方法に関す
る。例えば、ウエハテストの間に実施されるＤＲＡＭの
ためのディジタル制御可能なビット線テストモードに関
する。
【０００２】
【従来の技術】ＤＲＡＭは、選択されると保持データを
ビット線に出力するためのメモリセルアレイと、出力を
増幅するためのセンス増幅器とを含んでいる。メモリセ
ルの欠陥およびメモリアレイの欠陥には種々の原因があ
り、その結果種々の徴候が生ずる。単一のアイソレーシ
ョンされているセルの欠陥がアレイに波及することもあ
るが、周辺付近の多数のセルに欠陥が生ずることもしば
しばある。このような欠陥の１つの特徴として、１つの
ビット（又はカラム）線の欠陥（すなわち同一ビットア
ドレスを有する欠陥セル）がある。このような欠陥の原
因は種々であり、チップ上において詳細にメモリアレイ
を検査すること自体が必要である。このような超大規模
集積回路（ＶＬＳＩ）のメモリチップの検査は、開発お
よび製造において重要なプロセスである。
ビット線に出力するためのメモリセルアレイと、出力を
増幅するためのセンス増幅器とを含んでいる。メモリセ
ルの欠陥およびメモリアレイの欠陥には種々の原因があ
り、その結果種々の徴候が生ずる。単一のアイソレーシ
ョンされているセルの欠陥がアレイに波及することもあ
るが、周辺付近の多数のセルに欠陥が生ずることもしば
しばある。このような欠陥の１つの特徴として、１つの
ビット（又はカラム）線の欠陥（すなわち同一ビットア
ドレスを有する欠陥セル）がある。このような欠陥の原
因は種々であり、チップ上において詳細にメモリアレイ
を検査すること自体が必要である。このような超大規模
集積回路（ＶＬＳＩ）のメモリチップの検査は、開発お
よび製造において重要なプロセスである。
【０００３】ＤＲＡＭの機能上の欠陥の１つはリークの
あるビット線に帰しており、リークのあるビット線は、
第一にビット線（ＢＬ）とワード線（ＷＬ）との間の短
絡により生ずる。リークのあるビット線により、ビット
線の電圧ドリフトが信号の発生フェーズに生ずる。この
ことは、ディスエーブルになったビット線イコライザお
よびセンス増幅器が作動状態にセットされていないこと
によって、ビット線がフローティング状態になると生ず
る。信号発生フェーズのフローティング状態は、一般に
１０ｎｓである。大きなリークのあるビット線は、スタ
ンバイ電流（ＣＭＯＳ）が仕様規定（典型的には１００
μＡ）を超過するために、ＩＣＣ５テストの間に容易に
検出される。スタンバイフェーズにおいて、ビット線イ
コライザは使用可能になり、電圧を保持するために電流
がビットラインに供給される。
あるビット線に帰しており、リークのあるビット線は、
第一にビット線（ＢＬ）とワード線（ＷＬ）との間の短
絡により生ずる。リークのあるビット線により、ビット
線の電圧ドリフトが信号の発生フェーズに生ずる。この
ことは、ディスエーブルになったビット線イコライザお
よびセンス増幅器が作動状態にセットされていないこと
によって、ビット線がフローティング状態になると生ず
る。信号発生フェーズのフローティング状態は、一般に
１０ｎｓである。大きなリークのあるビット線は、スタ
ンバイ電流（ＣＭＯＳ）が仕様規定（典型的には１００
μＡ）を超過するために、ＩＣＣ５テストの間に容易に
検出される。スタンバイフェーズにおいて、ビット線イ
コライザは使用可能になり、電圧を保持するために電流
がビットラインに供給される。
【０００４】中程度のリークのあるビット線は、ＩＣＣ
５テストにおいて検出できないが、機能テストにおいて
検出することができる、なぜならこのリークのあるビッ
ト線は、典型的には１００ｍＶのセンシング電圧を低減
するからである。このリークのあるビット線は、センシ
ングの欠陥を生じさせる１００ｍＶ以上の電圧のドリフ
トを引き起こす。機能テストにおいて検出可能なリーク
電流は、次のように計算される。
５テストにおいて検出できないが、機能テストにおいて
検出することができる、なぜならこのリークのあるビッ
ト線は、典型的には１００ｍＶのセンシング電圧を低減
するからである。このリークのあるビット線は、センシ
ングの欠陥を生じさせる１００ｍＶ以上の電圧のドリフ
トを引き起こす。機能テストにおいて検出可能なリーク
電流は、次のように計算される。
【０００５】ビット線の容量（１００ｆＦ）×ビット線
のドリフト電圧（１００ｍＶ）／時間（５ｎｓ）＝すな
わち２μＡ ２μＡ以下の僅かなリークのあるビット線は、機能テス
トをパスしてしまう。しかしながらこのような僅かなリ
ークのあるビット線はしばしば、モジュールテスト又は
バーンインテストにおいて欠陥を引き起こし、このこと
により、モジュール及びバーンインの歩留まりが低下さ
れる。この僅かなリークのあるビット線がさらに当該モ
ジュールテストをパスしたとしても、現場において不良
品となり、信頼性の点で問題となる。
のドリフト電圧（１００ｍＶ）／時間（５ｎｓ）＝すな
わち２μＡ ２μＡ以下の僅かなリークのあるビット線は、機能テス
トをパスしてしまう。しかしながらこのような僅かなリ
ークのあるビット線はしばしば、モジュールテスト又は
バーンインテストにおいて欠陥を引き起こし、このこと
により、モジュール及びバーンインの歩留まりが低下さ
れる。この僅かなリークのあるビット線がさらに当該モ
ジュールテストをパスしたとしても、現場において不良
品となり、信頼性の点で問題となる。
【０００６】ビット線のフローティング状態をテストモ
ードによって監視できれば、リークのあるビット線はフ
ローティング状態の延長によってより正確に検出するこ
とができる。このフローティングビット線テストモード
により、ウエハテストにおいてリークのあるビット線を
検出することが可能になる。検出された欠陥のあるビッ
ト線はカラム冗長性を用いて修理され、このことにより
モジュールの歩留まりが増加し、信頼性が高められる。
ードによって監視できれば、リークのあるビット線はフ
ローティング状態の延長によってより正確に検出するこ
とができる。このフローティングビット線テストモード
により、ウエハテストにおいてリークのあるビット線を
検出することが可能になる。検出された欠陥のあるビッ
ト線はカラム冗長性を用いて修理され、このことにより
モジュールの歩留まりが増加し、信頼性が高められる。
【０００７】図１は、テストモードがイネーブルになる
とビット線センシングの開始が前もって決められた時間
だけ遅延されるビット線のフローティング状態を生じる
ための標準的アプローチを示す。この方法はフレキシブ
ルでなく、設計中に適当な所定の遅延時間の決定が困難
であるため一層複雑になる。
とビット線センシングの開始が前もって決められた時間
だけ遅延されるビット線のフローティング状態を生じる
ための標準的アプローチを示す。この方法はフレキシブ
ルでなく、設計中に適当な所定の遅延時間の決定が困難
であるため一層複雑になる。
【０００８】図２に示す別のフローティングビット線テ
ストモードは、内部タイミングの外部からの制御を含ん
でいる。このタイプのテストモードにより、ビット線セ
ンシングの開始がＶＬＳＩテスタによって直接監視でき
る。このことによりテストモードは一層フレキシブルに
なるが、他の内部タイミングの変化、例えばカラムアド
レスのセットアップ及びホールド時間、データストロー
ブ及びサイクル時間のセンス増幅器（ＳＡ）による遅延
が必要となる。
ストモードは、内部タイミングの外部からの制御を含ん
でいる。このタイプのテストモードにより、ビット線セ
ンシングの開始がＶＬＳＩテスタによって直接監視でき
る。このことによりテストモードは一層フレキシブルに
なるが、他の内部タイミングの変化、例えばカラムアド
レスのセットアップ及びホールド時間、データストロー
ブ及びサイクル時間のセンス増幅器（ＳＡ）による遅延
が必要となる。
【０００９】
【発明が解決しようとする課題】本発明の課題は、従っ
てフローティングビット線テストモードを一層フレキシ
ブルにすることにある。
てフローティングビット線テストモードを一層フレキシ
ブルにすることにある。
【００１０】本発明の別の課題は、テスト中に他の制御
タイミングの変化を必要としないフローティングビット
線テストモードを提供することにある。
タイミングの変化を必要としないフローティングビット
線テストモードを提供することにある。
【００１１】本発明のさらに別の課題は、テストモード
の開始と通常の読出し動作の開始との間のダミータイミ
ングサイクルを用いるテストモードをイネーブルにする
ためにフローティングビット線を形成することにある。
の開始と通常の読出し動作の開始との間のダミータイミ
ングサイクルを用いるテストモードをイネーブルにする
ためにフローティングビット線を形成することにある。
【００１２】
【課題を解決するための手段】上記課題は本発明によ
り、ディジタル制御可能なビット線イコライザを用いて
ＤＲＡＭにフローティングビット線テストモードを提供
することにより解決される。このテストモードは、標準
的方法においてアドレスを用いるＷＣＢＲ（Ｗｒｉｔｅ
ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）によってイネーブル
になる。ビット線フローティング時間は、テストモード
がイネーブルになる時間と読出し動作が開始する時間と
の間のダミーサイクルの数を変化することによってディ
ジタル制御可能である。ダミーサイクルの特定な数を選
択することにより、リークのあるビット線には欠陥が顕
著となるが、正常なビット線に欠陥は生じない。ダミー
サイクルの数はＶＬＳＩテスタを介して操作者により制
御可能である。
り、ディジタル制御可能なビット線イコライザを用いて
ＤＲＡＭにフローティングビット線テストモードを提供
することにより解決される。このテストモードは、標準
的方法においてアドレスを用いるＷＣＢＲ（Ｗｒｉｔｅ
ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）によってイネーブル
になる。ビット線フローティング時間は、テストモード
がイネーブルになる時間と読出し動作が開始する時間と
の間のダミーサイクルの数を変化することによってディ
ジタル制御可能である。ダミーサイクルの特定な数を選
択することにより、リークのあるビット線には欠陥が顕
著となるが、正常なビット線に欠陥は生じない。ダミー
サイクルの数はＶＬＳＩテスタを介して操作者により制
御可能である。
【００１３】
【発明の実施の形態】次に本発明を実施の形態に基づき
図を用いて詳細に説明する。図１〜５において参照符号
は同一のまたは類似の素子を示している。
図を用いて詳細に説明する。図１〜５において参照符号
は同一のまたは類似の素子を示している。
【００１４】本発明は一般的に半導体メモリ、特に製造
中の半導体メモリのテストに関する。説明を簡単にする
ために、本発明をダイナミックランダムアクセスメモリ
（ＤＲＡＭ）について述べる。しかしながら本発明は広
範囲に、全てのタイプの半導体メモリに適用することが
できる。例えばそのようなメモリは、同期（ＤＲＡＭ
ｓ）回路および組合せＤＲＡＭ論理（埋込）回路を含ん
でいる。
中の半導体メモリのテストに関する。説明を簡単にする
ために、本発明をダイナミックランダムアクセスメモリ
（ＤＲＡＭ）について述べる。しかしながら本発明は広
範囲に、全てのタイプの半導体メモリに適用することが
できる。例えばそのようなメモリは、同期（ＤＲＡＭ
ｓ）回路および組合せＤＲＡＭ論理（埋込）回路を含ん
でいる。
【００１５】図３及び４を参照して、本発明のイコライ
ザ制御回路１００が示されている。簡単化のために、Ｗ
ＣＢＲのみが負のパルス信号ＴＥＳＴ￣を活性化すると
仮定する。しかしながら実際の装置では、ＷＣＢＲはリ
フレッシュ動作を許容しなければならない。ＮＡＮＤフ
リップフロップ１０２及び１０４とインバータ１０６，
１０８及び１１０がチップパワーアップフェーズにおい
てＥＱを高くするために設けられている。
ザ制御回路１００が示されている。簡単化のために、Ｗ
ＣＢＲのみが負のパルス信号ＴＥＳＴ￣を活性化すると
仮定する。しかしながら実際の装置では、ＷＣＢＲはリ
フレッシュ動作を許容しなければならない。ＮＡＮＤフ
リップフロップ１０２及び１０４とインバータ１０６，
１０８及び１１０がチップパワーアップフェーズにおい
てＥＱを高くするために設けられている。
【００１６】通常の読出しモードでは、ロウアドレスス
トローブ（ＲＡＳ￣）がイネーブルであると、まず、対
応するサブアレイのなかのイコライザがリセットされ
る。ワード線（ＷＬ）はそれから活性化され、信号発生
時間の後にセンスアンプがセットされる。ＲＡＳ￣がデ
ィスエーブルになると、まず、ワード線（ＷＬ）がリセ
ットされ、ＷＬがディスエーブルになった後に、センス
アンプ（ＳＡ）がリセットされ、イコライザ（ＥＱ）が
再びイネーブルになる。
トローブ（ＲＡＳ￣）がイネーブルであると、まず、対
応するサブアレイのなかのイコライザがリセットされ
る。ワード線（ＷＬ）はそれから活性化され、信号発生
時間の後にセンスアンプがセットされる。ＲＡＳ￣がデ
ィスエーブルになると、まず、ワード線（ＷＬ）がリセ
ットされ、ＷＬがディスエーブルになった後に、センス
アンプ（ＳＡ）がリセットされ、イコライザ（ＥＱ）が
再びイネーブルになる。
【００１７】テストモードがＷＣＢＲのサイクルを検出
することによりイネーブルになると、パルス信号ＴＥＳ
Ｔ￣は周期的に低減される（位置４）。図３に示すよう
に、この負のパルス信号ＴＥＳＴ￣は全てのサブアレイ
のなかの全てのイコライザ（ＥＱ）をディスエーブルに
する。ＲＡＳ￣がイネーブルになる（例えば高くなる）
と、通常モードと同様に読出し動作が開始する。ディス
エーブルになったＥＱ信号はＬ状態のままであり、一方
ＷＬおよびＳＡは通常モードにおけるのと同じように作
動する。このことにより、リークのあるビット線ＢＬ／
ＢＬを決定することが可能になる。このサイクルのタイ
ミングは、タイミングの時間位置４と５との間に示すよ
うな、ディジタル制御可能なダミーサイクルによって決
定される。図示のように、リークのあるビット線にダミ
ータイミングサイクルの間に著しくリークが生じること
があり、その結果センシングの障害が生ずる。
することによりイネーブルになると、パルス信号ＴＥＳ
Ｔ￣は周期的に低減される（位置４）。図３に示すよう
に、この負のパルス信号ＴＥＳＴ￣は全てのサブアレイ
のなかの全てのイコライザ（ＥＱ）をディスエーブルに
する。ＲＡＳ￣がイネーブルになる（例えば高くなる）
と、通常モードと同様に読出し動作が開始する。ディス
エーブルになったＥＱ信号はＬ状態のままであり、一方
ＷＬおよびＳＡは通常モードにおけるのと同じように作
動する。このことにより、リークのあるビット線ＢＬ／
ＢＬを決定することが可能になる。このサイクルのタイ
ミングは、タイミングの時間位置４と５との間に示すよ
うな、ディジタル制御可能なダミーサイクルによって決
定される。図示のように、リークのあるビット線にダミ
ータイミングサイクルの間に著しくリークが生じること
があり、その結果センシングの障害が生ずる。
【００１８】ダミーサイクルが終了して、ＲＡＳ￣がデ
ィスエーブルになる（例えばＬ状態になる）と、ワード
線ＷＬはまずリセットされ、その後ＳＡがディスエーブ
ルとなる。ＷＬが通常の読出し動作におけるのと同様に
ディスエーブルになる時間を検出することにより、イコ
ライザは自動的にリセットされる。
ィスエーブルになる（例えばＬ状態になる）と、ワード
線ＷＬはまずリセットされ、その後ＳＡがディスエーブ
ルとなる。ＷＬが通常の読出し動作におけるのと同様に
ディスエーブルになる時間を検出することにより、イコ
ライザは自動的にリセットされる。
【００１９】次の表は、イコライザ信号（ＥＱ）とＴＥ
ＳＴ，ＷＬおよびＲＡＳとについての関連を示す。
ＳＴ，ＷＬおよびＲＡＳとについての関連を示す。
【００２０】
【表１】
【００２１】図示のように、信号ＴＥＳＴ￣が時間位置
４においてパルスを発生すると、ＥＱはフローティング
ビット線モードを形成するためにＬ状態になる。次のＲ
ＡＳが活性化されるまで、ＥＱはＬ状態のままであり、
通常のランダムアクセスモードと同様にディスエーブル
のままである。つまり、ＷＬが次のランダムアクセスモ
ードにおいてディスエーブルになるまで、ＥＱはＬ状態
のままである。次のランダムアクセスモードが開始され
るまで、ダミーサイクルの数４0−４1が挿入される（時
間位置５）。このことにより、ＢＬがフローティング状
態である時間をフレキシブルにディジタル制御すること
が可能になる。ＷＬが時間位置７でＬになると、ＳＡは
その後直ちにＬにされ、ＥＱはＷＬおよびＳＡのディス
エーブル状態に応答してリセットされる。
４においてパルスを発生すると、ＥＱはフローティング
ビット線モードを形成するためにＬ状態になる。次のＲ
ＡＳが活性化されるまで、ＥＱはＬ状態のままであり、
通常のランダムアクセスモードと同様にディスエーブル
のままである。つまり、ＷＬが次のランダムアクセスモ
ードにおいてディスエーブルになるまで、ＥＱはＬ状態
のままである。次のランダムアクセスモードが開始され
るまで、ダミーサイクルの数４0−４1が挿入される（時
間位置５）。このことにより、ＢＬがフローティング状
態である時間をフレキシブルにディジタル制御すること
が可能になる。ＷＬが時間位置７でＬになると、ＳＡは
その後直ちにＬにされ、ＥＱはＷＬおよびＳＡのディス
エーブル状態に応答してリセットされる。
【００２２】これに代わる別の実施例（図示せず）で
は、選択したサブアレイのイコライザのみをアドレス信
号を用いてリセットすることができる。このモードにお
いて、活性化されたサブアレイの信号ＥＱがリセットさ
れ、他のサブアレイに対して読出し動作が続けられる。
は、選択したサブアレイのイコライザのみをアドレス信
号を用いてリセットすることができる。このモードにお
いて、活性化されたサブアレイの信号ＥＱがリセットさ
れ、他のサブアレイに対して読出し動作が続けられる。
【００２３】図５に、通常の読出しモードとフローティ
ングビット線テストモードとに対するシミュレーション
した波形図が示されている。通常の読出しモードにおい
て、ＲＡＳがディスエーブルになると、ＥＱ信号もディ
スエーブルになるが、ワード線信号ＷＬは引き続きイネ
ーブルである。ＷＬがディスエーブルになると、ＥＱは
リセットされ、Ｈ状態に戻る。本発明のフローティング
ビット線テストモードにて動作する際に、負のパルス信
号ＴＥＳＴは、ＥＱをディスエーブルとする（例えばＬ
状態になる）。次のＲＡＳが活性化されるまで、ダミー
サイクルの数は挿入される。次のＲＡＳが活性化されて
もＥＱはＬ状態のままであるが、一方ＲＡＳおよびＷＬ
は通常モードにおける動作と同様に作動し、ＷＬがディ
スエーブルになると、ＥＱはリセットされＨ状態に戻
り、これによりフローティングビット線モードが終了す
る。
ングビット線テストモードとに対するシミュレーション
した波形図が示されている。通常の読出しモードにおい
て、ＲＡＳがディスエーブルになると、ＥＱ信号もディ
スエーブルになるが、ワード線信号ＷＬは引き続きイネ
ーブルである。ＷＬがディスエーブルになると、ＥＱは
リセットされ、Ｈ状態に戻る。本発明のフローティング
ビット線テストモードにて動作する際に、負のパルス信
号ＴＥＳＴは、ＥＱをディスエーブルとする（例えばＬ
状態になる）。次のＲＡＳが活性化されるまで、ダミー
サイクルの数は挿入される。次のＲＡＳが活性化されて
もＥＱはＬ状態のままであるが、一方ＲＡＳおよびＷＬ
は通常モードにおける動作と同様に作動し、ＷＬがディ
スエーブルになると、ＥＱはリセットされＨ状態に戻
り、これによりフローティングビット線モードが終了す
る。
【００２４】ディジタル制御可能なダミーサイクルを利
用することにより、いかなる他のタイミングの変化を必
要とせず、フローティングビット線が簡単に制御され
る。ＶＬＳＩテスタにより、それぞれのフローティング
ビット線テストモードに対して実施するためにダミーサ
イクルの数を制御することができる。
用することにより、いかなる他のタイミングの変化を必
要とせず、フローティングビット線が簡単に制御され
る。ＶＬＳＩテスタにより、それぞれのフローティング
ビット線テストモードに対して実施するためにダミーサ
イクルの数を制御することができる。
【００２５】本発明は、本発明を実施するために最良の
態様として記載された特別な実施例に限定されず、請求
項において規定されることを除いては、本明細書に記載
した実施形態に限定されるものでない。
態様として記載された特別な実施例に限定されず、請求
項において規定されることを除いては、本明細書に記載
した実施形態に限定されるものでない。
【００２６】
【発明の効果】この方法を用いてリークのあるビット線
が検出されると、カラム冗長性を用いて欠陥ビット線を
修理することが可能である。このことにより、モジュー
ルのバーンインテストにおける歩留まりの低下の問題が
克服される。
が検出されると、カラム冗長性を用いて欠陥ビット線を
修理することが可能である。このことにより、モジュー
ルのバーンインテストにおける歩留まりの低下の問題が
克服される。
【００２７】
【外１】
【図１】従来技術による第１のフローティングビット線
テストモードの線図を示す。
テストモードの線図を示す。
【図２】従来技術による第２のフローティングビット線
テストモードの線図を示す。
テストモードの線図を示す。
【図３】本発明のディジタル制御可能なイコライザを有
するフローティングビット線テストモードの線図を示
す。
するフローティングビット線テストモードの線図を示
す。
【図４】本発明のイコライザ制御回路の実施例の回路略
図を示す。
図を示す。
【図５】通常の動作モードと本発明のフローティングビ
ット線テストモードをシミュレーションした波形の線図
を示す。
ット線テストモードをシミュレーションした波形の線図
を示す。
【符号の説明】 ＲＡＳ￣ ロウアドレスストローブ ＥＱ イコライザ ＷＬ ワード線 ＢＬ ビット線 ＳＡ センスアンプ １００ イコライザ制御回路 １０２，１０４ ＮＡＮＤフリップフロップ １０６，１０８，１１０ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐畑 外志昭 アメリカ合衆国 ニューヨーク ポウキー プシー ミスティー リッジ サークル 10 (72)発明者 ヒン ウォン アメリカ合衆国 カリフォルニア ロス アルトス ヴィア デル ポゾ 1011 (72)発明者 ボツィダール クルスンキ フランス国 サン クルウ リュ ラベル ９
Claims (11)
- 【請求項１】 少なくとも１つのダミータイミングサイ
クルを発生するステップと、 フローティングビット線テストモードを形成するため
に、ビット線イコライザをディスエーブルにするステッ
プと、 通常モードと同様に半導体メモリから読み出すことによ
って欠陥のあるビット線を検出するステップとを含むこ
とを特徴とする半導体メモリのリークのあるビット線を
検出するための方法。 - 【請求項２】 少なくとも１つのダミータイミングサイ
クルを形成する前記ステップが、ＶＬＳＩテスタによっ
て実施されることを特徴とする請求項１に記載の方法。 - 【請求項３】 ビット線イコライザをディスエーブルに
する前記ステップが、ＷＣＢＲが終了すると負のパルス
ＴＥＳＴ￣信号を発生するステップから成ることを特徴
とする請求項１に記載の方法。 - 【請求項４】 少なくとも１つの前記ダミータイミング
サイクルが、ビット線イコライザがディスエーブルにな
ることに対応して開始されることを特徴とする請求項３
に記載の方法。 - 【請求項５】 少なくとも１つの前記ダミータイミング
サイクルが、ＶＬＳＩテスタによってディジタル制御可
能であることを特徴とする請求項２に記載の方法。 - 【請求項６】 少なくとも１つの前記ダミータイミング
サイクルの数が、ＶＬＳＩテスタによってディジタル制
御可能であることを特徴とする請求項２に記載の方法。 - 【請求項７】 さらにカラム冗長性を用いて検出された
リークのあるビット線を修理するステップを含むことを
特徴とする請求項１に記載の方法。 - 【請求項８】 前記半導体メモリはＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
であることを特徴とする請求項１に記載の方法。 - 【請求項９】 フローティングビット線テストモードを
発生するためにビット線イコライザをディスエーブルに
するステップと、 ＶＬＳＩテスタを用いるテストモードの開始の際に、該
ＶＬＳＩテスタによってディジタル制御可能な少なくと
も１つのダミータイミングサイクルを開始するステップ
と、 少なくとも１つの前記ダミータイミングサイクルの間に
欠陥ビット線の存在を決定するステップとを含むことを
特徴とするＤＲＡＭのリークのあるビット線を検出する
方法。 - 【請求項１０】 さらにカラム冗長性を用いて欠陥ビッ
ト線を修理するステップを含むことを特徴とする請求項
９に記載の方法。 - 【請求項１１】 ビット線イコライザをディスエーブル
にする前記ステップが、ＷＣＢＲ動作の終了を検出する
ことによって負のパルスＴＥＳＴ￣信号を発生するステ
ップから成ることを特徴とする請求項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/937528 | 1997-09-25 | ||
| US08/937,528 US5848008A (en) | 1997-09-25 | 1997-09-25 | Floating bitline test mode with digitally controllable bitline equalizers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162195A true JPH11162195A (ja) | 1999-06-18 |
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