TW442795B - Floating bitline test mode with digitally controllable bitline equalizers - Google Patents

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442795 A7 B7 五、發明説明（（） 發明背景 1 .發明領域 (誚先閱讀背而之注意事項再填寫本頁) 本發明傜有關於動態随機存取記億體之潮試。並特別 是關於可數位控制之浮動位元線潮試模式，用於動態随 機出入記億器並能在晶Η測試時執行。 2 .先前技術 一動能随機出入記億體（DRAM)包含一記億體胞（neiory ceU)陣列用於當被選時输出其保持之資料至一位元線， 及諸感潮放大器用於放大輸出。記憶胞之缺陷及記億體 陣列之缺陷有甚多之來源，其結果有甚多散狀。單一播 立之記億胞缺陷可能分散在整掴陣列，經常在同一鄰近 處有多個記億胞故障。這些故障之特徴可以是一位元（或 一行）線故障（即故障位元有相同之位元位址）。這些故障 之起源有多種，因此，記億陣列之廣泛晶Η上潮試是有 需要的。這些超大型積體電路（VLSI)記億器晶片之測試 在其發展及製造過程中是一極重要之過程。 一種DRAM之功能性誤失一直是歸因於漏電之位元線（BL) ,其主要是由在BL與字元線（WL)間之短路所引起。漏電 之BL引起BL電壓，在一信號之發展階段時漂移。此項發 生是因為當在除能之BL等化器及感測放大器未被設定， 而BL是在浮動狀能時。信號發展階段中之浮動狀態一般 設定在l〇ns(毫檝秒h —主要漏電之BL在ICC5測試時能 容易地探出，其是因為備用電流（CMOS中）是超過規格， 典型的是100MA(微安在備用階段中，BL等化器被致能 木紙认尺度適州中國园家標肀（rNS ) Λ4規格（2丨0X 297公釐> 44279 5 A7 B7

"#部中次枒卑杓只-1·消合竹"印V 五、發明説明 ( > ) 1 9 及 電 流 是 供 應 至 諸 BL以 保 持 電 壓 0 1 1 I 一 中 等 漏 電 B L不 能 在 I C C5測 試 中 探 出 I 但 能 在 一 功 能 1 1 m 試 中 探 出 7 由 於 漏 電 BL滅 低 m 電 m 9 其 典 型 的 是 10 0 η ί 先 1 诹V (徹伏） 〇 漏 電 之 B L 引 起 大 於 1 0 OmV (微 伏 )之電S漂移， 閱 讀 1 I 其 是 一 m 故 障 之 結 果 0 在 功 能 測 試 中 可 探 出 之 洩 漏 電 背 面 1 之 1 流 能 由 下 式 算 出 注 意 1 事 1 BL 電 容 量 (1 0 0 f T )X Β L漂移電壓< 1 00« iv) / 時 間 (5 ns ), 項 等 於 1 2 Μ A。 填 η 本 —- 稍 撤 漏 電 之 BL 9 其 是 較 2 μ A (徹安） 為 小 仍 能 通 過 頁 、- 1 I 功 能 測 試 0 但 是 此 稻 撤 漏 電 之 B L過 常 引 起 一 故 障 於 模 1 1 組 m 試 或 燒 入 (b u r η i η )測試， 因此降低模組及燒入之産 1 1 量 〇 m 使 其 仍 能 通 過 模 組 測 試 j 其 可 在 現 場 故 障 並 造 成 1 可 靠 度 問 題 之 結 果 〇 5~3 1 若 B L浮 動 狀 態 能 由 潮 試 模 式 控 制 一 漏 電 BL就 能 由 延 1 | 伸 B L浮 動 狀 態 而 更 準 確 地 探 出 0 此 浮 動 位 元 線 測 試 模 式 1 | 造 成 可 能 在 一 晶 η m 試 中 探 出 —' 漏 電 位 元 線 0 探 出 之 故 1 1 障 BL能 以多餘行 (C 〇 1 U E π r e d u n d a η cy)修理， 因此增加模組 1 産 量 並 改 良 可 靠 度 0 1 I 第 1 圖 顯 示 一 標 準 方 法 以 産 生 一 位 元 線 浮 £1. 動 狀 態 9 其 1 1 I 中 __· 位 元 線 威 拥 之 開 始 是 在 田 一 測 試 模 式 是 致 能 時 被 延 I 遲 — 預 定 時 間 〇 此 方 法 是 無 伸 縮 性 的 並 增 加 其 複 雜 度 1 1 » 由 於 在 設 計 時 難 於 決 定 一 合 理 的 預 定 延 遲 時 間 〇 1 1 第 2 iBt 圈 顯 示 另 一 種 浮 動 位 元 線 m 試 模 式 其 包 含 内 部 1 I 計 時 之 外 部 控 制 Q 此 型 -4 測 試 模 式 允 許 位 元 線 感 潮 之 開 1 1 1 1 1 1 本紙張尺度適川中國國家標肀（（'NS ) Λ4悦格（2丨Ox 297公釐） 442 795 A7 B7 五、發明説明（3 ) 始是由一 VLSI薄試器直接控制。雖然其增進此拥試棋式 之垂活性（flexibility),但其霈要根«成测放大器（SA> 之延邂1而改變其他之内部計時，諸如行位址之設定及保 持時閬，資料趣通鼷衡，及邇期時两。 因此本發明之一目標是提供一具有增進靈活性之浮動 位元線拥試楔式。 本發明之另一相標是提供一浮動位元嫌测試棋式•其 在澜試時是不需要改變其他控制計時。 本發明之更進一步目檫是産生一浮動位元線用於致能 一测試樓式，其利用在澜試樓式之初始舆正常讀出作菜 之開始間之虚設計時遇期。 本發明之瘇些及其他目檫皆由提供一浮動位元線拥試 棋式用於有數位控制之位元線等化器之DRAH。此澜試棋 式在標準方式下之致能是由具位址之一寫入^於m之 先<WCBR)遇期 > 位元線浮動時間是可由在澜試樓式被致 能之時間舆讀出作菜厢始之時間之間改變虚設邇期之數 目而可數位式控制的。拜由選擇某一敝目之虛設遇期， 一漏霉位元線將是可明顯地故障，闻時允許正常之位元 線是設有故障的》龌定之«設遇期數目是可由一操作貝 經一 VLSI激試器控制。只要獮霣之位元嫌用此方法探出 ，其就可能用多餘行去修復此故障位元媒，並克服在棋 組燒入测試中産量減小之問題》 本發明更較完整之緦嫌及其甚多之跟«優ft将由參考 -5 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） (#先閱讀背面之注意事項再填寫本頁)

•1'd 时较 4· 44279 ^ Α7 Β7 五、發明説明（立） (讀先閱讀背而之注意事項再填寫本頁) 下面詳细説明並當一同考慮伴随圉示時而無困難地明瞭 及更加瞭解。圖示中相同之參考符號指示相同或相似之 元件。 圔示簡塱說明 第1圖是根據先前技術之一第一浮動位元線_試模式 之表示圖。 第2圖是根據先前技術之一第二浮動位元線測試模式 式之表不圖。 第3 _是根據本發明之具可數位控制之等化器之一浮 動位元線澜試模式之表示圖β 第4圖是根據本發明之等化器控制電輅之一實施例之 簡要圖。 第5圖是根據本發明之浮動位元線测試模式舆正常作 業模式之模擬波形之表示圖。 實敝俐詳钿說明 本發明一般傜有關於半導髅記億體，並特別是有關於 在製造時測試半導體記億體。為便於討論，本發明專以 動態隨機存取記憶體（DRAM)之相鬭而論β但是本發明是 較廣泛並是可醮用於全部各型之半導體記億體中，類此 之記億器例如包含同步DRAH及合併之DRAM-邐輯（埋人型） 電路。 參考第3圖及第4圖顯示有根據本發明之等化器控制 電路101U為簡化目的，其是假定WCBR僅活化啓動一負皤 衝信號ΓίΤϊ。但是在實際執行中，WCBR將需允許一更新 4 2 7 9 ^ A7 B7 五、發明説明（r ) (refresh)作業。ΝΑΟ(反及 >正反器102及104與反相器 106, 108及U0皆設定為在晶片之啓動壓，階段中造成^ ^—^1 ^^^^1 —^^^1 ^^^^1 ^^^^1 ^^^^1 ^^^^1 ^^^^1 丨 Jen― 秀 、\5 (郐先閱讀背面之注意事項再填寫本頁) 拉高。 在正常之讀出模式中，相當於次陣列中之等化器在當 列位址選通麻衝（R A S )被致能時皆被重設，其後宇元線 (WL)卽被活化啓動，並在一信號發展時間後威測放大器 皆被設定。當®^是除能時，字元線（WL)首先被重置，在 WL已被除能後，感潮放大器（SA)被重設而等化器（EQ)皆 被再被致能》 當一潮試模式是由探出一 WCBR週期而被致能時，脈衢 信號TEST周期性地拉低（狀態4 )〇如第3画所示，此負 脈衝ΪΤΤΪ將使金部次陣列中之全部等化器除能《酋^是 致能時（即拉高），讀出作業開始，如正常模式中一樣》 己被除能之EQ信號停留在低位，而其時WL及SA有如在正 常模式中蓮作。此允許一漏電位元線BL/BL之決定。此週 期之計時是由如描述於計時狀態4與5間之可數位控制 之虛設週期所決定。如画示，在虛設計時週期中之一漏 電位元線能有充分漏電以造成感测故障。 當m在虛設遇期之末被除能時（邸拉低），宇元線WL首 先被重設，其後再將S A除能。等化器皆由探潮WL被除能 之時間而自動重設，如在正常謓出作業一樣。 下列狀態表顯示等化器信號（E Q )相對於ΠΤΪ , W L及ΓΟ 之關像。 -7- 本紙尺度珀州中國國家標(’NS ) Λ4規格（210X 297公釐） 4 4 2 7 9 5 A7 B7 五、發明説明（） 信 號 計 時 狀 態 1 2 3 4 4〇 it 5 6 7 8 RAS 1 0 0 1 1 1 0 0 1 1 CAS 0 1 1 1 1 1 1 0 1 1 TEST 1 1 1 0 1 1 1 1 1 1 WL 0 0 0 0 0 0 1 1 0 0 ΞΑ 0 0 0 0 0 0 0 1 1 0 EQ 1 1 1 0 0 0 0 0 0 1 如 表 中 所 示 當 信 號 T i ：ST 曰 疋 在 計 時 狀 態 4 産 生 脲 衝 時 9 EQ拉 低 以 産 生 浮 動 位 元 線 模 式 〇 EQ保 留 低 位 直 至 次 一 RAS 被 活 性 啓 動 及 被 除 能 f 如 在 正 常 隨 機 出 入 楔 式 中 樣 Ο 更 明 確 的 是 EQ停 留 低 位 直 至 下 — 個 隨 機 出 入 模 式 中 之 WL 被 除 能 為 止 〇 多 値 虛 設 週 期 4 C 〕一 4 1 被 插 人 直 至 次 一 随 機 出 入 模 式 開 始 為 止 (狀態5 )〇 tfc 許 在 BL 是 浮 動 之 時 間 能 被 數 位 及 彈 性 地 控 制 〇 田 WL在 計 時 狀 態 7 時 拉 低 S A亦 拉 低 9 其 後 (計時狀態8 ) EQ反 應 於 WL及 S A之 除 能 狀 態 而 重 設 Ο 在 一 代 替 之 實 施 例 中 (未顯示） 9 僅 有 選 出 之 次 陣 列 之 等 化 器 能 以 位 址 重 設 〇 在 此 模 式 中 在 活 性 啓 動 之 次 陣 列 中 之 信 m EQ能 被 重 設 > 而 其 他 次 陣 列 則 繼 m 其 讀 出 作 業 0 第 5 圖 顯 示 正 常 謓 出 及 浮 動 位 元 線 測 試 模 式 之 棋 擬 波 形 〇 在 正 常 禳 出 模 式 中 掛 田 RA 1被除能時， E Q倍號亦被除 能 9 而 字 元 線 WL信 號 随 後 被 致 能 〇 當 WL被 除 能 時 » Eg 設 並 回 歸 至 高 狀 態 〇 當 操 作 在 浮 動 位 元 線 m 試 模 式 時 9 -8- ("先閱讀背而之注意事項再填寫本頁) 本纸浓尺度適州中國围家標坪.（C'NS ) Λ4坭枋（2]〇Χ297公梦） 442795 A7 B7 五、發明説明（ 眤 負 明 發 本 據 根 號 信 低 拉 ED /V 能 除 被 Q E 起 虛 値 多 模 常 正 在 及重 毯 s Q 匕 A E { R ㊣㈤時 δ F i 电 ί ® -Ξ除 M 」tL V 停 直 Q 當 E 入 而 二 J , _ ， 時 作 期 操 3K^.fe 週 t 之 設;{式 次 當 0 止 為 動 如至 有歸 作回 操並 WL設 地 易 容 是 線 。 元 式位 模動 線浮 元 ， 位用 BV 浮之 此期 lh週 終設 此虛 藉制 ，控 態位 狀數 位藉 高憑 制數 控之 能期 器週 試設 測虛 SI之 VL行 。執 變待 改中 之式 時模 計 試 他浏 其線 何一兀 任位 有 動 需浮 不一 且 每 制於 控用 目 6E 0 其 例 施 實 dy S 特 之 露 掲 此 在 於 限 不 並 明 發 本 解 瞭 應 本專 於請 限申 不之 亦隨 明附 發於 本定 且界 而是 hr ο 7ΓΚ 式除 楔例 佳施 最實 之別 明特 C 發之者 本明中 行説項 宵中各 畫書圍 計明範 是説利 明 説 號 符 考 參 器器 反向 正反 及 反 (請先閲讀背面之注意事項再填艿本頁) 經濟部中央標隼局貝工消费合作社印製 本紙張尺度適用中國國家#準（CNS ) Λ4坭掊（2!0〆297公筇）

Claims (1)

1. 442795 A8 B8 C8 D8 六、申請專利範圍 1. 一種用於探澜半導體記億體中漏電位元線之方法，包 括下列各步驟： (請先閱讀背面之注意事項再填寫本頁) 産生至少一虛設計時週期； 除能一位元線等化器以建立一浮動位元線潮試模式； 及 探阇一故障位元線，傜由如在一正常模式中一樣自 半導體記億體之讀出。 2. 如申請專利範圍第1項之方法，其中該産生至少一虛 設計時遇期之步驟是由一超大型積體電路（VLSI)溯試 器執行。 3. 如申請專利範圍第1項之方法，其中該除能該位元線 等化器之步驟包括在一 WCBR已完成後産生一負脈衝 T E S T信號。 4. 如申請專利範圍第3項之方法，其中該至少一虛設計 時遇期是在該位元線等化器除能時初始啓動。 5. 如申_專利範圍第2項之方法，其中該至少一®設計 時遇期是由VLSI測試器可數位控制的β 6. 如申請專利範圍第2項之方法，其中該虛設計時遇期 之數目是由VLSI潮試器可數位控制的。 經濟部中央標牟局貞工消費合作社印策 7. 如申請專利範圍第1項之方法，更包括一用多餘行修 復一探出之漏電位元線之步驟。 8. 如申請專利範圍第1項之方法，其中該半導釅記億器 是一動態隨機存取記億體（DRAM)。 9. 一棰在BRAM中探渕一漏電位元線之方法，包括下到各 -10- 本紙張尺度適用中國Η家梯準（CNS ) A4現格（210X297公釐） 4 4279 3 ABCD 々、申請專利範圍 步驟： 除能一位元線等化器以建立一浮動位元線測試模式； 初始啓動至少一虛設計時遇期在使用-VLSI剷試器 之澜試模式開始時，該至少一虛設計時遇期是由詼VLSI 潮試器可數位控制的；及 在該至少一虛設計時週期之時間内決定一故障位元 線之存在》 10.如申請專利範圍第9項之方法，更包括以一多餘行修 復一故障位元線之步驟。 η.如申請專利範圍第9項之方法，其中該除能該位元線 等化器之步驟包括由探谢WCBR作業之完成而産生一負 脈衝ϊϊϋ信號之步驟。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 -11- 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐）