KR19990029919A - 디지털적으로 제어 가능한 비트라인 이퀄라이저를 갖는 플로팅비트라인 테스트 모드 - Google Patents

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Abstract

디지털적으로 제어 가능한 비트라인 이퀄라이저를 이용하여 플로팅 비트라인 테스트 모드를 생성하는 방법이다. 이 방법은 디지털적으로 제어되는 더미 타이밍 사이클을 이용하여 플로팅 비트라인 테스트 모드 동안의 누설 비트라인을 검출한다. 생성된 네거티브 펄스의 신호는 비트라인 이퀄라이저를 로우로 가게하며 플로팅 비트라인 상태를 야기한다. 더미 타이밍 사이클의 실행은 비트라인 테스트 모드 동안의 내부 타이밍에 대한 외부의 제어의 필요성을 제거한다. 더미 타이밍 사이클의 종료 시점에서는, 정상적 읽기 동작이 방해 없이 계속된다.

Description

디지털적으로 제어 가능한 비트라인 이퀄라이저를 갖는 플로팅 비트라인 테스트 모드
본 발명은 다이내믹 랜덤 액세스 메모리의 테스팅에 관한 것으로, 특히 웨이퍼 테스트 중에 수행될 수 있는 DRAM에 대해 디지털적으로 제어 가능한 플로팅 비트라인 테스트 모드에 관한 것이다.
DRAM은 선택될 때 홀딩 데이터를 비트라인으로 출력하는 메모리 셀 어레이, 및 출력을 증폭하는 센스 증폭기를 포함한다. 메모리 셀 결함 및 메모리 어레이 결함은 많은 원인을 가지며, 그 결과 많은 처방 용법이 있다. 하나이지만, 독립 셀 고장은 어레이 전체에, 종종 동일한 근접 고장의 다수 셀 전체에 산재될 수 있다. 이러한 고장의 한 특징은 비트(또는 칼럼)라인 고장(즉, 동일한 비트 어드레스를 고장 셀)일 수 있다. 이러한 고장의 원인은 다양하고, 그와 같이 메모리 어레이의 칩 테스팅 상에서 광대함이 요구된다. 이러한 메모리 칩의 테스팅은 현상 및 생산에서 중요한 공정이다.
DRAM의 기능적 고장의 하나는 누설 비트라인(leaky bitline)에 기인하는 것으로, 그것은 주로 비트라인(BL)과 워드라인(WL) 간의 단락에 의한 것이다. 누설 BL은 단일 현상 단계 동안 BL 전압을 드리프트하게 한다. 이는 BL이 기능 억제된 BL 이퀄라이저 및 세트되지 않은 센스 증폭기에 기이한 플로팅 상태에 있을 때 발생한다. 단일 현상 단계에서의 플로팅 상태는 보통 10ns 로 세트된다. 주요한 누설 BL은 ICC5 테스트 중에 쉽게 검출된다. 왜냐하면, 대기전류(CMOS)가 규격을 초과(보통 100㎂)하기 때문이다. 대기 단계에서, BL 이퀄라이저는 인에이블되고, 그리고 전류는 전압을 홀드하기 위하여 BL로 공급된다.
미디엄 누설 BL은 ICC5 테스트에서 검출될 수 없고, 기능 테스트에서 검출될 수 있으며, 이는 누설 BL이 보통 100㎷인 감지 전압(sensing voltage)을 감소시키기 때문이다. 누설 BL은 100㎷이상의 전압 드리프트를 야기하며, 이는 감지 불능으로 이어진다. 기능 테스트에서 검출 가능한 누설 전류는 다음에 의해 계산될 수 있다.
즉, BL 커패시턴스(100fF) × BL 드리프트 전압(100㎷) / 시간(5㎱) 는 2㎂이다.
2㎂보다 적은 경미한 누설 BL은 기능 테스트를 통과할 수 있다. 그러나, 그러한 경미한 누설 BL은 종종 모듈테스트나 번-인 테스트에서 고장을 야기하며, 따라서 모듈 및 번-인 수율을 감소시킨다. 비록 그것이 모듈 테스트를 통과한다 하더라도, 그것은 필드에서 결함으로 될 수 있으며, 결과적으로 신뢰성 문제로 이어질 수 있다.
BL 플로팅 상태가 테스트 모드로 제어될 수 있다면, BL 플로팅 상태를 연장함으로써 누설 BL은 보다 정확하게 검출될 수 있다. 이러한 플로팅 비트라인 테스트는 웨이퍼 테스트에서 누설 비트라인을 검출하는 것이 가능하도록 한다. 검출된 결함 BL은 칼럼 리던던시로 교정될 수 있으며, 이를 통해 모듈 수율을 증가시키고 신뢰성을 향상시킨다.
도 1은 비트라인 플로팅 상태를 생성하는 표준적 접근법을 보여주고 있으며, 여기서 비트라인 감지 스타트는 테스트 모드가 인에이블될 때 소정시간 차이로 지연된다. 이 방법은 유연적이지 못하며 복잡하다. 왜냐하면, 설계 중에 합리적인 소정 지연시간을 결정하기가 어렵기 때문이다.
도 2에 도시된 또다른 플로팅 비트라인 테스트 모드는 내부 타이밍에 대한 외부 제어를 포함한다. 이러한 타입의 테스트 모드는 비트라인 감지 스타트가 VLSI 테스트기에 의해 직접 제어되도록 한다. 이것이 비록 테스트 모드의 유연성을 증가시키기는 하지만, 칼럼 어드레스 셋업 및 홀드 타임, 데이터 스트로브(data strobe), 및 센스 증폭기(SA) 지연에 따른 사이클 타임과 같은 다른 내부 타이밍의 변경을 필요로한다.
본 발명의 제 1목적은 적응성을 향상시킨 플로팅 비트라인 테스트 모드를 제공하는 데 있다.
본 발명의 제 2목적은 테스트 동안 다른 제어 타이밍의 변경을 요구하지 않는 플로팅 비트라인 테스트 모드를 제공하는 데 있다.
본 발명의 제 3목적은 테스트 모드의 시작과 노말 읽기 동작의 시작 사이에 더미 타이밍 사이클을 이용하는 테스트 모드를 인에이블하기 위한 플로팅 비트라인을 생성하는 데 있다.
도 1은 종래 기술에 따른 제 1플로팅 비트라인 테스트 모드의 그래프;
도 2는 종래 기술에 따른 제 2플로팅 비트라인 테스트 모드의 그래프;
도 3은 본 발명에 따른 디지털적으로 제어 가능한 이퀄라이저를 갖는 플로팅 비트라인 테스트 모드의 그래프;
도 4는 본 발명에 따른 이퀄라이저 제어 회로의 한 예에 대한 개략도; 및
도 5는 본 발명에 따른 노말 동작 모드 및 플로팅 비트라인 테스트 모드에 대한 모의 실험된 파형의 그래프이다.
*도면의 주요부분에 대한 부호 설명*
100 : 이퀄라이저 제어 회로 102, 104 : NAND 플립플롭
106, 108, 110 : 인버터 WL : 워드라인
EQ : 이퀄라이저 SA : 센스 증폭기
: 네거티브 펄스된 신호 : 로우 어드레스 스트로브
BL/BL : 누설 비트라인 40- 41: 더미 사이클
BL : 비트라인
본 발명의 목적은 디지털적으로 제어 가능한 비트라인 이퀄라이저를 갖는 DRAM 용 플로팅 비트라인 테스트 모드를 제공함으로써 달성된다. 어드레스를 갖는 WCBR(Write CAS Before RAS) 사이클에 의한 표준적 방법으로 인에이블된다. 비트라인 플로팅 타임은 테스트 모드가 인에이블되는 타임과 읽기 동작이 시작되는 타임 사이에 더미 사이클의 수를 변경함으로써 디지털적으로 제어 가능하다. 소정 수의 더미 사이클을 선택함으로써, 누설 비트라인은 현저하게 결함이 있게 되고, 반면에 노말 비트라인은 결함이 없게 된다. 선택된 더미 사이클의 수는 VLSI 테스트기로 오퍼레이터에 의해 제어 가능하다. 일단 이 방법으로 누설 비트라인이 검출되면, 칼럼 리던던시로 결함 비트라인을 교정하는 것이 가능하고, 이는 모듈 번-인 테스트에서 수율 감소의 문제를 극복한다.
본 발명은 반도체 메모리에 관한 것으로, 특히 제조 동안의 반도체 메모리의 테스트에 관한 것이다. 검토의 용이를 위하여, 본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)의 환경에서 설명된다. 그러나, 본 발명은 보다 광범위하며, 모든 종류의 반도체 메모리에 적용 가능하다. 그러한 메모리들은, 예를 들어 동기 DRAM 및 혼합 DRAM-로직 (임베디드) 회로를 포함한다.
도 3 및 4에는, 본 발명에 따른 이퀄라이저 제어 회로(100)가 도시되고 있다. 간략을 위해, WCBR은 네거티브 펄스 신호 를 액티브하기만 하는 것으로 한다. 그러나, 실제 실행에 있어서는, WCBR은 리프레쉬 동작을 허용할 필요가 있을 수도 있다. NAND 플립플롭(102 및 104)과 인버터(106, 108, 및 110)는 칩 파워 업 단계에서 EQ를 상승시키도록 세트된다.
노말 읽기 모드에서, 상응하는 서브-어레이에서의 이퀄라이저는 로우 어드레스 스트로브( )가 인에이블될 때 먼저 리세트된다. 그후, 워드 라인(WL)이 액티브되고, 그리고 신호 발생 타임 후에, 센스 증폭기들이 세트된다. 가 기능 억제될 때, 워드 라인(WL)은 먼저 리세트되고, 그리고 WL이 기능 억제된 후, 센스 증폭기(SA)가 리세트되고, 이퀄라이저(EQ)가 다시 인에이블된다.
WCBR 35 사이클을 감지하여 테스트 모드가 인에이블될 때, 펄스 신호( )는 주기적으로 하강한다(상태 4). 도 3에 도시된 바와 같이, 이 네거티브 펄스( )는 모든 서브-어레이에서의 모든 이퀄라이저(EQ)를 기능 억제한다. 가 인에이블될 때(즉, 상승할 때), 노말 동작에서와 같이 읽기 동작은 시작된다. 기능 억제되었던 EQ 신호는 로우를 유지하고, 한편 WL 및 SA는 마치 노말 동작 모드에서처럼 동작한다. 이는 누설 비트라인(BL/BL)의 결정을 가능하게 한다. 이 사이클에 대한 타이밍은 타이밍 상태(4, 5) 사이에 묘사된 디지털적으로 제어 가능한 더미 사이클에 의해 결정된다. 도시된 바와 같이, 누설 비트라인은 더미 타이밍 사이클 동안 충분히 누설될 수 있고, 그 결과 감지 실패로 이어질 수 있다.
더미 사이클의 끝에서 가 기능 억제될 때(즉, 로우로 이동되었을 때), 워드라인(WL)은 먼저 리세트되어 결과적으로 SA를 기능 억제한다. 이퀄라이저는 노말 읽기 동작에서와 같이 WL이 기능 억제되는 타임을 감지하여 자동적으로 리세트된다.
다음 상태 테이블은 TEST, WL, 및 RAS 에 대한 이퀄라이저 신호(EQ) 사이의 관계를 보여주고 있다.
신호 타이밍 상태
1 2 3 4 40 41 5 6 7 8
1 0 0 1 1 1 0 0 1 1
0 1 1 1 1 1 1 0 1 1
1 1 1 0 1 1 1 1 1 1
WL 0 0 0 0 0 0 1 1 0 0
SA 0 0 0 0 0 0 0 1 1 0
EQ 1 1 1 0 0 0 0 0 0 1
도시된 바와 같이, 신호( )가 타이밍 상태(4)에서 펄스될 때, EQ는 하강하여 플로팅 비트라인 모드를 생성한다. 노말 랜덤 액세스 모드에서와 같이, 다음 RAS가 액티브되고 기능 억제될 때까지 EQ는 로우를 유지한다. 보다 상세하게는, 다음 랜덤 액세스 모드에서의 WL이 기능 억제될 때까지 EQ는 로우를 유지한다. 다수의 더미 사이클(40- 41)이 다음 랜덤 액세스 모드가 시작될 때까지(상태 5) 삽입된다. 이는 BL이 플로트되는 타임을 허용하여 디지털적으로 및 유연하게 제어 가능하게 한다. WL이 타이밍 상태(7)에서 하강할 때, SA는 그 직후 하강하고(상태 8), 그리고 EQ는 WL 및 SA의 기능 억제된 상태에 응답하여 리세트된다.
대안적 실시례에서(미도시), 유일하게 선택된 서브-어레이 이퀄라이저는 어드레스로서 리세트될 수 있다. 이 모드에서, 액티브된 서브-어레이에서의 신호(EQ)가 리세트될 수 있고, 그리고 읽기 동작은 다른 서브-어레이에 대해 계속되었다.
도 5는 노말 읽기 및 플로팅 비트라인 테스트 모드에 대한 모의 실험된 파형을 도시하고 있다. 노말 읽기 모드의 경우, RAS가 기능 억제될 때, EQ 신호도 기능 억제되고, 그 결과 워드라인(WL) 신호는 인에이블된다. WL이 기능 억제될 때, EQ는 하이 상태로 리세트 및 리턴한다. 본 발명에 따라 플로팅 비트라인 테스트 모드에서 동작시, 네거티브 펄스의 TEST 신호는 EQ를 기능 억제(즉, 하강)시킨다. 다음의 RAS 액티브까지 다수의 더미 사이클이 삽입된다. 다음 RAS가 액티브될 때, RAS 및 WL이 마치 노말 모드에서 동작하는 것처럼 동작하는 동안 EQ는 로우를 유지하며, 그리고 WL이 기능 억제될 때 EQ는 하이 상태로 리세트 및 리턴하여, 이를 통해 플로팅 비트라인 모드를 종료한다.
디지털적으로 제어되는 더미 사이클의 애플리케이션을 통해, 플로팅 비트라인은 어떤 다른 타이밍에서의 변경을 요구함이 없이 쉽게 제어된다. VLSI 테스트기는 각각의 플로팅 비트라인 테스트 모드에 대해 실행되도록 더미 사이클의 수를 제어할 수 있다.
본 발명은 본 발명을 실행하는 최적 실시례로서 여기에 개시된 특정 실시례에 한정되지 않는다.
본 발명에 따르면, 플로팅 비트라인 테스트 모드의 적응성이 향상되며, 테스트 동안 다른 제어 타이밍의 변경이 필요하지 않다.

Claims (11)

  1. 반도체 메모리에서 누설 비트라인을 검출하는 방법에 있어서,
    적어도 하나의 더미 타이밍 사이클을 생성하는 단계;
    플로팅 비트라인 테스트 모드를 생성하기 위하여 비트라인 이퀄라이저를 기능 억제하는 단계;
    노말 모드에서와 같이 반도체 메모리로부터 읽음으로써 결함 비트라인을 검출하는 단계를 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
  2. 제 1항에 있어서, 적어도 하나의 더미 타이밍 사이클을 생성하는 상기 단계는 VLSI 테스트기로 수행되는 것을 특징으로 하는 누설 비트라인 검출방법.
  3. 제 1항에 있어서, 비트라인 이퀄라이저를 기능 억제하는 상기 단계는 WCBR 이 완료된 후 네거티브 펄스의 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
  4. 제 3항에 있어서, 상기 적어도 하나의 더미 타이밍 사이클은 상기 비트라인 이퀄라이저의 기능 억제 시에 시작되는 것을 특징으로 하는 누설 비트라인 검출방법.
  5. 제 2항에 있어서, 상기 적어도 하나의 더미 타이밍 사이클은 VLSI 테스트기로 디지털적으로 제어 가능한 것을 특징으로 하는 누설 비트라인 검출방법.
  6. 제 2항에 있어서, 더미 타이밍 사이클의 수는 VLSI 테스트기로 디지털적으로 제어 가능한 것을 특징으로 하는 누설 비트라인 검출방법.
  7. 제 1항에 있어서, 검출된 누설 비트라인을 칼럼 리던던시로 교정하는 단계를 더 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
  8. 제 1항에 있어서, 상기 반도체 메모리는 다이내믹 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 누설 비트라인 검출방법.
  9. DRAM에서 누설 비트라인을 검출하는 방법에 있어서,
    플로팅 비트라인 테스트 모드를 생성하기 위하여 비트라인 이퀄라이저를 기능 억제하는 단계;
    VLSI 테스트기를 이용하여 상기 VLSI 테스트기에 의해 디지털적으로 제어 가능한 적어도 하나의 더미 타이밍 사이클을 상기 테스트 모드의 초기에 시작하는 단계; 및
    상기 적어도 하나의 더미 타이밍 사이클 동안 결함 비트라인의 존재를 결정하는 단계를 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
  10. 제 9항에 있어서, 결함 비트라인을 칼럼 리던던시로 교정하는 단계를 더 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
  11. 제 9항에 있어서, 비트라인 이퀄라이저를 기능 억제하는 상기 단계는 WCBR 동작의 완료를 감지하여 네거티브 펄스의 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 누설 비트라인 검출방법.
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