JP2004288299A - 半導体記憶装置 - Google Patents
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Abstract
【課題】不良検出が短時間で行なえる回路面積の小さな半導体記憶装置を提供する。
【解決手段】ビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢに、それぞれイコライズする。ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。
【選択図】 図５
【解決手段】ビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢに、それぞれイコライズする。ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、動作状態をテストするテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化および低消費電力化に伴い、電子機器に搭載される半導体記憶装置に対しても同様の要求が強まってきている。半導体記憶装置（たとえば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ））の小型化および低消費電力化は、一般にプロセス変更によって行なわれる場合が多く、またその効果も大きい。ここで「プロセス変更」とは、半導体記憶装置におけるデザインルールの縮小、すなわち（最小配線間隔／配線幅）の縮小を表わす。
【０００３】
しかし、半導体記憶装置における昨今の急速なプロセス変更に伴い、半導体記憶装置のプロセス変動に対するマージンが徐々に縮小してきている。これにより、従来であれば問題にならなかった程度の異物，プロセスばらつき等が顕在化し、それによって生じるショート，電流リークなどの不良が問題となりつつある。
【０００４】
そのため、半導体記憶装置のなかでも特に最小配線幅での繰り返しレイアウトパターンの多いメモリセルアレイ部に対しては、それらの不良を検出するための複雑なテストあるいは長時間のテストを実施する必要性が高くなってきている。従来のＤＲＡＭでは、ウェハバーンイン（ＷＢＩ），バーンイン（ＢＩ）等によるＤＣ／ＡＣストレス（直流／交流ストレス）、センスアンプの活性化タイミングを遅らせるセンスアンプ遅延モード、などを用いて不良症状を加速することにより、ショート，電流リークなどの不良を検出してきた。
【０００５】
たとえば、特許文献１に記載された従来の半導体記憶装置は、所定のテストを開始するための信号情報を検出するテストモード判定回路と、このテストモード判定回路の出力信号を入力としワード線およびセンスアンプにおける動作遅延時間を制御するセンス時間制御回路とを備え、データ記憶保持における動作マージンの小さなメモリセルの有無を短時間で検出可能としたことを特徴としている。
【０００６】
また、特許文献２に記載された従来の半導体記憶装置は、テスト信号発生回路からＨレベルの信号を受けて２つのＭＯＳトランジスタがオンし、ビット線対の各々にビット線設定電圧およびその反転電圧がそれぞれ印加される。そして、ビット線対が接続されているセンスアンプに、ビット線設定電圧およびその反転電圧が差動的に印加され、動作マージンが測定される。
【０００７】
【特許文献１】
特開平１１−３９８９９号公報
【０００８】
【特許文献２】
特開２０００−２６０２００号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された従来の半導体記憶装置は、センスアンプ遅延モードを使用しているため、ショート，電流リークなどの不良症状を加速するのにバーンインが長時間必要となり、半導体記憶装置を不良を検出するに時間がかかるという問題点があった。
【００１０】
また、特許文献２に記載された従来の半導体記憶装置は、動作マージンを測定する際、ビット線対にビット線設定電圧を印加するためのＭＯＳトランジスタが新たに必要となるため、回路面積が増大するという問題点があった。
【００１１】
それゆえに、この発明の目的は、不良検出が短時間で行なえる回路面積の小さな半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明は、動作状態をテストするテストモードを有するシングルメモリセル構成の半導体記憶装置であって、行方向に配置される複数のワード線と、列方向に配置されるビット線対と、複数のワード線の１本に対してビット線対の一方ずつに１メモリセルが配置される複数のメモリセルと、ビット線対の電位をイコライズするビット線イコライズ回路と、ビット線対を電気的に接続／分離するビット線分離制御回路とを備え、テストモードにおいて、ビット線イコライズ回路またはビット線分離制御回路により複数のビット線対の各々の電位を個別に制御できる。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
図１は、この発明の実施の形態による半導体記憶装置の一例であるＤＲＡＭ１３の概略的な全体構成を示す概略ブロック図である。
【００１５】
まず、ＤＲＡＭ１３全体の概略的な構成および動作について説明する。なお、ＤＲＡＭ１３は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の場合を含む。
【００１６】
図１を参照して、ＤＲＡＭ１３は、内部電源電位発生回路１と、コマンドデコーダ＋クロック発生回路２と、行および列アドレスバッファ３と、行デコーダ４と、冗長行デコーダ５と、列デコーダ６と、メモリマット７と、入力バッファ１１と、出力バッファ１２とを備える。メモリマット７は、メモリアレイ８と、冗長メモリアレイ９と、センスアンプ＋入出力制御回路１０とを含む。
【００１７】
内部電源電位発生回路１は、外部電源電位ｅｘｔＶＣＣおよび接地電位ＧＮＤを受け、外部電源電位ｅｘｔＶＣＣよりも低い内部電源電位ＶＣＣ（以下、単に電源電位ＶＣＣと称する）を生成してＤＲＡＭ１３全体に与える。電源電位ＶＣＣは、内部電源電位発生回路１内に設けられたヒューズ群によってチューニング可能となっている。
【００１８】
コマンドデコーダ＋クロック発生回路２は、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等に基づいて、内部クロックを発生させると同時に所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００１９】
行および列アドレスバッファ３は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４，５および列デコーダ６に与える。
【００２０】
メモリアレイ８は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００２１】
行デコーダ４は、行および列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ８の行アドレスを指定する。
【００２２】
冗長行デコーダ５内には、メモリアレイ８のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ９の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号ＲＡ０〜ＲＡｉが入力された場合は、行デコーダ４はその行アドレスを指定せず、冗長行デコーダ５はその行アドレスの代わりにプログラムされた冗長メモリアレイ９の行アドレスを指定する。すなわち、メモリアレイ８内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ９の正常なメモリセル行と置換される。
【００２３】
列デコーダ６は、行および列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ８の列アドレスを指定する。
【００２４】
センスアンプ＋入出力制御回路１０は、行デコーダ４（または冗長行デコーダ５）および列デコーダ６によって指定されたアドレスのメモリセルを、書込み用データ入出力線対ＩＯＷまたは読込み用データ入出力線対ＩＯＲの一方端に接続する。書込み用データ入出力線対ＩＯＷの他方端は、入力バッファ１１に接続される。読込み用データ入出力線対ＩＯＲの他方端は、出力用バッファ１２に接続される。
【００２５】
入力バッファ１１は、書込みモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、外部からＤｊ端子（ただし、ｊは自然数）を通じて入力されたデータＤｊを書込みデータ入出力線対ＩＯＷを介して選択されたメモリセルに与える。
【００２６】
出力バッファ１２は、読出しモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、選択されたメモリセルから読込みデータ入出力線対ＩＯＲを介して読込まれた読出しデータＱｊをＱｊ端子を通じて外部に出力する。
【００２７】
次に、上記で説明したＤＲＡＭ１３の全体構成のうち、メモリマット７のこの発明を説明する背景としての一部回路構成について説明する。
【００２８】
図２は、この発明を説明する背景としてのメモリマット７の一部回路構成を示した回路図である。
【００２９】
図２に示すように、この発明を説明する背景としてのメモリマット７は、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０と、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【００３０】
センスアンプ２０は、ビット線対ＢＬ，／ＢＬに接続され、センスアンプ活性信号ＳＡＣＴの活性化に応じて、メモリセルからのデータ読出しによって生じるビット線対ＢＬ，／ＢＬ間の微小電位差を増幅する。
【００３１】
ビット線イコライズ回路３０は、ＮチャネルＭＯＳトランジスタ３１，３２を含み、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線対ＢＬ，／ＢＬをビット線電位ＶＢＬにイコライズする。通常、ビット線電位ＶＢＬは、電源電位ＶＣＣの１／２に設定される。
【００３２】
ビット線イコライズ信号ＢＬＥＱは、外部からの活性化命令（ＳＤＲＡＭの場合はＡＣＴコマンド）によって非活性化される。ビット線イコライズ信号ＢＬＥＱが非活性のとき、ビット線対ＢＬ，／ＢＬはフローティング状態となり、メモリセルからのデータ読出しが可能となる。
【００３３】
ビット線分離制御回路４０は、ＮチャネルＭＯＳトランジスタ４１，４２を含み、ビット線分離信号ＢＬＩに応じて、ビット線対ＢＬ，／ＢＬを電気的に接続／分離する。すなわち、ビット線分離回路４０は、ビット線イコライズ回路３０を含むセンスアンプ２０側とメモリセル５０〜１００側とをビット線対ＢＬ，／ＢＬを介して電気的に接続／分離する。
【００３４】
メモリセル５０は、ワード線ＷＬｘ−２およびビット線／ＢＬに対応して設けられる。メモリセル６０は、ワード線ＷＬｘ−１およびビット線ＢＬに対応して設けられる。メモリセル７０は、ワード線ＷＬｘおよびビット線ＢＬに対応して設けられる。メモリセル８０は、ワード線ＷＬｘ＋１およびビット線／ＢＬに対応して設けられる。メモリセル９０は、ワード線ＷＬｘ＋２およびビット線／ＢＬに対応して設けられる。メモリセル１００は、ワード線ＷＬｘ＋３およびビット線ＢＬに対応して設けられる。
【００３５】
メモリセル５０，６０，７０，８０，９０，１００は、いずれもＮチャネルＭＯＳトランジスタおよびキャパシタを備えた同一の構成を有する。ここでは、配線にショートが存在すると仮定したメモリセル７０について、図３を参照しながら詳しく説明する。
【００３６】
図３は、配線にショートが存在すると仮定したメモリセル７０の断面構造および回路構成を示した図である。
【００３７】
図３（Ａ）は、メモリセル７０の断面構造を示す。図３（Ａ）に示したメモリセル７０は、Ｐ型の半導体基板７０１を有する。半導体基板７０１の上部には、図示しないゲート絶縁層を介してゲート電極７０２が形成される。ゲート電極７０２の上部には、ワード線（ＷＬ）層７０３が形成される。
【００３８】
ゲート電極７０２の両側には、半導体基板７０１の主表面から所定の深さにかけて、相対的に不純物濃度の高いＮ＋型の高濃度不純物領域７０４，７０５が形成される。
【００３９】
高濃度不純物領域７０４の上部には、ビット線コンタクト（ＢＣ）層７０６を介してビット線（ＢＬ）層７０７が形成される。メモリセル７０は、ワード線層７０３とビット線コンタクト層７０６とがショートしていると仮定している。この箇所のショートを、以後「ＷＬ−ＢＣ（ＢＬ）ショート」と称する。
【００４０】
高濃度不純物領域７０５の上部には、ストレージノードコンタクト（ＳＣ）層７０８を介してストレージノード（ＳＮ）領域７０９が凹状に形成される。メモリセル７０は、ワード線層７０３とストレージノードコンタクト層７０８とがショートしていると仮定している。この箇所のショートを、以後「ＷＬ−ＳＣ（ＳＮ）ショート」と称する。
【００４１】
ストレージノード領域７０９の上部には、キャパシタンス領域をはさんでセルプレート領域７１０が凹状に形成される。
【００４２】
図３（Ｂ）は、メモリセル７０の回路構成を示す。図３（Ｂ）に示したメモリセル７０は、アクセス用のＮチャネルＭＯＳトランジスタ７１と、データ記憶用のキャパシタ７２とを備える。
【００４３】
ＮチャネルＭＯＳトランジスタ７１は、ゲートがワード線ＷＬに接続され、ドレイン（ソース）がビット線ＢＬに接続される。キャパシタ７２は、一方端がストレージノードＳＮを介してＮチャネルＭＯＳトランジスタ７１のソース（ドレイン）と接続され、他方端にはセルプレートＣＰを介してセルプレート電位ＶＣＰが与えられる。通常、セルプレート電位ＶＣＰは、電源電位ＶＣＣの１／２に設定される。
【００４４】
図３（Ｂ）に示すように、メモリセル７０は、ワード線ＷＬとビット線ＢＬとの間にＷＬ−ＢＣ（ＢＬ）ショートが存在し、ワード線ＷＬとストレージノードＳＮとの間にＷＬ−ＳＣ（ＳＮ）ショートが存在すると仮定している。
【００４５】
再び図２に戻り、上記のようなショートが存在すると仮定したメモリセル７０の回路動作について考える。ワード線ＷＬが選択されてＨレベルになると、ビット線ＢＬおよび図３に示したストレージノードＳＮも同時にＨレベルにまで引き上げられる。そのため、メモリセル７０は、ストレージノードＳＮがＬレベルである場合の読出しができず、エラーが発生する。
【００４６】
しかし、これらのショートの抵抗値が大きく通常モードでは不良が顕在化しない場合には、センスアンプ遅延モードと呼ばれるテストモードによって不良を顕在化させるのが有効である。このセンスアンプ遅延モード（ＳＡ遅延モードとも記す）について次に説明する。
【００４７】
図４は、図２に示したこの発明を説明する背景としてのメモリマット７におけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００４８】
まず、比較のため、通常モードの場合について説明する。
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００４９】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００５０】
時刻ｔ３にワード線ＷＬｘがＨレベルに立上がることによって、図２のメモリセル７０からビット線ＢＬにデータが読み出される。このデータ読出しを受けて、時刻ｔ５にビット線ＢＬの電位がＬレベルに振れる。
【００５１】
時刻ｔ４にロウアドレスストローブ信号／ＲＡＳがＨレベルとなり、時刻ｔ６にクロック信号ＣＬＫがＬレベルとなる。時刻ｔ３にワード線ＷＬｘがＨレベルとなるのを受けて、時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【００５２】
時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が図２のセンスアンプ２０によって増幅される。その結果、ビット線対ＢＬ，／ＢＬはそれぞれＬレベル，Ｈレベルとなり、メモリセル７０にＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するにもかかわらず、通常モードでは不良が顕在化しない。
【００５３】
次に、センスアンプ遅延モードの場合について説明する。
センスアンプ遅延モードでは、ロウアドレスストローブ信号／ＲＡＳの立上がり時刻をｔ４からｔ９に遅延させる。
【００５４】
ロウアドレスストローブ信号／ＲＡＳの立上がり時刻がｔ４からｔ９に遅延されることによって、センスアンプ活性信号ＳＡＣＴの立上がり時刻もｔ７からｔ１１に遅延される。それにより、ビット線対ＢＬ，／ＢＬ間の微小電位差が増幅される時刻もｔ８からｔ１２に遅延される。
【００５５】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ５においてＬレベルに振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともにＬレベルからＨレベルの方向へ変化する。
【００５６】
その結果、ビット線ＢＬの電位は、時刻ｔ１０においてＬレベルからＨレベルに転換する。したがって、時刻ｔ１２にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなり、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【００５７】
このように、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートのようなメモリセルの不良に対して、これまでに説明したセンスアンプ遅延モードは一定の効果を発揮する。
【００５８】
しかしながら、上記のようなセンスアンプ遅延モードだけでメモリセルの不良症状を加速しようとすると、テストに非常に長い時間がかかる。このテスト時間は、近年の半導体記憶装置におけるデザインルールの縮小でリーク電流が微小になればなるほど長時間化する。
【００５９】
そのため、上記のようなセンスアンプ遅延モードだけでメモリセルの不良症状を加速しようとすると、テストに時間をかけないためには、バーンインなどの手法でリーク電流をある程度増やす必要があった。このような問題点を解決するための実施の形態について、次の実施の形態１で詳細に説明する。
【００６０】
［実施の形態１］
図５は、この発明の実施の形態１によるメモリマット７Ａの一部回路構成を示した回路図である。
【００６１】
図５に示すように、実施の形態１のメモリマット７Ａは、この発明を説明する背景としてのメモリマット７におけるビット線イコライズ回路３０がビット線イコライズ回路３０ａに置き換えられた構成となっている。
【００６２】
ビット線イコライズ回路３０ａは、ＮチャネルＭＯＳトランジスタ３１ａ，３２ａを含む。ＮチャネルＭＯＳトランジスタ３１ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡにイコライズする。一方、ＮチャネルＭＯＳトランジスタ３２ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線／ＢＬをビット線電位ＶＢＬＢにイコライズする。
【００６３】
つまり、実施の形態１のビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢにそれぞれイコライズする。
【００６４】
ビット線電位ＶＢＬＡ，ＶＢＬＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態１のビット線イコライズ回路３０ａは、通常モード時においては、この発明を説明する背景としてのビット線イコライズ回路３０と等価である。ビット線電位ＶＢＬＡ，ＶＢＬＢは、たとえば外部ピンからの直接入力とすることにより、外部からの制御が可能となる。
【００６５】
図６は、図５に示した実施の形態１のメモリマット７Ａにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００６６】
図６は、センスアンプ遅延モードの場合を示している。そのため、ビット線対ＢＬ，／ＢＬは、初期状態においてそれぞれビット線電位ＶＢＬＡ，ＶＢＬＢ（ＶＢＬＡ＞ＶＢＬＢ）にイコライズされている。
【００６７】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００６８】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００６９】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がる。ワード線ＷＬｘがＨレベルに立上がることによって、図５のメモリセル７０からビット線ＢＬにデータが読み出される。一方、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がることによって、ビット線対ＢＬ，／ＢＬがフローティング状態となる。フローティング状態のビット線ＢＬにデータが読み出されることにより、時刻ｔ４において、ビット線ＢＬの電位がＬレベル方向に振れる。
【００７０】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【００７１】
時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が図５のセンスアンプ２０によって増幅される。
【００７２】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【００７３】
したがって、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【００７４】
実施の形態１のセンスアンプ遅延モードでは、初期状態におけるビット線ＢＬの電位ＶＢＬＡがビット線／ＢＬの電位ＶＢＬＢより高く設定されているため、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【００７５】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【００７６】
以上のように、実施の形態１によれば、ビット線ＢＬに対するビット線電位ＶＢＬＡとビット線／ＢＬに対するビット線電位ＶＢＬＢとに電位差を設けることによって、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【００７７】
［実施の形態２］
実施の形態１では、ワード線１本に対してビット線対の一方ずつに１メモリセルを選択するシングルメモリセル構成のＤＲＡＭについて説明した。しかし、近年では、ワード線１本に対してビット線対の双方にそれぞれ１メモリセルを選択するツインメモリセル構成のＤＲＡＭを使用する場合が増えてきている。
【００７８】
ツインメモリセル構成のＤＲＡＭは、メモリセルからビット線対に読み出されるデータが常に相補なため、シングルメモリセル構成のＤＲＡＭと比較して、読出し動作が安定し、しかもメモリセル容量が見かけ上２倍程度に見えるという利点がある。
【００７９】
しかしながら、メモリセルにＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートのような不良が存在した場合、ツインメモリセル構成のＤＲＡＭは、シングルメモリセル構成のＤＲＡＭと比較して、センスアンプ遅延モード等による不良症状の加速が逆に困難となる。
【００８０】
なぜなら、ツインメモリセル構成のＤＲＡＭにおいてセンスアンプ遅延モードを使用した場合、ビット線対に互いに相補なデータが読み出されるため、シングルメモリセル構成のＤＲＡＭと比較して、リーク電流によってビット線対間の電位差が反転するまでに時間が非常にかかってしまうからである。
【００８１】
上記のような問題点は、実施の形態１のように、ビット線イコライズ回路３０をビット線イコライズ回路３０ａに置き換えることによっても解決可能である。ここでは、上記のような問題点を解決する他の実施の形態について、以降の実施の形態２，３，４で詳細に説明する。
【００８２】
図７は、この発明の実施の形態２によるメモリマット７Ｂの一部回路構成を示した回路図である。
【００８３】
図７に示すように、実施の形態２のメモリマット７Ｂは、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０ａと、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【００８４】
センスアンプ２０およびビット線イコライズ回路３０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。
【００８５】
ビット線分離制御回路４０ａは、ＮチャネルＭＯＳトランジスタ４１ａ，４２ａを含む。ＮチャネルＭＯＳトランジスタ４１ａは、ビット線分離信号ＢＬＩＡに応じて、ビット線ＢＬを電気的に接続／分離する。ＮチャネルＭＯＳトランジスタ４２ａは、ビット線分離信号ＢＬＩＢに応じて、ビット線／ＢＬを電気的に接続／分離する。
【００８６】
つまり、実施の形態２のビット線分離制御回路４０ａは、ビット線分離信号ＢＬＩＡに応じてビット線ＢＬを電気的に接続／分離し、ビット線分離信号ＢＬＩＢに応じてビット線／ＢＬを電気的に接続／分離する。
【００８７】
ビット線分離信号ＢＬＩＡ，ＢＬＩＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態２のビット線分離制御回路４０ａは、通常モード時においては、実施の形態１のビット線分離制御回路４０と等価である。
【００８８】
メモリセル５０は、ワード線ＷＬｘ−１およびビット線／ＢＬに対応して設けられる。メモリセル６０は、ワード線ＷＬｘ−１およびビット線ＢＬに対応して設けられる。メモリセル７０は、ワード線ＷＬｘおよびビット線ＢＬに対応して設けられる。メモリセル８０は、ワード線ＷＬｘおよびビット線／ＢＬに対応して設けられる。メモリセル９０は、ワード線ＷＬｘ＋１およびビット線／ＢＬに対応して設けられる。メモリセル１００は、ワード線ＷＬｘ＋１およびビット線ＢＬに対応して設けられる。
【００８９】
このように、実施の形態２のメモリセル５０〜１００は、メモリセル５０，６０がワード線ＷＬｘ−１を共有し、メモリセル７０，８０がワード線ＷＬｘを共有し、メモリセル９０，１００がワード線ＷＬｘ＋１を共有するツインメモリセル構成を有する。
【００９０】
図８は、図７に示した実施の形態２のメモリマット７Ｂにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００９１】
図８は、センスアンプ遅延モードの場合を示している。ビット線対ＢＬ，／ＢＬは、初期状態において、ともにビット線電位ＶＢＬにイコライズされている。
【００９２】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００９３】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００９４】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線分離信号ＢＬＩＡが立ち下がる。なお、ビット線分離信号ＢＬＩＢは、ずっとＨレベルである。ビット線分離信号ＢＬＩＡが立ち下がることによって、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬのみが、ビット線電位ＶＢＬにイコライズされていた状態からフローティング状態に変化する。
【００９５】
そのため、時刻ｔ３におけるビット線分離信号ＢＬＩＡの立下りを受けて、時刻ｔ４において、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬの電位のみがＬレベルに振れる。
【００９６】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がるのと同時に、ビット線分離信号ＢＬＩＡがＨレベルに立上がる。
【００９７】
時刻ｔ７にビット線イコライズ信号ＢＬＥＱが立ち下がるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図７のセンスアンプ２０によって増幅される。
【００９８】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【００９９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１００】
実施の形態２のセンスアンプ遅延モードでは、ビット線対ＢＬ，／ＢＬの各々に対してビット線分離信号ＢＬＩＡ，ＢＬＩＢを別々に設定することにより、データ読出し時にビット線対の一方だけがフローティング状態となるようにしている。
【０１０１】
そのため、データ読出し時にはビット線対の一方の電位だけがＬレベル（またはＨレベル）に振れるので、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１０２】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１０３】
以上のように、実施の形態２によれば、ツインメモリセル構成を有する半導体記憶装置において、ビット線対ＢＬ，／ＢＬの各々に対してビット線分離信号ＢＬＩＡ，ＢＬＩＢを別々に設定することにより、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１０４】
［実施の形態３］
図９は、この発明の実施の形態３によるメモリマット７Ｃの一部回路構成を示した回路図である。
【０１０５】
図９に示すように、実施の形態３のメモリマット７Ｃは、センスアンプ２０と、ビット線イコライズ回路３０ｂと、ビット線分離制御回路４０と、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【０１０６】
センスアンプ２０およびビット線分離制御回路４０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。また、メモリセル５０〜１００は、図７に示した実施の形態２のメモリマット７と同様のツインメモリセル構成なので、ここでは説明を繰り返さない。
【０１０７】
ビット線イコライズ回路３０ｂは、ＮチャネルＭＯＳトランジスタ３１ｂ，３２ｂを含む。ＮチャネルＭＯＳトランジスタ３１ｂは、ビット線イコライズ信号ＢＬＥＱＡの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬにイコライズする。一方、ＮチャネルＭＯＳトランジスタ３２ｂは、ビット線イコライズ信号ＢＬＥＱＢの活性化に応じて、ビット線／ＢＬをビット線電位ＶＢＬにイコライズする。
【０１０８】
つまり、実施の形態３のビット線イコライズ回路３０ｂは、ビット線イコライズ信号ＢＬＥＱＡの活性化に応じてビット線ＢＬをビット線電位ＶＢＬにイコライズし、ビット線イコライズ信号ＢＬＥＱＢの活性化に応じてビット線／ＢＬをビット線電位ＶＢＬにイコライズする。
【０１０９】
ビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態３のビット線イコライズ回路３０ｂは、通常モード時においては、実施の形態２のビット線イコライズ回路３０と等価である。
【０１１０】
図１０は、図９に示した実施の形態３のメモリマット７Ｃにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【０１１１】
図１０は、センスアンプ遅延モードの場合を示している。ビット線対ＢＬ，／ＢＬは、初期状態において、共にビット線電位ＶＢＬにイコライズされている。
【０１１２】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【０１１３】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【０１１４】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱＡがＬレベルに立ち下がる。ビット線イコライズ信号ＢＬＥＱＡが立ち下がることによって、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬのみが、ビット線電位ＶＢＬにイコライズされていた状態からフローティング状態に変化する。
【０１１５】
そのため、時刻ｔ３におけるビット線イコライズ信号ＢＬＥＱＡの立下りを受けて、時刻ｔ４において、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬの電位のみがＬレベルに振れる。
【０１１６】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱＢがＬレベルに立ち下がる。
【０１１７】
時刻ｔ７にビット線イコライズ信号ＢＬＥＱＢが立ち下がるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図９のセンスアンプ２０によって増幅される。
【０１１８】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【０１１９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１２０】
実施の形態３のセンスアンプ遅延モードでは、ビット線対ＢＬ，／ＢＬの各々に対してビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢを別々に設定することにより、データ読出し時にビット線対の一方だけがフローティング状態となるようにしている。
【０１２１】
そのため、データ読出し時にはビット線対の一方の電位だけがＬレベル（またはＨレベル）に振れるので、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１２２】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１２３】
以上のように、実施の形態３によれば、ツインメモリセル構成を有する半導体記憶装置において、ビット線対ＢＬ，／ＢＬの各々に対してビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢを別々に設定することにより、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１２４】
［実施の形態４］
図１１は、この発明の実施の形態４によるメモリマット７Ｄの一部回路構成を示した回路図である。
【０１２５】
図１１に示すように、実施の形態４のメモリマット７Ｄは、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０と、メモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａとを含む。
【０１２６】
センスアンプ２０，ビット線イコライズ回路３０，およびビット線分離制御回路４０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。
【０１２７】
メモリセル６０ａ，７０ａ，１００ａは、セルプレート電位ＶＣＰＡが与えられる点以外は、実施の形態２，３のメモリセル６０，７０，１００と同じである。メモリセル５０ｂ，８０ｂ，９０ｂは、セルプレート電位ＶＣＰＢが与えられる点以外は、実施の形態２，３のメモリセル５０，８０，９０と同じである。
【０１２８】
つまり、実施の形態４のメモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａは、ビット線ＢＬに接続されたメモリセル６０ａ，７０ａ，１００ａにはセルプレート電位ＶＣＰＡが与えられ、ビット線／ＢＬに接続されたメモリセル５０ｂ，８０ｂ，９０ｂにはセルプレート電位ＶＣＰＢが与えられる。
【０１２９】
セルプレート電位ＶＣＰＡ，ＶＣＰＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態４のメモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａは、通常モード時においては、実施の形態２のメモリセル５０，６０，７０，８０，９０，１００と等価である。セルプレート電位ＶＣＰＡ，ＶＣＰＢは、たとえば外部ピンからの直接入力とすることにより、外部からの制御が可能となる。
【０１３０】
図１２は、図１１に示した実施の形態４のメモリマット７Ｄにおけるメモリセル７０ａの回路動作を説明するためのタイミング図である。
【０１３１】
図１２は、センスアンプ遅延モードの場合（時刻ｔ１以降）を示している。
時刻ｔ１において、それまで等しかったセルプレート電位ＶＣＰＡ，ＶＣＰＢがＨレベル方向，Ｌレベル方向にそれぞれシフトする。
【０１３２】
時刻ｔ２において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【０１３３】
時刻ｔ３において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【０１３４】
時刻ｔ４において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がる。ワード線ＷＬｘがＨレベルに立上がることによって、図１１のメモリセル７０ａからビット線ＢＬにデータが読み出される。一方、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がることによって、ビット線対ＢＬ，／ＢＬがフローティング状態となる。
【０１３５】
このように、フローティング状態のビット線ＢＬにデータが読み出されることにより、時刻ｔ５において、ビット線対ＢＬ，／ＢＬの電位がそれぞれＬレベル方向，Ｈレベル方向に振れる。
【０１３６】
時刻ｔ６にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ７にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ７にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【０１３７】
時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図１１のセンスアンプ２０によって増幅される。
【０１３８】
メモリセル７０ａにはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ５においてそれぞれＬレベル方向，Ｈレベル方向に振れていたビット線対ＢＬ，／ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともにビット線ＢＬの電位がＬレベルからＨレベルの方向に変化する。
【０１３９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０ａに存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１４０】
実施の形態４のセンスアンプ遅延モードでは、セルプレート電位ＶＣＰＡ，ＶＣＰＢが互いに異なる電位を有する。ゆえに、各メモリセルにおけるストレージノードＳＮ（図３の説明参照）の電位は、ビット線ＢＬに接続されたメモリセル６０ａ，７０ａ，１００ａではＨレベル方向に、ビット線／ＢＬに接続されたメモリセル５０ｂ，８０ｂ，９０ｂではＬレベル方向に、それぞれシフトする。
【０１４１】
したがって、実施の形態４のセンスアンプ遅延モードでは、時刻ｔ５においてフローティング状態のビット線ＢＬにデータが読み出される際、ビット線対ＢＬ，／ＢＬの電位がそれぞれＨレベル方向，Ｌレベル方向に変化する。そのため、時刻ｔ５にそれぞれＬレベル方向，Ｈレベル方向に振れるビット線対ＢＬ，／ＢＬの電位差が小さくなり、ビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１４２】
これにより、メモリセル７０ａに存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１４３】
以上のように、実施の形態４によれば、ビット線ＢＬに接続されたメモリセルに対するセルプレート電位ＶＣＰＡとビット線／ＢＬに接続されたメモリセルに対するセルプレート電位ＶＣＰＢとに電位差を設けることによって、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１４４】
なお、実施の形態４で説明した実施の形態は、実施の形態１のようなシングルメモリセル構成を有する半導体記憶装置に対しても適応可能である。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４６】
【発明の効果】
以上のように、この発明によれば、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体記憶装置の一例であるＤＲＡＭ１３の概略的な全体構成を示す概略ブロック図である。
【図２】この発明を説明する背景としてのメモリマット７の一部回路構成を示した回路図である。
【図３】配線にショートが存在すると仮定したメモリセル７０の断面構造および回路構成を示した図である。
【図４】図２に示したこの発明を説明する背景としてのメモリマット７におけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図５】この発明の実施の形態１によるメモリマット７Ａの一部回路構成を示した回路図である。
【図６】図５に示した実施の形態１のメモリマット７Ａにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図７】この発明の実施の形態２によるメモリマット７Ｂの一部回路構成を示した回路図である。
【図８】図７に示した実施の形態２のメモリマット７Ｂにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図９】この発明の実施の形態３によるメモリマット７Ｃの一部回路構成を示した回路図である。
【図１０】図９に示した実施の形態３のメモリマット７Ｃにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図１１】この発明の実施の形態４によるメモリマット７Ｄの一部回路構成を示した回路図である。
【図１２】図１１に示した実施の形態４のメモリマット７Ｄにおけるメモリセル７０ａの回路動作を説明するためのタイミング図である。
【符号の説明】
１ 内部電源電位発生回路、２ コマンドデコーダ＋クロック発生回路、３ 行および列アドレスバッファ、４ 行デコーダ、５ 冗長行デコーダ、６ 列デコーダ、７，７Ａ，７Ｂ，７Ｃ，７Ｄ メモリマット、８ メモリアレイ、９ 冗長メモリアレイ、１０ センスアンプ＋入出力制御回路、１１ 入力バッファ、１２ 出力バッファ、１３ ＤＲＡＭ、２０ センスアンプ、３０，３０ａ，３０ｂ ビット線イコライズ回路、４０，４０ａ ビット線分離制御回路、５０，５０ｂ，６０，６０ａ，７０，７０ａ，８０，８０ｂ，９０，９０ｂ，１００，１００ａ メモリセル、５１，５１ｂ，６１，６１ａ，７１，７１ａ，８１，８１ｂ，９１，９１ｂ，１０１，１０１ａ ＮチャネルＭＯＳトランジスタ、５２，５２ｂ，６２，６２ａ，７２，７２ａ，８２，８２ｂ，９２，９２ｂ，１０２，１０２ａ キャパシタ、７０１ 半導体基板、７０２ ゲート電極、７０３ワード線層、７０４，７０５ 高濃度不純物領域、７０６ ビット線コンタクト層、７０７ ビット線層、７０８ ストレージノードコンタクト層、７０９ ストレージノード領域、７１０ セルプレート領域。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、動作状態をテストするテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化および低消費電力化に伴い、電子機器に搭載される半導体記憶装置に対しても同様の要求が強まってきている。半導体記憶装置（たとえば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ））の小型化および低消費電力化は、一般にプロセス変更によって行なわれる場合が多く、またその効果も大きい。ここで「プロセス変更」とは、半導体記憶装置におけるデザインルールの縮小、すなわち（最小配線間隔／配線幅）の縮小を表わす。
【０００３】
しかし、半導体記憶装置における昨今の急速なプロセス変更に伴い、半導体記憶装置のプロセス変動に対するマージンが徐々に縮小してきている。これにより、従来であれば問題にならなかった程度の異物，プロセスばらつき等が顕在化し、それによって生じるショート，電流リークなどの不良が問題となりつつある。
【０００４】
そのため、半導体記憶装置のなかでも特に最小配線幅での繰り返しレイアウトパターンの多いメモリセルアレイ部に対しては、それらの不良を検出するための複雑なテストあるいは長時間のテストを実施する必要性が高くなってきている。従来のＤＲＡＭでは、ウェハバーンイン（ＷＢＩ），バーンイン（ＢＩ）等によるＤＣ／ＡＣストレス（直流／交流ストレス）、センスアンプの活性化タイミングを遅らせるセンスアンプ遅延モード、などを用いて不良症状を加速することにより、ショート，電流リークなどの不良を検出してきた。
【０００５】
たとえば、特許文献１に記載された従来の半導体記憶装置は、所定のテストを開始するための信号情報を検出するテストモード判定回路と、このテストモード判定回路の出力信号を入力としワード線およびセンスアンプにおける動作遅延時間を制御するセンス時間制御回路とを備え、データ記憶保持における動作マージンの小さなメモリセルの有無を短時間で検出可能としたことを特徴としている。
【０００６】
また、特許文献２に記載された従来の半導体記憶装置は、テスト信号発生回路からＨレベルの信号を受けて２つのＭＯＳトランジスタがオンし、ビット線対の各々にビット線設定電圧およびその反転電圧がそれぞれ印加される。そして、ビット線対が接続されているセンスアンプに、ビット線設定電圧およびその反転電圧が差動的に印加され、動作マージンが測定される。
【０００７】
【特許文献１】
特開平１１−３９８９９号公報
【０００８】
【特許文献２】
特開２０００−２６０２００号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された従来の半導体記憶装置は、センスアンプ遅延モードを使用しているため、ショート，電流リークなどの不良症状を加速するのにバーンインが長時間必要となり、半導体記憶装置を不良を検出するに時間がかかるという問題点があった。
【００１０】
また、特許文献２に記載された従来の半導体記憶装置は、動作マージンを測定する際、ビット線対にビット線設定電圧を印加するためのＭＯＳトランジスタが新たに必要となるため、回路面積が増大するという問題点があった。
【００１１】
それゆえに、この発明の目的は、不良検出が短時間で行なえる回路面積の小さな半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明は、動作状態をテストするテストモードを有するシングルメモリセル構成の半導体記憶装置であって、行方向に配置される複数のワード線と、列方向に配置されるビット線対と、複数のワード線の１本に対してビット線対の一方ずつに１メモリセルが配置される複数のメモリセルと、ビット線対の電位をイコライズするビット線イコライズ回路と、ビット線対を電気的に接続／分離するビット線分離制御回路とを備え、テストモードにおいて、ビット線イコライズ回路またはビット線分離制御回路により複数のビット線対の各々の電位を個別に制御できる。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
図１は、この発明の実施の形態による半導体記憶装置の一例であるＤＲＡＭ１３の概略的な全体構成を示す概略ブロック図である。
【００１５】
まず、ＤＲＡＭ１３全体の概略的な構成および動作について説明する。なお、ＤＲＡＭ１３は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の場合を含む。
【００１６】
図１を参照して、ＤＲＡＭ１３は、内部電源電位発生回路１と、コマンドデコーダ＋クロック発生回路２と、行および列アドレスバッファ３と、行デコーダ４と、冗長行デコーダ５と、列デコーダ６と、メモリマット７と、入力バッファ１１と、出力バッファ１２とを備える。メモリマット７は、メモリアレイ８と、冗長メモリアレイ９と、センスアンプ＋入出力制御回路１０とを含む。
【００１７】
内部電源電位発生回路１は、外部電源電位ｅｘｔＶＣＣおよび接地電位ＧＮＤを受け、外部電源電位ｅｘｔＶＣＣよりも低い内部電源電位ＶＣＣ（以下、単に電源電位ＶＣＣと称する）を生成してＤＲＡＭ１３全体に与える。電源電位ＶＣＣは、内部電源電位発生回路１内に設けられたヒューズ群によってチューニング可能となっている。
【００１８】
コマンドデコーダ＋クロック発生回路２は、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等に基づいて、内部クロックを発生させると同時に所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００１９】
行および列アドレスバッファ３は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４，５および列デコーダ６に与える。
【００２０】
メモリアレイ８は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００２１】
行デコーダ４は、行および列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ８の行アドレスを指定する。
【００２２】
冗長行デコーダ５内には、メモリアレイ８のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ９の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号ＲＡ０〜ＲＡｉが入力された場合は、行デコーダ４はその行アドレスを指定せず、冗長行デコーダ５はその行アドレスの代わりにプログラムされた冗長メモリアレイ９の行アドレスを指定する。すなわち、メモリアレイ８内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ９の正常なメモリセル行と置換される。
【００２３】
列デコーダ６は、行および列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ８の列アドレスを指定する。
【００２４】
センスアンプ＋入出力制御回路１０は、行デコーダ４（または冗長行デコーダ５）および列デコーダ６によって指定されたアドレスのメモリセルを、書込み用データ入出力線対ＩＯＷまたは読込み用データ入出力線対ＩＯＲの一方端に接続する。書込み用データ入出力線対ＩＯＷの他方端は、入力バッファ１１に接続される。読込み用データ入出力線対ＩＯＲの他方端は、出力用バッファ１２に接続される。
【００２５】
入力バッファ１１は、書込みモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、外部からＤｊ端子（ただし、ｊは自然数）を通じて入力されたデータＤｊを書込みデータ入出力線対ＩＯＷを介して選択されたメモリセルに与える。
【００２６】
出力バッファ１２は、読出しモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、選択されたメモリセルから読込みデータ入出力線対ＩＯＲを介して読込まれた読出しデータＱｊをＱｊ端子を通じて外部に出力する。
【００２７】
次に、上記で説明したＤＲＡＭ１３の全体構成のうち、メモリマット７のこの発明を説明する背景としての一部回路構成について説明する。
【００２８】
図２は、この発明を説明する背景としてのメモリマット７の一部回路構成を示した回路図である。
【００２９】
図２に示すように、この発明を説明する背景としてのメモリマット７は、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０と、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【００３０】
センスアンプ２０は、ビット線対ＢＬ，／ＢＬに接続され、センスアンプ活性信号ＳＡＣＴの活性化に応じて、メモリセルからのデータ読出しによって生じるビット線対ＢＬ，／ＢＬ間の微小電位差を増幅する。
【００３１】
ビット線イコライズ回路３０は、ＮチャネルＭＯＳトランジスタ３１，３２を含み、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線対ＢＬ，／ＢＬをビット線電位ＶＢＬにイコライズする。通常、ビット線電位ＶＢＬは、電源電位ＶＣＣの１／２に設定される。
【００３２】
ビット線イコライズ信号ＢＬＥＱは、外部からの活性化命令（ＳＤＲＡＭの場合はＡＣＴコマンド）によって非活性化される。ビット線イコライズ信号ＢＬＥＱが非活性のとき、ビット線対ＢＬ，／ＢＬはフローティング状態となり、メモリセルからのデータ読出しが可能となる。
【００３３】
ビット線分離制御回路４０は、ＮチャネルＭＯＳトランジスタ４１，４２を含み、ビット線分離信号ＢＬＩに応じて、ビット線対ＢＬ，／ＢＬを電気的に接続／分離する。すなわち、ビット線分離回路４０は、ビット線イコライズ回路３０を含むセンスアンプ２０側とメモリセル５０〜１００側とをビット線対ＢＬ，／ＢＬを介して電気的に接続／分離する。
【００３４】
メモリセル５０は、ワード線ＷＬｘ−２およびビット線／ＢＬに対応して設けられる。メモリセル６０は、ワード線ＷＬｘ−１およびビット線ＢＬに対応して設けられる。メモリセル７０は、ワード線ＷＬｘおよびビット線ＢＬに対応して設けられる。メモリセル８０は、ワード線ＷＬｘ＋１およびビット線／ＢＬに対応して設けられる。メモリセル９０は、ワード線ＷＬｘ＋２およびビット線／ＢＬに対応して設けられる。メモリセル１００は、ワード線ＷＬｘ＋３およびビット線ＢＬに対応して設けられる。
【００３５】
メモリセル５０，６０，７０，８０，９０，１００は、いずれもＮチャネルＭＯＳトランジスタおよびキャパシタを備えた同一の構成を有する。ここでは、配線にショートが存在すると仮定したメモリセル７０について、図３を参照しながら詳しく説明する。
【００３６】
図３は、配線にショートが存在すると仮定したメモリセル７０の断面構造および回路構成を示した図である。
【００３７】
図３（Ａ）は、メモリセル７０の断面構造を示す。図３（Ａ）に示したメモリセル７０は、Ｐ型の半導体基板７０１を有する。半導体基板７０１の上部には、図示しないゲート絶縁層を介してゲート電極７０２が形成される。ゲート電極７０２の上部には、ワード線（ＷＬ）層７０３が形成される。
【００３８】
ゲート電極７０２の両側には、半導体基板７０１の主表面から所定の深さにかけて、相対的に不純物濃度の高いＮ＋型の高濃度不純物領域７０４，７０５が形成される。
【００３９】
高濃度不純物領域７０４の上部には、ビット線コンタクト（ＢＣ）層７０６を介してビット線（ＢＬ）層７０７が形成される。メモリセル７０は、ワード線層７０３とビット線コンタクト層７０６とがショートしていると仮定している。この箇所のショートを、以後「ＷＬ−ＢＣ（ＢＬ）ショート」と称する。
【００４０】
高濃度不純物領域７０５の上部には、ストレージノードコンタクト（ＳＣ）層７０８を介してストレージノード（ＳＮ）領域７０９が凹状に形成される。メモリセル７０は、ワード線層７０３とストレージノードコンタクト層７０８とがショートしていると仮定している。この箇所のショートを、以後「ＷＬ−ＳＣ（ＳＮ）ショート」と称する。
【００４１】
ストレージノード領域７０９の上部には、キャパシタンス領域をはさんでセルプレート領域７１０が凹状に形成される。
【００４２】
図３（Ｂ）は、メモリセル７０の回路構成を示す。図３（Ｂ）に示したメモリセル７０は、アクセス用のＮチャネルＭＯＳトランジスタ７１と、データ記憶用のキャパシタ７２とを備える。
【００４３】
ＮチャネルＭＯＳトランジスタ７１は、ゲートがワード線ＷＬに接続され、ドレイン（ソース）がビット線ＢＬに接続される。キャパシタ７２は、一方端がストレージノードＳＮを介してＮチャネルＭＯＳトランジスタ７１のソース（ドレイン）と接続され、他方端にはセルプレートＣＰを介してセルプレート電位ＶＣＰが与えられる。通常、セルプレート電位ＶＣＰは、電源電位ＶＣＣの１／２に設定される。
【００４４】
図３（Ｂ）に示すように、メモリセル７０は、ワード線ＷＬとビット線ＢＬとの間にＷＬ−ＢＣ（ＢＬ）ショートが存在し、ワード線ＷＬとストレージノードＳＮとの間にＷＬ−ＳＣ（ＳＮ）ショートが存在すると仮定している。
【００４５】
再び図２に戻り、上記のようなショートが存在すると仮定したメモリセル７０の回路動作について考える。ワード線ＷＬが選択されてＨレベルになると、ビット線ＢＬおよび図３に示したストレージノードＳＮも同時にＨレベルにまで引き上げられる。そのため、メモリセル７０は、ストレージノードＳＮがＬレベルである場合の読出しができず、エラーが発生する。
【００４６】
しかし、これらのショートの抵抗値が大きく通常モードでは不良が顕在化しない場合には、センスアンプ遅延モードと呼ばれるテストモードによって不良を顕在化させるのが有効である。このセンスアンプ遅延モード（ＳＡ遅延モードとも記す）について次に説明する。
【００４７】
図４は、図２に示したこの発明を説明する背景としてのメモリマット７におけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００４８】
まず、比較のため、通常モードの場合について説明する。
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００４９】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００５０】
時刻ｔ３にワード線ＷＬｘがＨレベルに立上がることによって、図２のメモリセル７０からビット線ＢＬにデータが読み出される。このデータ読出しを受けて、時刻ｔ５にビット線ＢＬの電位がＬレベルに振れる。
【００５１】
時刻ｔ４にロウアドレスストローブ信号／ＲＡＳがＨレベルとなり、時刻ｔ６にクロック信号ＣＬＫがＬレベルとなる。時刻ｔ３にワード線ＷＬｘがＨレベルとなるのを受けて、時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【００５２】
時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が図２のセンスアンプ２０によって増幅される。その結果、ビット線対ＢＬ，／ＢＬはそれぞれＬレベル，Ｈレベルとなり、メモリセル７０にＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するにもかかわらず、通常モードでは不良が顕在化しない。
【００５３】
次に、センスアンプ遅延モードの場合について説明する。
センスアンプ遅延モードでは、ロウアドレスストローブ信号／ＲＡＳの立上がり時刻をｔ４からｔ９に遅延させる。
【００５４】
ロウアドレスストローブ信号／ＲＡＳの立上がり時刻がｔ４からｔ９に遅延されることによって、センスアンプ活性信号ＳＡＣＴの立上がり時刻もｔ７からｔ１１に遅延される。それにより、ビット線対ＢＬ，／ＢＬ間の微小電位差が増幅される時刻もｔ８からｔ１２に遅延される。
【００５５】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ５においてＬレベルに振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともにＬレベルからＨレベルの方向へ変化する。
【００５６】
その結果、ビット線ＢＬの電位は、時刻ｔ１０においてＬレベルからＨレベルに転換する。したがって、時刻ｔ１２にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなり、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【００５７】
このように、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートのようなメモリセルの不良に対して、これまでに説明したセンスアンプ遅延モードは一定の効果を発揮する。
【００５８】
しかしながら、上記のようなセンスアンプ遅延モードだけでメモリセルの不良症状を加速しようとすると、テストに非常に長い時間がかかる。このテスト時間は、近年の半導体記憶装置におけるデザインルールの縮小でリーク電流が微小になればなるほど長時間化する。
【００５９】
そのため、上記のようなセンスアンプ遅延モードだけでメモリセルの不良症状を加速しようとすると、テストに時間をかけないためには、バーンインなどの手法でリーク電流をある程度増やす必要があった。このような問題点を解決するための実施の形態について、次の実施の形態１で詳細に説明する。
【００６０】
［実施の形態１］
図５は、この発明の実施の形態１によるメモリマット７Ａの一部回路構成を示した回路図である。
【００６１】
図５に示すように、実施の形態１のメモリマット７Ａは、この発明を説明する背景としてのメモリマット７におけるビット線イコライズ回路３０がビット線イコライズ回路３０ａに置き換えられた構成となっている。
【００６２】
ビット線イコライズ回路３０ａは、ＮチャネルＭＯＳトランジスタ３１ａ，３２ａを含む。ＮチャネルＭＯＳトランジスタ３１ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡにイコライズする。一方、ＮチャネルＭＯＳトランジスタ３２ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線／ＢＬをビット線電位ＶＢＬＢにイコライズする。
【００６３】
つまり、実施の形態１のビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢにそれぞれイコライズする。
【００６４】
ビット線電位ＶＢＬＡ，ＶＢＬＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態１のビット線イコライズ回路３０ａは、通常モード時においては、この発明を説明する背景としてのビット線イコライズ回路３０と等価である。ビット線電位ＶＢＬＡ，ＶＢＬＢは、たとえば外部ピンからの直接入力とすることにより、外部からの制御が可能となる。
【００６５】
図６は、図５に示した実施の形態１のメモリマット７Ａにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００６６】
図６は、センスアンプ遅延モードの場合を示している。そのため、ビット線対ＢＬ，／ＢＬは、初期状態においてそれぞれビット線電位ＶＢＬＡ，ＶＢＬＢ（ＶＢＬＡ＞ＶＢＬＢ）にイコライズされている。
【００６７】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００６８】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００６９】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がる。ワード線ＷＬｘがＨレベルに立上がることによって、図５のメモリセル７０からビット線ＢＬにデータが読み出される。一方、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がることによって、ビット線対ＢＬ，／ＢＬがフローティング状態となる。フローティング状態のビット線ＢＬにデータが読み出されることにより、時刻ｔ４において、ビット線ＢＬの電位がＬレベル方向に振れる。
【００７０】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【００７１】
時刻ｔ７にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が図５のセンスアンプ２０によって増幅される。
【００７２】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【００７３】
したがって、時刻ｔ８にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【００７４】
実施の形態１のセンスアンプ遅延モードでは、初期状態におけるビット線ＢＬの電位ＶＢＬＡがビット線／ＢＬの電位ＶＢＬＢより高く設定されているため、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【００７５】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【００７６】
以上のように、実施の形態１によれば、ビット線ＢＬに対するビット線電位ＶＢＬＡとビット線／ＢＬに対するビット線電位ＶＢＬＢとに電位差を設けることによって、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【００７７】
［実施の形態２］
実施の形態１では、ワード線１本に対してビット線対の一方ずつに１メモリセルを選択するシングルメモリセル構成のＤＲＡＭについて説明した。しかし、近年では、ワード線１本に対してビット線対の双方にそれぞれ１メモリセルを選択するツインメモリセル構成のＤＲＡＭを使用する場合が増えてきている。
【００７８】
ツインメモリセル構成のＤＲＡＭは、メモリセルからビット線対に読み出されるデータが常に相補なため、シングルメモリセル構成のＤＲＡＭと比較して、読出し動作が安定し、しかもメモリセル容量が見かけ上２倍程度に見えるという利点がある。
【００７９】
しかしながら、メモリセルにＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートのような不良が存在した場合、ツインメモリセル構成のＤＲＡＭは、シングルメモリセル構成のＤＲＡＭと比較して、センスアンプ遅延モード等による不良症状の加速が逆に困難となる。
【００８０】
なぜなら、ツインメモリセル構成のＤＲＡＭにおいてセンスアンプ遅延モードを使用した場合、ビット線対に互いに相補なデータが読み出されるため、シングルメモリセル構成のＤＲＡＭと比較して、リーク電流によってビット線対間の電位差が反転するまでに時間が非常にかかってしまうからである。
【００８１】
上記のような問題点は、実施の形態１のように、ビット線イコライズ回路３０をビット線イコライズ回路３０ａに置き換えることによっても解決可能である。ここでは、上記のような問題点を解決する他の実施の形態について、以降の実施の形態２，３，４で詳細に説明する。
【００８２】
図７は、この発明の実施の形態２によるメモリマット７Ｂの一部回路構成を示した回路図である。
【００８３】
図７に示すように、実施の形態２のメモリマット７Ｂは、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０ａと、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【００８４】
センスアンプ２０およびビット線イコライズ回路３０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。
【００８５】
ビット線分離制御回路４０ａは、ＮチャネルＭＯＳトランジスタ４１ａ，４２ａを含む。ＮチャネルＭＯＳトランジスタ４１ａは、ビット線分離信号ＢＬＩＡに応じて、ビット線ＢＬを電気的に接続／分離する。ＮチャネルＭＯＳトランジスタ４２ａは、ビット線分離信号ＢＬＩＢに応じて、ビット線／ＢＬを電気的に接続／分離する。
【００８６】
つまり、実施の形態２のビット線分離制御回路４０ａは、ビット線分離信号ＢＬＩＡに応じてビット線ＢＬを電気的に接続／分離し、ビット線分離信号ＢＬＩＢに応じてビット線／ＢＬを電気的に接続／分離する。
【００８７】
ビット線分離信号ＢＬＩＡ，ＢＬＩＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態２のビット線分離制御回路４０ａは、通常モード時においては、実施の形態１のビット線分離制御回路４０と等価である。
【００８８】
メモリセル５０は、ワード線ＷＬｘ−１およびビット線／ＢＬに対応して設けられる。メモリセル６０は、ワード線ＷＬｘ−１およびビット線ＢＬに対応して設けられる。メモリセル７０は、ワード線ＷＬｘおよびビット線ＢＬに対応して設けられる。メモリセル８０は、ワード線ＷＬｘおよびビット線／ＢＬに対応して設けられる。メモリセル９０は、ワード線ＷＬｘ＋１およびビット線／ＢＬに対応して設けられる。メモリセル１００は、ワード線ＷＬｘ＋１およびビット線ＢＬに対応して設けられる。
【００８９】
このように、実施の形態２のメモリセル５０〜１００は、メモリセル５０，６０がワード線ＷＬｘ−１を共有し、メモリセル７０，８０がワード線ＷＬｘを共有し、メモリセル９０，１００がワード線ＷＬｘ＋１を共有するツインメモリセル構成を有する。
【００９０】
図８は、図７に示した実施の形態２のメモリマット７Ｂにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【００９１】
図８は、センスアンプ遅延モードの場合を示している。ビット線対ＢＬ，／ＢＬは、初期状態において、ともにビット線電位ＶＢＬにイコライズされている。
【００９２】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【００９３】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【００９４】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線分離信号ＢＬＩＡが立ち下がる。なお、ビット線分離信号ＢＬＩＢは、ずっとＨレベルである。ビット線分離信号ＢＬＩＡが立ち下がることによって、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬのみが、ビット線電位ＶＢＬにイコライズされていた状態からフローティング状態に変化する。
【００９５】
そのため、時刻ｔ３におけるビット線分離信号ＢＬＩＡの立下りを受けて、時刻ｔ４において、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬの電位のみがＬレベルに振れる。
【００９６】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がるのと同時に、ビット線分離信号ＢＬＩＡがＨレベルに立上がる。
【００９７】
時刻ｔ７にビット線イコライズ信号ＢＬＥＱが立ち下がるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図７のセンスアンプ２０によって増幅される。
【００９８】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【００９９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１００】
実施の形態２のセンスアンプ遅延モードでは、ビット線対ＢＬ，／ＢＬの各々に対してビット線分離信号ＢＬＩＡ，ＢＬＩＢを別々に設定することにより、データ読出し時にビット線対の一方だけがフローティング状態となるようにしている。
【０１０１】
そのため、データ読出し時にはビット線対の一方の電位だけがＬレベル（またはＨレベル）に振れるので、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１０２】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１０３】
以上のように、実施の形態２によれば、ツインメモリセル構成を有する半導体記憶装置において、ビット線対ＢＬ，／ＢＬの各々に対してビット線分離信号ＢＬＩＡ，ＢＬＩＢを別々に設定することにより、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１０４】
［実施の形態３］
図９は、この発明の実施の形態３によるメモリマット７Ｃの一部回路構成を示した回路図である。
【０１０５】
図９に示すように、実施の形態３のメモリマット７Ｃは、センスアンプ２０と、ビット線イコライズ回路３０ｂと、ビット線分離制御回路４０と、メモリセル５０，６０，７０，８０，９０，１００とを含む。
【０１０６】
センスアンプ２０およびビット線分離制御回路４０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。また、メモリセル５０〜１００は、図７に示した実施の形態２のメモリマット７と同様のツインメモリセル構成なので、ここでは説明を繰り返さない。
【０１０７】
ビット線イコライズ回路３０ｂは、ＮチャネルＭＯＳトランジスタ３１ｂ，３２ｂを含む。ＮチャネルＭＯＳトランジスタ３１ｂは、ビット線イコライズ信号ＢＬＥＱＡの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬにイコライズする。一方、ＮチャネルＭＯＳトランジスタ３２ｂは、ビット線イコライズ信号ＢＬＥＱＢの活性化に応じて、ビット線／ＢＬをビット線電位ＶＢＬにイコライズする。
【０１０８】
つまり、実施の形態３のビット線イコライズ回路３０ｂは、ビット線イコライズ信号ＢＬＥＱＡの活性化に応じてビット線ＢＬをビット線電位ＶＢＬにイコライズし、ビット線イコライズ信号ＢＬＥＱＢの活性化に応じてビット線／ＢＬをビット線電位ＶＢＬにイコライズする。
【０１０９】
ビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態３のビット線イコライズ回路３０ｂは、通常モード時においては、実施の形態２のビット線イコライズ回路３０と等価である。
【０１１０】
図１０は、図９に示した実施の形態３のメモリマット７Ｃにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【０１１１】
図１０は、センスアンプ遅延モードの場合を示している。ビット線対ＢＬ，／ＢＬは、初期状態において、共にビット線電位ＶＢＬにイコライズされている。
【０１１２】
時刻ｔ１において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【０１１３】
時刻ｔ２において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【０１１４】
時刻ｔ３において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱＡがＬレベルに立ち下がる。ビット線イコライズ信号ＢＬＥＱＡが立ち下がることによって、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬのみが、ビット線電位ＶＢＬにイコライズされていた状態からフローティング状態に変化する。
【０１１５】
そのため、時刻ｔ３におけるビット線イコライズ信号ＢＬＥＱＡの立下りを受けて、時刻ｔ４において、ビット線対ＢＬ，／ＢＬのうちビット線ＢＬの電位のみがＬレベルに振れる。
【０１１６】
時刻ｔ５にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ６にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ６にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱＢがＬレベルに立ち下がる。
【０１１７】
時刻ｔ７にビット線イコライズ信号ＢＬＥＱＢが立ち下がるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図９のセンスアンプ２０によって増幅される。
【０１１８】
メモリセル７０にはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ４においてＬレベル方向に振れていたビット線ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともに電位変化の方向がＬレベルからＨレベルへと変化する。
【０１１９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１２０】
実施の形態３のセンスアンプ遅延モードでは、ビット線対ＢＬ，／ＢＬの各々に対してビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢを別々に設定することにより、データ読出し時にビット線対の一方だけがフローティング状態となるようにしている。
【０１２１】
そのため、データ読出し時にはビット線対の一方の電位だけがＬレベル（またはＨレベル）に振れるので、時刻ｔ４にＬレベル方向に振れたビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１２２】
これにより、メモリセル７０に存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１２３】
以上のように、実施の形態３によれば、ツインメモリセル構成を有する半導体記憶装置において、ビット線対ＢＬ，／ＢＬの各々に対してビット線イコライズ信号ＢＬＥＱＡ，ＢＬＥＱＢを別々に設定することにより、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１２４】
［実施の形態４］
図１１は、この発明の実施の形態４によるメモリマット７Ｄの一部回路構成を示した回路図である。
【０１２５】
図１１に示すように、実施の形態４のメモリマット７Ｄは、センスアンプ２０と、ビット線イコライズ回路３０と、ビット線分離制御回路４０と、メモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａとを含む。
【０１２６】
センスアンプ２０，ビット線イコライズ回路３０，およびビット線分離制御回路４０は、図２に示したこの発明を説明する背景としてのメモリマット７と同様なので、ここでは説明を繰り返さない。
【０１２７】
メモリセル６０ａ，７０ａ，１００ａは、セルプレート電位ＶＣＰＡが与えられる点以外は、実施の形態２，３のメモリセル６０，７０，１００と同じである。メモリセル５０ｂ，８０ｂ，９０ｂは、セルプレート電位ＶＣＰＢが与えられる点以外は、実施の形態２，３のメモリセル５０，８０，９０と同じである。
【０１２８】
つまり、実施の形態４のメモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａは、ビット線ＢＬに接続されたメモリセル６０ａ，７０ａ，１００ａにはセルプレート電位ＶＣＰＡが与えられ、ビット線／ＢＬに接続されたメモリセル５０ｂ，８０ｂ，９０ｂにはセルプレート電位ＶＣＰＢが与えられる。
【０１２９】
セルプレート電位ＶＣＰＡ，ＶＣＰＢは、センスアンプ遅延モード時においてのみ互いに異なり、通常モード時では互いに等しい。すなわち、実施の形態４のメモリセル５０ｂ，６０ａ，７０ａ，８０ｂ，９０ｂ，１００ａは、通常モード時においては、実施の形態２のメモリセル５０，６０，７０，８０，９０，１００と等価である。セルプレート電位ＶＣＰＡ，ＶＣＰＢは、たとえば外部ピンからの直接入力とすることにより、外部からの制御が可能となる。
【０１３０】
図１２は、図１１に示した実施の形態４のメモリマット７Ｄにおけるメモリセル７０ａの回路動作を説明するためのタイミング図である。
【０１３１】
図１２は、センスアンプ遅延モードの場合（時刻ｔ１以降）を示している。
時刻ｔ１において、それまで等しかったセルプレート電位ＶＣＰＡ，ＶＣＰＢがＨレベル方向，Ｌレベル方向にそれぞれシフトする。
【０１３２】
時刻ｔ２において、外部から入力されるロウアドレスストローブ信号／ＲＡＳ（図１参照）がＬレベルとなる。
【０１３３】
時刻ｔ３において、外部から入力されるクロック信号ＣＬＫ（図１参照）がＨレベルとなり、ＡＣＴコマンドが発生する。このＡＣＴコマンドを受けて、時刻ｔ３にワード線ＷＬｘがＨレベルに立上がる。
【０１３４】
時刻ｔ４において、ワード線ＷＬｘがＨレベルに立上がると同時に、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がる。ワード線ＷＬｘがＨレベルに立上がることによって、図１１のメモリセル７０ａからビット線ＢＬにデータが読み出される。一方、ビット線イコライズ信号ＢＬＥＱがＬレベルに立ち下がることによって、ビット線対ＢＬ，／ＢＬがフローティング状態となる。
【０１３５】
このように、フローティング状態のビット線ＢＬにデータが読み出されることにより、時刻ｔ５において、ビット線対ＢＬ，／ＢＬの電位がそれぞれＬレベル方向，Ｈレベル方向に振れる。
【０１３６】
時刻ｔ６にはクロック信号ＣＬＫがＬレベルとなり、時刻ｔ７にはロウアドレスストローブ信号／ＲＡＳがＨレベルとなる。時刻ｔ７にロウアドレスストローブ信号／ＲＡＳがＨレベルとなるのを受けて、時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がる。
【０１３７】
時刻ｔ８にセンスアンプ活性信号ＳＡＣＴがＨレベルに立上がるのを受けて、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が図１１のセンスアンプ２０によって増幅される。
【０１３８】
メモリセル７０ａにはＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートが存在するため、時刻ｔ５においてそれぞれＬレベル方向，Ｈレベル方向に振れていたビット線対ＢＬ，／ＢＬの電位は、ワード線ＷＬｘからビット線ＢＬに流れる微小電流の影響を受けて、時間の経過とともにビット線ＢＬの電位がＬレベルからＨレベルの方向に変化する。
【０１３９】
したがって、時刻ｔ９にビット線対ＢＬ，／ＢＬ間の微小電位差が増幅されたとき、ビット線対ＢＬ，／ＢＬはそれぞれＨレベル，Ｌレベルとなる。その結果、メモリセル７０ａに存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーが検出される。
【０１４０】
実施の形態４のセンスアンプ遅延モードでは、セルプレート電位ＶＣＰＡ，ＶＣＰＢが互いに異なる電位を有する。ゆえに、各メモリセルにおけるストレージノードＳＮ（図３の説明参照）の電位は、ビット線ＢＬに接続されたメモリセル６０ａ，７０ａ，１００ａではＨレベル方向に、ビット線／ＢＬに接続されたメモリセル５０ｂ，８０ｂ，９０ｂではＬレベル方向に、それぞれシフトする。
【０１４１】
したがって、実施の形態４のセンスアンプ遅延モードでは、時刻ｔ５においてフローティング状態のビット線ＢＬにデータが読み出される際、ビット線対ＢＬ，／ＢＬの電位がそれぞれＨレベル方向，Ｌレベル方向に変化する。そのため、時刻ｔ５にそれぞれＬレベル方向，Ｈレベル方向に振れるビット線対ＢＬ，／ＢＬの電位差が小さくなり、ビット線ＢＬの電位は、相対的に早くＬレベルからＨレベルに転換する。
【０１４２】
これにより、メモリセル７０ａに存在するＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーをより早く検出することが可能となる。
【０１４３】
以上のように、実施の形態４によれば、ビット線ＢＬに接続されたメモリセルに対するセルプレート電位ＶＣＰＡとビット線／ＢＬに接続されたメモリセルに対するセルプレート電位ＶＣＰＢとに電位差を設けることによって、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【０１４４】
なお、実施の形態４で説明した実施の形態は、実施の形態１のようなシングルメモリセル構成を有する半導体記憶装置に対しても適応可能である。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４６】
【発明の効果】
以上のように、この発明によれば、回路面積を増大させずに回路不良をより早く検出することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体記憶装置の一例であるＤＲＡＭ１３の概略的な全体構成を示す概略ブロック図である。
【図２】この発明を説明する背景としてのメモリマット７の一部回路構成を示した回路図である。
【図３】配線にショートが存在すると仮定したメモリセル７０の断面構造および回路構成を示した図である。
【図４】図２に示したこの発明を説明する背景としてのメモリマット７におけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図５】この発明の実施の形態１によるメモリマット７Ａの一部回路構成を示した回路図である。
【図６】図５に示した実施の形態１のメモリマット７Ａにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図７】この発明の実施の形態２によるメモリマット７Ｂの一部回路構成を示した回路図である。
【図８】図７に示した実施の形態２のメモリマット７Ｂにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図９】この発明の実施の形態３によるメモリマット７Ｃの一部回路構成を示した回路図である。
【図１０】図９に示した実施の形態３のメモリマット７Ｃにおけるメモリセル７０の回路動作を説明するためのタイミング図である。
【図１１】この発明の実施の形態４によるメモリマット７Ｄの一部回路構成を示した回路図である。
【図１２】図１１に示した実施の形態４のメモリマット７Ｄにおけるメモリセル７０ａの回路動作を説明するためのタイミング図である。
【符号の説明】
１ 内部電源電位発生回路、２ コマンドデコーダ＋クロック発生回路、３ 行および列アドレスバッファ、４ 行デコーダ、５ 冗長行デコーダ、６ 列デコーダ、７，７Ａ，７Ｂ，７Ｃ，７Ｄ メモリマット、８ メモリアレイ、９ 冗長メモリアレイ、１０ センスアンプ＋入出力制御回路、１１ 入力バッファ、１２ 出力バッファ、１３ ＤＲＡＭ、２０ センスアンプ、３０，３０ａ，３０ｂ ビット線イコライズ回路、４０，４０ａ ビット線分離制御回路、５０，５０ｂ，６０，６０ａ，７０，７０ａ，８０，８０ｂ，９０，９０ｂ，１００，１００ａ メモリセル、５１，５１ｂ，６１，６１ａ，７１，７１ａ，８１，８１ｂ，９１，９１ｂ，１０１，１０１ａ ＮチャネルＭＯＳトランジスタ、５２，５２ｂ，６２，６２ａ，７２，７２ａ，８２，８２ｂ，９２，９２ｂ，１０２，１０２ａ キャパシタ、７０１ 半導体基板、７０２ ゲート電極、７０３ワード線層、７０４，７０５ 高濃度不純物領域、７０６ ビット線コンタクト層、７０７ ビット線層、７０８ ストレージノードコンタクト層、７０９ ストレージノード領域、７１０ セルプレート領域。
Claims (8)
- 動作状態をテストするテストモードを有するシングルメモリセル構成の半導体記憶装置であって、
行方向に配置される複数のワード線と、
列方向に配置されるビット線対と、
前記複数のワード線の１本に対して前記ビット線対の一方ずつに１メモリセルが配置される複数のメモリセルと、
前記ビット線対の電位をイコライズするビット線イコライズ回路と、
前記ビット線対を電気的に接続／分離するビット線分離制御回路とを備え、
前記テストモードにおいて、前記ビット線イコライズ回路または前記ビット線分離制御回路により前記複数のビット線対の各々の電位を個別に制御できる、半導体記憶装置。 - 動作状態をテストするテストモードを有するツインメモリセル構成の半導体記憶装置であって、
行方向に配置される複数のワード線と、
列方向に配置されるビット線対と、
前記複数のワード線の１本に対して前記ビット線対の双方にそれぞれ１メモリセルが配置される複数のメモリセルと、
前記ビット線対の電位をイコライズするビット線イコライズ回路と、
前記ビット線対を電気的に接続／分離するビット線分離制御回路とを備え、
前記テストモードにおいて、前記ビット線イコライズ回路または前記ビット線分離制御回路により前記複数のビット線対の各々の電位を個別に制御できる、半導体記憶装置。 - 前記ビット線イコライズ回路は、ビット線イコライズ信号に応じて、前記ビット線対の一方線を第１のビット線電位に、前記ビット線対の他方線を第２のビット線電位にそれぞれイコライズする、請求項１または２に記載の半導体記憶装置。
- 前記ビット線分離制御回路は、第１のビット線分離信号に応じて前記ビット線対の一方線を電気的に接続／分離し、第２のビット線分離信号に応じて前記ビット線対の他方線を電気的に接続／分離する、請求項１または２に記載の半導体記憶装置。
- 前記ビット線イコライズ回路は、第１のビット線イコライズ信号に応じて前記ビット線対の一方線を、第２のビット線イコライズ信号に応じて前記ビット線対の他方線をそれぞれイコライズする、請求項１または２に記載の半導体記憶装置。
- 動作状態をテストするテストモードを有する半導体記憶装置であって、
行方向に配置される複数のワード線と、
列方向に配置されるビット線対と、
第１のセルプレート電位が与えられる前記ビット線対の一方線に接続された第１のメモリセル群と、
第２のセルプレート電位が与えられる前記ビット線対の他方線に接続された第２のメモリセル群とを備える、半導体記憶装置。 - 前記複数のワード線の１本に対して前記ビット線対の一方ずつに１メモリセルが配置されるシングルメモリセル構成を有する、請求項６に記載の半導体記憶装置。
- 前記複数のワード線の１本に対して前記ビット線対の双方にそれぞれ１メモリセルが配置されるツインメモリセル構成を有する、請求項６に記載の半導体記憶装置。
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