JPH0737399A - メモリテスト方法 - Google Patents
メモリテスト方法Info
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- JPH0737399A JPH0737399A JP3319155A JP31915591A JPH0737399A JP H0737399 A JPH0737399 A JP H0737399A JP 3319155 A JP3319155 A JP 3319155A JP 31915591 A JP31915591 A JP 31915591A JP H0737399 A JPH0737399 A JP H0737399A
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- Japan
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- memory
- test
- address
- bit
- data
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Abstract
(57)【要約】
【目的】 本発明は、メモリテスト方法に関し、メモリ
テストを効率良く行えるようにして、テスト時間を短縮
することを目的とする。 【構成】 被試験メモリ21の全ビットに、ベースアド
レスから順次データを書き込み、一定時間経過後、書き
込んだデータの読み出しテストを繰り返しながら、複数
の項目についてテストを行うメモリテスト方法におい
て、先ず、被試験メモリ21に印加する電圧を、規定レ
ベル以下にして、最初に不良となるビットを抽出し、以
降のテスト時には、抽出された不良ビットのアドレス
を、ベースアドレスとして、前記テストを実行するよう
に構成する。
テストを効率良く行えるようにして、テスト時間を短縮
することを目的とする。 【構成】 被試験メモリ21の全ビットに、ベースアド
レスから順次データを書き込み、一定時間経過後、書き
込んだデータの読み出しテストを繰り返しながら、複数
の項目についてテストを行うメモリテスト方法におい
て、先ず、被試験メモリ21に印加する電圧を、規定レ
ベル以下にして、最初に不良となるビットを抽出し、以
降のテスト時には、抽出された不良ビットのアドレス
を、ベースアドレスとして、前記テストを実行するよう
に構成する。
Description
【0001】
【産業上の利用分野】本発明は、DRAM、あるいはS
RAM等の半導体メモリ(LSI)をテストする際に利
用されるメモリテスト方法に関する。
RAM等の半導体メモリ(LSI)をテストする際に利
用されるメモリテスト方法に関する。
【0002】
【従来の技術】図6は従来のメモリのセル構造を示した
図であり、AはDRAMのセル構造、BはSRAMのセ
ル構造を示す。また、図7は従来のテスト方法説明図を
示す。
図であり、AはDRAMのセル構造、BはSRAMのセ
ル構造を示す。また、図7は従来のテスト方法説明図を
示す。
【0003】図中、Q1 〜Q4 はトランジスタ、R1 、
R2 は抵抗、C1 はコンデンサ、Vccは電源、1はワ
ードライン、2はビットラインを示す。従来、メモリ
(半導体メモリ)には、各種のものが知られていた。こ
れらのメモリの内、DRAM(ダイナミックRAM)及
びSRAM(スタティックRAM)のセル構造を図6に
示す。
R2 は抵抗、C1 はコンデンサ、Vccは電源、1はワ
ードライン、2はビットラインを示す。従来、メモリ
(半導体メモリ)には、各種のものが知られていた。こ
れらのメモリの内、DRAM(ダイナミックRAM)及
びSRAM(スタティックRAM)のセル構造を図6に
示す。
【0004】DRAMのメモリセルは、例えば図6のA
に示したように、ワードライン1とビットライン2に接
続されたトランジスタ(FET)Q1 と、このトランジ
スタQ1 に接続されたコンデンサC1 とで構成されてい
る。
に示したように、ワードライン1とビットライン2に接
続されたトランジスタ(FET)Q1 と、このトランジ
スタQ1 に接続されたコンデンサC1 とで構成されてい
る。
【0005】このようなセル構造のDRAMでは、トラ
ンジスタQ1 を介してコンデンサC 1 を充電し、該コン
デンサC1 に電荷を蓄積することにより、情報の記憶を
行う。しかし、前記コンデンサC1 に蓄積された電荷
は、時間の経過と共に消失する。
ンジスタQ1 を介してコンデンサC 1 を充電し、該コン
デンサC1 に電荷を蓄積することにより、情報の記憶を
行う。しかし、前記コンデンサC1 に蓄積された電荷
は、時間の経過と共に消失する。
【0006】そこで、一定時間毎にリフレッシュを行っ
て、コンデンサC1 に電荷を蓄積することにより、情報
の記憶状態を維持している。また、SRAMのメモリセ
ルは、通常の場合、図6のBに示したように、フリップ
フロップ回路を基本構造としている。この例では、SR
AMのメモリセルは、トランジスタQ1 〜Q4 と抵抗R
1 、R2 等で構成されている。
て、コンデンサC1 に電荷を蓄積することにより、情報
の記憶状態を維持している。また、SRAMのメモリセ
ルは、通常の場合、図6のBに示したように、フリップ
フロップ回路を基本構造としている。この例では、SR
AMのメモリセルは、トランジスタQ1 〜Q4 と抵抗R
1 、R2 等で構成されている。
【0007】ところで、メモリの異常は、電荷のリーク
によるビット反転がその主なものである。例えば前記の
ようなセル構造のDRAMでは、コンデンサC1 の電荷
の基板ヘリークが大きいとビット反転する。
によるビット反転がその主なものである。例えば前記の
ようなセル構造のDRAMでは、コンデンサC1 の電荷
の基板ヘリークが大きいとビット反転する。
【0008】また、前記構成のSRAMでは、データを
保持するため、例えば抵抗R2 を介して電源Vccより
トランジスタQ4 に流れ込む電流の量に比較して、トラ
ンジスタQ2 等を介してリークする電流が多いとビット
反転を引き起こすことがある。
保持するため、例えば抵抗R2 を介して電源Vccより
トランジスタQ4 に流れ込む電流の量に比較して、トラ
ンジスタQ2 等を介してリークする電流が多いとビット
反転を引き起こすことがある。
【0009】これらのリークの多いメモリセルを見つけ
るには、電源電圧を低下させ、電流量を少なくすること
で発見できる。そこで従来、次のようなテストを実施し
て、メモリの異常を見つけていた。以下、メモリテスト
方法の1例を図7に基づいて説明する。
るには、電源電圧を低下させ、電流量を少なくすること
で発見できる。そこで従来、次のようなテストを実施し
て、メモリの異常を見つけていた。以下、メモリテスト
方法の1例を図7に基づいて説明する。
【0010】図7に示したメモリテスト方法は、一般的
に用いられている方法であって、通称「MARCH」パ
ターンと呼ばれている。この例では、メモリアドレスを
「0」〜「FFFFFF」までとする。また、ベースア
ドレスは「0」である。
に用いられている方法であって、通称「MARCH」パ
ターンと呼ばれている。この例では、メモリアドレスを
「0」〜「FFFFFF」までとする。また、ベースア
ドレスは「0」である。
【0011】図7に示した「OW」は、各アドレスにデ
ータ「0」を書き込むことを示し、「ORIW」は、デ
ータ「0」を読み出して、データ「1」を書き込むこと
を示す。また、「IROW」は、データ「1」を読み出
し,データ「0」を書き込むことを示している。
ータ「0」を書き込むことを示し、「ORIW」は、デ
ータ「0」を読み出して、データ「1」を書き込むこと
を示す。また、「IROW」は、データ「1」を読み出
し,データ「0」を書き込むことを示している。
【0012】テスト時には、先ず、メモリの電源電圧を
所定の値(例えば5V)とし、アドレス「0」から「F
FFFFF」まで順次、データ「0」を書き込む(O
W)。その後、アドレス「0」から「FFFFFF」ま
で順次、書き込んだデータ「0」を読み出し、新しくデ
ータ「1」を書き込む動作(ORIW)を繰り返す。
所定の値(例えば5V)とし、アドレス「0」から「F
FFFFF」まで順次、データ「0」を書き込む(O
W)。その後、アドレス「0」から「FFFFFF」ま
で順次、書き込んだデータ「0」を読み出し、新しくデ
ータ「1」を書き込む動作(ORIW)を繰り返す。
【0013】次に、アドレス「FFFFFF」から
「0」まで順次書き込んだデータ「1」を読み出し、新
しくデータ「0」を書き込む動作(IROW)を繰り返
す。以降、同様な動作を繰り返して行う。
「0」まで順次書き込んだデータ「1」を読み出し、新
しくデータ「0」を書き込む動作(IROW)を繰り返
す。以降、同様な動作を繰り返して行う。
【0014】前記のようにして、各アドレスにデータ
「0」と「1」を交互に書き込むと共に、書き込んだデ
ータを一定時間経過後に読み出す動作を繰り返して行う
ことにより、メモリテストを行うものである。
「0」と「1」を交互に書き込むと共に、書き込んだデ
ータを一定時間経過後に読み出す動作を繰り返して行う
ことにより、メモリテストを行うものである。
【0015】その結果、読み出したデータに異常があれ
ば(図7では、アドレス「FFFFFF」の「ORI
W」で異常発見としてある)、そのアドレスのメモリセ
ルが異常であるとして検出する。
ば(図7では、アドレス「FFFFFF」の「ORI
W」で異常発見としてある)、そのアドレスのメモリセ
ルが異常であるとして検出する。
【0016】また、前記のテストで全く異常が検出でき
なかった場合には、電源電圧を少し下げて、前記のテス
トを繰り返す。このようにして、異常が発見されるま
で、少しづつ電源電圧を下げながら前記のテストを繰り
返して行うと、電源電圧の下限値が求められる。
なかった場合には、電源電圧を少し下げて、前記のテス
トを繰り返す。このようにして、異常が発見されるま
で、少しづつ電源電圧を下げながら前記のテストを繰り
返して行うと、電源電圧の下限値が求められる。
【0017】なお、メモリテスト方法としては、前記の
方法以外にも各種の方法が実施されている(例えば、通
称「GALOPING」と呼ばれるテスト方法等があ
る)。また、テスト項目としては、例えばアクセスタ
イムの測定、セットアップタイムの測定、ホールド
タイムの測定、ライトパルス幅の測定等があり、各種
のテスト方法により実施されている。
方法以外にも各種の方法が実施されている(例えば、通
称「GALOPING」と呼ばれるテスト方法等があ
る)。また、テスト項目としては、例えばアクセスタ
イムの測定、セットアップタイムの測定、ホールド
タイムの測定、ライトパルス幅の測定等があり、各種
のテスト方法により実施されている。
【0018】次に、前記メモリテスト方法によるテスト
時間の例を示す。 (例1)16MbitのDRAMを、「MARCH」パ
ターンでテストした場合、サイクルタイム=100n
S、スキャン回数=5とする。この場合、メモリ容量=
16×106 、パターン表裏(0/1)=2、であるか
ら、テスト時間T1 =(サイクルタイム)×(メモリ容
量)×(スキャン回数)×(パターン表裏)=100×
16×106 ×5×2=16秒となる。
時間の例を示す。 (例1)16MbitのDRAMを、「MARCH」パ
ターンでテストした場合、サイクルタイム=100n
S、スキャン回数=5とする。この場合、メモリ容量=
16×106 、パターン表裏(0/1)=2、であるか
ら、テスト時間T1 =(サイクルタイム)×(メモリ容
量)×(スキャン回数)×(パターン表裏)=100×
16×106 ×5×2=16秒となる。
【0019】(例2)前記例(1)において、「MAR
CH」パターンを用いて電圧の下限を求めようとする
と、次のようになる、例えば分解能20mVまで求めよ
うとすると、3Vからサーチし、4.0V程度の値が得ら
れた場合、4.0(V)−3.0(V)=1.0(V)である
から、1.0/0.02=50となり、テスト時間T2 =1
6(秒)×50=800秒=13.3分となる。
CH」パターンを用いて電圧の下限を求めようとする
と、次のようになる、例えば分解能20mVまで求めよ
うとすると、3Vからサーチし、4.0V程度の値が得ら
れた場合、4.0(V)−3.0(V)=1.0(V)である
から、1.0/0.02=50となり、テスト時間T2 =1
6(秒)×50=800秒=13.3分となる。
【0020】(例3)通称「GALOPING」と呼ば
れる2乗系パターンを用いたテスト方法では、次のよう
なテスト例がある。テスト時間T3 ≒100(ns)×
(16×10 6 )2 =256×105 秒≒7000時
間。
れる2乗系パターンを用いたテスト方法では、次のよう
なテスト例がある。テスト時間T3 ≒100(ns)×
(16×10 6 )2 =256×105 秒≒7000時
間。
【0021】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) 従来のメモリテスト方法は、効率も悪く、テストに
時間がかかる。
のにおいては、次のような課題があった。 (1) 従来のメモリテスト方法は、効率も悪く、テストに
時間がかかる。
【0022】(2) メモリの容量は、例えば3年で4倍と
いうような高集積化がなされており、そのテストに要す
る時間も指数関数的に増大している。従って、メモリの
コストアップの要因ともなる。
いうような高集積化がなされており、そのテストに要す
る時間も指数関数的に増大している。従って、メモリの
コストアップの要因ともなる。
【0023】本発明は、このような従来の課題を解決
し、メモリテストを効率良く行えるようにして、テスト
時間を短縮することを目的とする。
し、メモリテストを効率良く行えるようにして、テスト
時間を短縮することを目的とする。
【0024】
【課題を解決するための手段】図1は本発明の原理図で
あり、(A)はメモリテスタの説明図、(B)はメモリ
テスト方法の処理フローチャートである。
あり、(A)はメモリテスタの説明図、(B)はメモリ
テスト方法の処理フローチャートである。
【0025】図中、16は入力レベル決定回路、18は
出力レベル判定回路、19は比較器、20はフェイルメ
モリ、21は被試験メモリを示す。本発明は上記の課題
を解決するため、次のように構成した。
出力レベル判定回路、19は比較器、20はフェイルメ
モリ、21は被試験メモリを示す。本発明は上記の課題
を解決するため、次のように構成した。
【0026】(1) 被試験メモリ21の全ビットに、ベー
スアドレスから順次、所定のデータ(0/1)を書き込
み、一定時間経過後、書き込んだデータの読み出しテス
トを繰り返しながら、複数の項目についてテストを行う
メモリテスト方法において、先ず、被試験メモリ21に
印加する電圧を、規定レベル以下にして、最初に不良と
なるビットを抽出し、以降のメモリテスト時には、抽出
された不良ビットのアドレスを、ベースアドレスとし
て、前記テストを実行するようにした。
スアドレスから順次、所定のデータ(0/1)を書き込
み、一定時間経過後、書き込んだデータの読み出しテス
トを繰り返しながら、複数の項目についてテストを行う
メモリテスト方法において、先ず、被試験メモリ21に
印加する電圧を、規定レベル以下にして、最初に不良と
なるビットを抽出し、以降のメモリテスト時には、抽出
された不良ビットのアドレスを、ベースアドレスとし
て、前記テストを実行するようにした。
【0027】
【作用】上記構成に基づく本発明の作用を、図1を参照
しながら説明する。図1の(A)に示したメモリテスタ
で、複数項目にわたるメモリテストを実施する。このメ
モリテスタでは、被試験メモリ21に、制御信号(チッ
プセレクト信号
しながら説明する。図1の(A)に示したメモリテスタ
で、複数項目にわたるメモリテストを実施する。このメ
モリテスタでは、被試験メモリ21に、制御信号(チッ
プセレクト信号
【0028】
【数1】
【0029】リード/ライト信号R/W等)を入力する
と共に、入力レベル決定回路16を介してアドレスとデ
ータ(0または1)を入力する。そして、被試験メモリ
21の全ビットにデータ(0または1)を書き込み、そ
の後、書き込んだデータを読み出す。読み出したデータ
は、出力レベル判定回路18でレベル判定された後、比
較器19に入力する。
と共に、入力レベル決定回路16を介してアドレスとデ
ータ(0または1)を入力する。そして、被試験メモリ
21の全ビットにデータ(0または1)を書き込み、そ
の後、書き込んだデータを読み出す。読み出したデータ
は、出力レベル判定回路18でレベル判定された後、比
較器19に入力する。
【0030】比較器19では、前記の入力データを、メ
モリへの書き込みデータと比較し、不良ビット(フェイ
ルビット)を検出する。比較結果の情報は、フェイルメ
モリ20に格納される。
モリへの書き込みデータと比較し、不良ビット(フェイ
ルビット)を検出する。比較結果の情報は、フェイルメ
モリ20に格納される。
【0031】前記のメモリテスタでメモリのテストを行
う際は、先ずメモリの全ビットに0または1のデータを
書き込み、電圧を下げながら読み出しチェックを行い、
最も早くフェイルするビット(不良ビット)を抽出する
ことから始める。
う際は、先ずメモリの全ビットに0または1のデータを
書き込み、電圧を下げながら読み出しチェックを行い、
最も早くフェイルするビット(不良ビット)を抽出する
ことから始める。
【0032】このテストは、通常リテンション(Retent
ion)特性と呼ばれるものであり、最も早くフェイルする
ビットは、以降のテストにおいても、初めに不良となる
可能性が高いことに注目したものである。
ion)特性と呼ばれるものであり、最も早くフェイルする
ビットは、以降のテストにおいても、初めに不良となる
可能性が高いことに注目したものである。
【0033】そこで、このフェイルしたビットのアドレ
スを、以降のテスト時に、ベースアドレスとしてテスト
を実行するようにした。このようにすれば、異常検出等
が早くでき、効率の良いメモリテストが可能となる。
スを、以降のテスト時に、ベースアドレスとしてテスト
を実行するようにした。このようにすれば、異常検出等
が早くでき、効率の良いメモリテストが可能となる。
【0034】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図2〜図5は、本発明の実施例を示した図であ
り、図2はメモリテスタの構成図、図3はアドレス発生
部の構成図、図4はメモリテスト時の処理フローチャー
ト、図5はテスト方法説明図である。
する。図2〜図5は、本発明の実施例を示した図であ
り、図2はメモリテスタの構成図、図3はアドレス発生
部の構成図、図4はメモリテスト時の処理フローチャー
ト、図5はテスト方法説明図である。
【0035】図中、図1と同符号は同一のものを示す。
また、10はテスタ制御部、11はシーケンス制御部、
12は命令メモリ、13はアドレス発生部、14はデー
タ発生部、15は制御信号発生部、17はタイミング制
御部、22はアドレス制御部、23はベースアドレスレ
ジスタ、24は定数レジスタ、25はアドレス加減算
器、26はカレントアドレスレジスタを示す。
また、10はテスタ制御部、11はシーケンス制御部、
12は命令メモリ、13はアドレス発生部、14はデー
タ発生部、15は制御信号発生部、17はタイミング制
御部、22はアドレス制御部、23はベースアドレスレ
ジスタ、24は定数レジスタ、25はアドレス加減算
器、26はカレントアドレスレジスタを示す。
【0036】先ず、本実施例で使用するメモリテスタの
構成を図2、図3に基づいて説明する。メモリテスタ
は,図2に示したように、テスタ制御部10、シーケン
ス制御部11、命令メモリ12、アドレス発生部13、
データ発生部14、制御信号発生部15、入力レベル決
定回路16、タイミング制御部17、出力レベル判定回
路18、比較器19、フェイルメモリ20等で構成され
ている。
構成を図2、図3に基づいて説明する。メモリテスタ
は,図2に示したように、テスタ制御部10、シーケン
ス制御部11、命令メモリ12、アドレス発生部13、
データ発生部14、制御信号発生部15、入力レベル決
定回路16、タイミング制御部17、出力レベル判定回
路18、比較器19、フェイルメモリ20等で構成され
ている。
【0037】また、前記アドレス発生部13は、図3に
示したように、アドレス制御部22、ベースアドレスレ
ジスタ23、定数レジスタ24、アドレス加減算器2
5、カレントアドレスレジスタ26等で構成されてい
る。
示したように、アドレス制御部22、ベースアドレスレ
ジスタ23、定数レジスタ24、アドレス加減算器2
5、カレントアドレスレジスタ26等で構成されてい
る。
【0038】そして、メモリテスタの端子には、被試験
メモリ21を接続できるように構成されている。この被
試験メモリ21は、前記端子に接続した場合、入力レベ
ル決定回路16、制御信号発生部15、及び出力レベル
判定回路18に接続される。
メモリ21を接続できるように構成されている。この被
試験メモリ21は、前記端子に接続した場合、入力レベ
ル決定回路16、制御信号発生部15、及び出力レベル
判定回路18に接続される。
【0039】テスタ制御部10は、メモリテスタ全体の
各種制御を行い、シーケンス制御部11は、命令メモリ
内の命令を用いて、テスト時のシーケンス(テスト順序
等)を制御する。
各種制御を行い、シーケンス制御部11は、命令メモリ
内の命令を用いて、テスト時のシーケンス(テスト順序
等)を制御する。
【0040】制御信号発生部15は、被試験メモリ21
に対するチップセレクト信号
に対するチップセレクト信号
【0041】
【数2】
【0042】リード/ライト(R/W)信号等の制御信
号を発生し、データ発生部14は、テスト時に用いるデ
ータ(0または1)を発生する。タイミング制御部17
は、テスト時の各種タイミング制御を行い、フェイルメ
モリ20は、テスト結果のフェイル情報(異常検出時の
情報)等を格納する。
号を発生し、データ発生部14は、テスト時に用いるデ
ータ(0または1)を発生する。タイミング制御部17
は、テスト時の各種タイミング制御を行い、フェイルメ
モリ20は、テスト結果のフェイル情報(異常検出時の
情報)等を格納する。
【0043】アドレス発生部13は、テスト時に、被試
験メモリ21のアドレスを順次発生するものであり、入
力レベル決定回路16は、アドレス発生部13で発生し
たアドレスとデータ発生部14で発生したデータを入力
し、被試験メモリ21に供給する信号のレベルを決定す
る。
験メモリ21のアドレスを順次発生するものであり、入
力レベル決定回路16は、アドレス発生部13で発生し
たアドレスとデータ発生部14で発生したデータを入力
し、被試験メモリ21に供給する信号のレベルを決定す
る。
【0044】出力レベル決定回路18は、テスト時に被
試験メモリ21から出力されたデータを入力し、そのレ
ベルを判定して比較回路19へ出力する。比較器19
は、出力レベル判定回路18から出力されたデータを、
データ発生部14から送られてきたデータと比較する。
試験メモリ21から出力されたデータを入力し、そのレ
ベルを判定して比較回路19へ出力する。比較器19
は、出力レベル判定回路18から出力されたデータを、
データ発生部14から送られてきたデータと比較する。
【0045】アドレス発生部13では、アドレス制御部
22の制御により、順次、被試験メモリ21へ供給する
テスト時のアドレス(アドレス信号)を出力する。この
場合、アドレス加減算器25では、ベースアドレスレジ
スタ23に設定したベースアドレスを基にして、定数レ
ジスタ24に設定した定数と、カレントアドレスレジス
タ26からの情報とを用いてアドレスの加減算を行う。
22の制御により、順次、被試験メモリ21へ供給する
テスト時のアドレス(アドレス信号)を出力する。この
場合、アドレス加減算器25では、ベースアドレスレジ
スタ23に設定したベースアドレスを基にして、定数レ
ジスタ24に設定した定数と、カレントアドレスレジス
タ26からの情報とを用いてアドレスの加減算を行う。
【0046】カレントアドレスレジスタ26は、前記の
加減算結果を格納すると共に、その値を入力レベル決定
回路16へ出力する。また、次のアドレスを発生させる
ために、カレントアドレスレジスタ26からアドレス加
減算器25へ情報(アドレス情報)を送る。
加減算結果を格納すると共に、その値を入力レベル決定
回路16へ出力する。また、次のアドレスを発生させる
ために、カレントアドレスレジスタ26からアドレス加
減算器25へ情報(アドレス情報)を送る。
【0047】前記のメモリテスタを用いて、被試験メモ
リの各種テストを行うが、先ず、全ビットにデータの書
き込みを行い、電圧を下げながら読み出しチェックを行
うことにより、最も早くフェイルするビットを抽出する
ことから始める。
リの各種テストを行うが、先ず、全ビットにデータの書
き込みを行い、電圧を下げながら読み出しチェックを行
うことにより、最も早くフェイルするビットを抽出する
ことから始める。
【0048】このテストは、通常リテンション特性のテ
スト(リテンションテスト)と呼ばれていることは前述
のとおりである。ところで、従来例で説明したように、
メモリの異常は、電荷のリークによるビット反転がその
主なものである。そこで、リークの多い、弱いメモリセ
ルを見つけるには、電源電圧を低下させ、電流量を少な
くすればよい。
スト(リテンションテスト)と呼ばれていることは前述
のとおりである。ところで、従来例で説明したように、
メモリの異常は、電荷のリークによるビット反転がその
主なものである。そこで、リークの多い、弱いメモリセ
ルを見つけるには、電源電圧を低下させ、電流量を少な
くすればよい。
【0049】そして、前記の弱いセルを見つけた上で、
以降の諸試験では、弱いセルにアクセスが早い時期に行
くように、ベースアドレス(スタート時のアドレス)を
変更し、テスト時間の短縮を図る。
以降の諸試験では、弱いセルにアクセスが早い時期に行
くように、ベースアドレス(スタート時のアドレス)を
変更し、テスト時間の短縮を図る。
【0050】前記諸試験(テスト項目)としては、アク
セスタイム測定、セットアップタイム測定、ホールドタ
イム測定、ライトパルス幅測定など、多数ある。リーク
の多い、弱いセルは、例えばライトパルス幅のテストを
する際にも、最もパルス幅を広くしないと書けないとい
ったように、種々のパラメータテストにおいても、最も
先に不良と判定される確率が高いことがわかっている。
セスタイム測定、セットアップタイム測定、ホールドタ
イム測定、ライトパルス幅測定など、多数ある。リーク
の多い、弱いセルは、例えばライトパルス幅のテストを
する際にも、最もパルス幅を広くしないと書けないとい
ったように、種々のパラメータテストにおいても、最も
先に不良と判定される確率が高いことがわかっている。
【0051】また、データの読み出し時のアクセス遅延
時間測定においても、セルのドライブ能力が弱いことか
ら、最もアクセス時間が遅くなるわけである。従って、
先ず不良ビットアドレスを特定する。ここで得られたア
ドレスをメモリテスタのアドレス発生部13内のベース
アドレスレジスタ23(図3参照)へセットし、このア
ドレスが最も早くテストされるようにする。
時間測定においても、セルのドライブ能力が弱いことか
ら、最もアクセス時間が遅くなるわけである。従って、
先ず不良ビットアドレスを特定する。ここで得られたア
ドレスをメモリテスタのアドレス発生部13内のベース
アドレスレジスタ23(図3参照)へセットし、このア
ドレスが最も早くテストされるようにする。
【0052】このベースアドレスレジスタ23は、通常
は0番地がセットされ、0番地から最高アドレスに向か
ってテストするのが通常のテスト方法であるが、これを
弱いセルをベースとしてテストを行えばよいわけであ
る。
は0番地がセットされ、0番地から最高アドレスに向か
ってテストするのが通常のテスト方法であるが、これを
弱いセルをベースとしてテストを行えばよいわけであ
る。
【0053】次に、本実施例のメモリテスト方法を、図
4の処理フローチャートに基づいて説明する。なお、図
4の各処理番号はカッコ内に示す。先ず、図2に示した
メモリテスタの端子に、被試験メモリ21を接続した状
態で、規定の電圧(例えば+5V)を、前記被試験メモ
リ21に印加する(S1)。
4の処理フローチャートに基づいて説明する。なお、図
4の各処理番号はカッコ内に示す。先ず、図2に示した
メモリテスタの端子に、被試験メモリ21を接続した状
態で、規定の電圧(例えば+5V)を、前記被試験メモ
リ21に印加する(S1)。
【0054】次に、被試験メモリ21(以下単にメモリ
という)の全ビットに「0」または「1」を書き込み
(S2)、一定時間経過後、読み出しチェックを行う
(S3)。すなわち、書き込んだデータを、一定時間経
過してから読み出すことで、ビット反転があるか否かを
チェックするためである。
という)の全ビットに「0」または「1」を書き込み
(S2)、一定時間経過後、読み出しチェックを行う
(S3)。すなわち、書き込んだデータを、一定時間経
過してから読み出すことで、ビット反転があるか否かを
チェックするためである。
【0055】前記の読み出しチェックの結果、不良ビッ
トが存在しなければ(S4)、メモリの電圧を少し(例
えば−0.1V)下げて(S5)、前記の処理(S3〜S
4)を繰り返す。
トが存在しなければ(S4)、メモリの電圧を少し(例
えば−0.1V)下げて(S5)、前記の処理(S3〜S
4)を繰り返す。
【0056】しかし、不良ビットが存在した場合は(S
4)、不良アドレスを記憶(S6)し、反転パターン
(0または1)について上記の処理(S1〜S6)を繰
り返す。
4)、不良アドレスを記憶(S6)し、反転パターン
(0または1)について上記の処理(S1〜S6)を繰
り返す。
【0057】反転パターンについて全てテストしたら
(S7)、テスト開始アドレスを不良アドレスにセット
(S8)し、各種のテストを実行(S9)する。前記、
各種のメモリテスト方法の内、「MARCH」パターン
によるテストの具体例を、図5に基づいて説明する。
(S7)、テスト開始アドレスを不良アドレスにセット
(S8)し、各種のテストを実行(S9)する。前記、
各種のメモリテスト方法の内、「MARCH」パターン
によるテストの具体例を、図5に基づいて説明する。
【0058】この例では、メモリとして16Mbitの
DRAMを用いて「MARCH」パターンによりテスト
を行う。最初に、図7に示した従来例のテスト方法でリ
テンションテストを行い、「ORIW」で、最後のアド
レス「FFFFFF」がフェイルビット(異常ビット)
として検出されたものとする。
DRAMを用いて「MARCH」パターンによりテスト
を行う。最初に、図7に示した従来例のテスト方法でリ
テンションテストを行い、「ORIW」で、最後のアド
レス「FFFFFF」がフェイルビット(異常ビット)
として検出されたものとする。
【0059】この場合、次のテストでは、前記のリテン
ションテストで異常が検出されたビットのアドレス「F
FFFFF」をベースアドレスとして設定し、このアド
レスから順次テストを行う。
ションテストで異常が検出されたビットのアドレス「F
FFFFF」をベースアドレスとして設定し、このアド
レスから順次テストを行う。
【0060】従って、先ずアドレスFFFFFFにデー
タ「0」を書き込み(OW)、次にアドレス0にデータ
「0」を書き込む(OW)。以後、同様にして、アドレ
ス1、アドレス2、・・・アドレス「FFFFFE」
(アドレス「FFFFFF」の1つ前のアドレス)まで
データ「0」を書き込む。
タ「0」を書き込み(OW)、次にアドレス0にデータ
「0」を書き込む(OW)。以後、同様にして、アドレ
ス1、アドレス2、・・・アドレス「FFFFFE」
(アドレス「FFFFFF」の1つ前のアドレス)まで
データ「0」を書き込む。
【0061】その後、アドレスFFFFFF、0、1、
2、3・・・FFFFFEまで、前回書き込んだデータ
「0」を読み出し、新たにデータ「1」を書き込む(O
RIW)。
2、3・・・FFFFFEまで、前回書き込んだデータ
「0」を読み出し、新たにデータ「1」を書き込む(O
RIW)。
【0062】次に、アドレスFFFFFEから、前回書
き込んだデータ「1」を読み出し、新たにデータ「0」
を書き込む(IROW)。このようにして、順次テスト
を行う。
き込んだデータ「1」を読み出し、新たにデータ「0」
を書き込む(IROW)。このようにして、順次テスト
を行う。
【0063】この場合、最初のリテンションテストで、
「ORIW」によりアドレスFFFFFFがフェイルビ
ット(異常ビット)として検出されたため、今回のテス
トでも同じ個所でフェイルビットが検出される。
「ORIW」によりアドレスFFFFFFがフェイルビ
ット(異常ビット)として検出されたため、今回のテス
トでも同じ個所でフェイルビットが検出される。
【0064】このフェイルビットが検出されるまでの時
間は、従来例のテストよりも短縮できる。例えば図7の
従来例において、サイクルタイム=100nS、メモリ
容量=16Mbit=16×106 、スキャン回数=3
とすると、アドレスFFFFFFのORIW(フェイル
ビット)まで到達するために、100×16×106 ×
3=4.8秒かかる。これを50回繰り返すと、4.8秒×
50回=240秒かかる。
間は、従来例のテストよりも短縮できる。例えば図7の
従来例において、サイクルタイム=100nS、メモリ
容量=16Mbit=16×106 、スキャン回数=3
とすると、アドレスFFFFFFのORIW(フェイル
ビット)まで到達するために、100×16×106 ×
3=4.8秒かかる。これを50回繰り返すと、4.8秒×
50回=240秒かかる。
【0065】一方、図5に示した本実施例の場合,アド
レスFFFFFFのORIWまで到達するために、10
0×16×106 ×1=1.6秒かかる。これを50回繰
り返すと、1.6秒×50回=80秒かかる。
レスFFFFFFのORIWまで到達するために、10
0×16×106 ×1=1.6秒かかる。これを50回繰
り返すと、1.6秒×50回=80秒かかる。
【0066】すなわち、従来例のテスト方法では240
秒かかっていたのが、本実施例のテスト方法では80秒
で済み、大幅なテスト時間の短縮が可能となる。
秒かかっていたのが、本実施例のテスト方法では80秒
で済み、大幅なテスト時間の短縮が可能となる。
【0067】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) 効率の良いメモリテストができ、テスト時間が短縮
できる。
のような効果がある。 (1) 効率の良いメモリテストができ、テスト時間が短縮
できる。
【0068】(2) 最初に行うリテンションテストは、従
来例のテスト時間と同じであるが、その後に行うテスト
では、テスト時間が短縮できる。しかも、その後のテス
トではテスト項目が極めて多いため、全テスト時間は大
幅に短縮できる。
来例のテスト時間と同じであるが、その後に行うテスト
では、テスト時間が短縮できる。しかも、その後のテス
トではテスト項目が極めて多いため、全テスト時間は大
幅に短縮できる。
【図1】本発明の原理図である。
【図2】本発明の実施例におけるメモリテスタの構成図
である。
である。
【図3】アドレス発生部の構成図である。
【図4】実施例のメモリテスト時の処理フローチャート
である。
である。
【図5】実施例のテスト方法説明図である。
【図6】メモリのセル構造を示した図である。
【図7】従来のテスト方法説明図である。
16 入力レベル決定回路 18 出力レベル決定回路 19 比較器 20 フェイルメモリ 21 被試験メモリ
Claims (1)
- 【請求項1】 被試験メモリ(21)の全ビットに、ベ
ースアドレスから順次、所定のデータを書き込み、 一定時間経過後、書き込んだデータの読み出しテストを
繰り返しながら、テストを行うメモリテスト方法におい
て、 先ず、被試験メモリ(21)に印加する電圧を、規定レ
ベル以下にして、最初に不良となるビットを抽出し、 以降のメモリテスト時には、抽出された不良ビットのア
ドレスを、ベースアドレスとして、前記テストを実行す
ることを特徴としたメモリテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3319155A JPH0737399A (ja) | 1991-12-03 | 1991-12-03 | メモリテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3319155A JPH0737399A (ja) | 1991-12-03 | 1991-12-03 | メモリテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0737399A true JPH0737399A (ja) | 1995-02-07 |
Family
ID=18107052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3319155A Pending JPH0737399A (ja) | 1991-12-03 | 1991-12-03 | メモリテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0737399A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
WO2009085722A3 (en) * | 2007-12-28 | 2009-09-03 | Freescale Semiconductor Inc. | Electrical erasable programmable memory transconductance testing |
JP2014053064A (ja) * | 2012-09-10 | 2014-03-20 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-12-03 JP JP3319155A patent/JPH0737399A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
WO2009085722A3 (en) * | 2007-12-28 | 2009-09-03 | Freescale Semiconductor Inc. | Electrical erasable programmable memory transconductance testing |
JP2014053064A (ja) * | 2012-09-10 | 2014-03-20 | Renesas Electronics Corp | 半導体装置 |
US9449715B2 (en) | 2012-09-10 | 2016-09-20 | Renesas Electronics Corporation | Semiconductor device having capability of generating chip identification information |
US9984767B2 (en) | 2012-09-10 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor device having capability of generating chip identification information |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |