JPH0737399A

JPH0737399A - メモリテスト方法

Info

Publication number: JPH0737399A
Application number: JP3319155A
Authority: JP
Inventors: Noriyuki Matsui; 範幸松井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-03
Filing date: 1991-12-03
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】本発明は、メモリテスト方法に関し、メモリ
テストを効率良く行えるようにして、テスト時間を短縮
することを目的とする。【構成】被試験メモリ２１の全ビットに、ベースアド
レスから順次データを書き込み、一定時間経過後、書き
込んだデータの読み出しテストを繰り返しながら、複数
の項目についてテストを行うメモリテスト方法におい
て、先ず、被試験メモリ２１に印加する電圧を、規定レ
ベル以下にして、最初に不良となるビットを抽出し、以
降のテスト時には、抽出された不良ビットのアドレス
を、ベースアドレスとして、前記テストを実行するよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ、あるいはＳ
ＲＡＭ等の半導体メモリ（ＬＳＩ）をテストする際に利
用されるメモリテスト方法に関する。

【０００２】

【従来の技術】図６は従来のメモリのセル構造を示した
図であり、ＡはＤＲＡＭのセル構造、ＢはＳＲＡＭのセ
ル構造を示す。また、図７は従来のテスト方法説明図を
示す。

【０００３】図中、Ｑ₁〜Ｑ₄はトランジスタ、Ｒ₁、
Ｒ₂は抵抗、Ｃ₁はコンデンサ、Ｖｃｃは電源、１はワ
ードライン、２はビットラインを示す。従来、メモリ
（半導体メモリ）には、各種のものが知られていた。こ
れらのメモリの内、ＤＲＡＭ（ダイナミックＲＡＭ）及
びＳＲＡＭ（スタティックＲＡＭ）のセル構造を図６に
示す。

【０００４】ＤＲＡＭのメモリセルは、例えば図６のＡ
に示したように、ワードライン１とビットライン２に接
続されたトランジスタ（ＦＥＴ）Ｑ₁と、このトランジ
スタＱ₁に接続されたコンデンサＣ₁とで構成されてい
る。

【０００５】このようなセル構造のＤＲＡＭでは、トラ
ンジスタＱ₁を介してコンデンサＣ ₁を充電し、該コン
デンサＣ₁に電荷を蓄積することにより、情報の記憶を
行う。しかし、前記コンデンサＣ₁に蓄積された電荷
は、時間の経過と共に消失する。

【０００６】そこで、一定時間毎にリフレッシュを行っ
て、コンデンサＣ₁に電荷を蓄積することにより、情報
の記憶状態を維持している。また、ＳＲＡＭのメモリセ
ルは、通常の場合、図６のＢに示したように、フリップ
フロップ回路を基本構造としている。この例では、ＳＲ
ＡＭのメモリセルは、トランジスタＱ₁〜Ｑ₄と抵抗Ｒ
₁、Ｒ₂等で構成されている。

【０００７】ところで、メモリの異常は、電荷のリーク
によるビット反転がその主なものである。例えば前記の
ようなセル構造のＤＲＡＭでは、コンデンサＣ₁の電荷
の基板ヘリークが大きいとビット反転する。

【０００８】また、前記構成のＳＲＡＭでは、データを
保持するため、例えば抵抗Ｒ₂を介して電源Ｖｃｃより
トランジスタＱ₄に流れ込む電流の量に比較して、トラ
ンジスタＱ₂等を介してリークする電流が多いとビット
反転を引き起こすことがある。

【０００９】これらのリークの多いメモリセルを見つけ
るには、電源電圧を低下させ、電流量を少なくすること
で発見できる。そこで従来、次のようなテストを実施し
て、メモリの異常を見つけていた。以下、メモリテスト
方法の１例を図７に基づいて説明する。

【００１０】図７に示したメモリテスト方法は、一般的
に用いられている方法であって、通称「ＭＡＲＣＨ」パ
ターンと呼ばれている。この例では、メモリアドレスを
「０」〜「ＦＦＦＦＦＦ」までとする。また、ベースア
ドレスは「０」である。

【００１１】図７に示した「ＯＷ」は、各アドレスにデ
ータ「０」を書き込むことを示し、「ＯＲＩＷ」は、デ
ータ「０」を読み出して、データ「１」を書き込むこと
を示す。また、「ＩＲＯＷ」は、データ「１」を読み出
し，データ「０」を書き込むことを示している。

【００１２】テスト時には、先ず、メモリの電源電圧を
所定の値（例えば５Ｖ）とし、アドレス「０」から「Ｆ
ＦＦＦＦＦ」まで順次、データ「０」を書き込む（Ｏ
Ｗ）。その後、アドレス「０」から「ＦＦＦＦＦＦ」ま
で順次、書き込んだデータ「０」を読み出し、新しくデ
ータ「１」を書き込む動作（ＯＲＩＷ）を繰り返す。

【００１３】次に、アドレス「ＦＦＦＦＦＦ」から
「０」まで順次書き込んだデータ「１」を読み出し、新
しくデータ「０」を書き込む動作（ＩＲＯＷ）を繰り返
す。以降、同様な動作を繰り返して行う。

【００１４】前記のようにして、各アドレスにデータ
「０」と「１」を交互に書き込むと共に、書き込んだデ
ータを一定時間経過後に読み出す動作を繰り返して行う
ことにより、メモリテストを行うものである。

【００１５】その結果、読み出したデータに異常があれ
ば（図７では、アドレス「ＦＦＦＦＦＦ」の「ＯＲＩ
Ｗ」で異常発見としてある）、そのアドレスのメモリセ
ルが異常であるとして検出する。

【００１６】また、前記のテストで全く異常が検出でき
なかった場合には、電源電圧を少し下げて、前記のテス
トを繰り返す。このようにして、異常が発見されるま
で、少しづつ電源電圧を下げながら前記のテストを繰り
返して行うと、電源電圧の下限値が求められる。

【００１７】なお、メモリテスト方法としては、前記の
方法以外にも各種の方法が実施されている（例えば、通
称「ＧＡＬＯＰＩＮＧ」と呼ばれるテスト方法等があ
る）。また、テスト項目としては、例えばアクセスタ
イムの測定、セットアップタイムの測定、ホールド
タイムの測定、ライトパルス幅の測定等があり、各種
のテスト方法により実施されている。

【００１８】次に、前記メモリテスト方法によるテスト
時間の例を示す。（例１）１６ＭｂｉｔのＤＲＡＭを、「ＭＡＲＣＨ」パ
ターンでテストした場合、サイクルタイム＝１００ｎ
Ｓ、スキャン回数＝５とする。この場合、メモリ容量＝
１６×１０⁶、パターン表裏（０／１）＝２、であるか
ら、テスト時間Ｔ₁＝（サイクルタイム）×（メモリ容
量）×（スキャン回数）×（パターン表裏）＝１００×
１６×１０⁶×５×２＝１６秒となる。

【００１９】（例２）前記例（１）において、「ＭＡＲ
ＣＨ」パターンを用いて電圧の下限を求めようとする
と、次のようになる、例えば分解能２０ｍＶまで求めよ
うとすると、３Ｖからサーチし、4.０Ｖ程度の値が得ら
れた場合、4.０（Ｖ）−3.０（Ｖ）＝1.０（Ｖ）である
から、1.０／0.０２＝５０となり、テスト時間Ｔ₂＝１
６（秒）×５０＝８００秒＝１3.３分となる。

【００２０】（例３）通称「ＧＡＬＯＰＩＮＧ」と呼ば
れる２乗系パターンを用いたテスト方法では、次のよう
なテスト例がある。テスト時間Ｔ₃≒１００（ｎｓ）×
（１６×１０ ⁶）²＝２５６×１０⁵秒≒７０００時
間。

【００２１】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) 従来のメモリテスト方法は、効率も悪く、テストに
時間がかかる。

【００２２】(2) メモリの容量は、例えば３年で４倍と
いうような高集積化がなされており、そのテストに要す
る時間も指数関数的に増大している。従って、メモリの
コストアップの要因ともなる。

【００２３】本発明は、このような従来の課題を解決
し、メモリテストを効率良く行えるようにして、テスト
時間を短縮することを目的とする。

【００２４】

【課題を解決するための手段】図１は本発明の原理図で
あり、（Ａ）はメモリテスタの説明図、（Ｂ）はメモリ
テスト方法の処理フローチャートである。

【００２５】図中、１６は入力レベル決定回路、１８は
出力レベル判定回路、１９は比較器、２０はフェイルメ
モリ、２１は被試験メモリを示す。本発明は上記の課題
を解決するため、次のように構成した。

【００２６】(1) 被試験メモリ２１の全ビットに、ベー
スアドレスから順次、所定のデータ（０／１）を書き込
み、一定時間経過後、書き込んだデータの読み出しテス
トを繰り返しながら、複数の項目についてテストを行う
メモリテスト方法において、先ず、被試験メモリ２１に
印加する電圧を、規定レベル以下にして、最初に不良と
なるビットを抽出し、以降のメモリテスト時には、抽出
された不良ビットのアドレスを、ベースアドレスとし
て、前記テストを実行するようにした。

【００２７】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。図１の（Ａ）に示したメモリテスタ
で、複数項目にわたるメモリテストを実施する。このメ
モリテスタでは、被試験メモリ２１に、制御信号（チッ
プセレクト信号

【００２８】

【数１】

【００２９】リード／ライト信号Ｒ／Ｗ等）を入力する
と共に、入力レベル決定回路１６を介してアドレスとデ
ータ（０または１）を入力する。そして、被試験メモリ
２１の全ビットにデータ（０または１）を書き込み、そ
の後、書き込んだデータを読み出す。読み出したデータ
は、出力レベル判定回路１８でレベル判定された後、比
較器１９に入力する。

【００３０】比較器１９では、前記の入力データを、メ
モリへの書き込みデータと比較し、不良ビット（フェイ
ルビット）を検出する。比較結果の情報は、フェイルメ
モリ２０に格納される。

【００３１】前記のメモリテスタでメモリのテストを行
う際は、先ずメモリの全ビットに０または１のデータを
書き込み、電圧を下げながら読み出しチェックを行い、
最も早くフェイルするビット（不良ビット）を抽出する
ことから始める。

【００３２】このテストは、通常リテンション（Retent
ion)特性と呼ばれるものであり、最も早くフェイルする
ビットは、以降のテストにおいても、初めに不良となる
可能性が高いことに注目したものである。

【００３３】そこで、このフェイルしたビットのアドレ
スを、以降のテスト時に、ベースアドレスとしてテスト
を実行するようにした。このようにすれば、異常検出等
が早くでき、効率の良いメモリテストが可能となる。

【００３４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は、本発明の実施例を示した図であ
り、図２はメモリテスタの構成図、図３はアドレス発生
部の構成図、図４はメモリテスト時の処理フローチャー
ト、図５はテスト方法説明図である。

【００３５】図中、図１と同符号は同一のものを示す。
また、１０はテスタ制御部、１１はシーケンス制御部、
１２は命令メモリ、１３はアドレス発生部、１４はデー
タ発生部、１５は制御信号発生部、１７はタイミング制
御部、２２はアドレス制御部、２３はベースアドレスレ
ジスタ、２４は定数レジスタ、２５はアドレス加減算
器、２６はカレントアドレスレジスタを示す。

【００３６】先ず、本実施例で使用するメモリテスタの
構成を図２、図３に基づいて説明する。メモリテスタ
は，図２に示したように、テスタ制御部１０、シーケン
ス制御部１１、命令メモリ１２、アドレス発生部１３、
データ発生部１４、制御信号発生部１５、入力レベル決
定回路１６、タイミング制御部１７、出力レベル判定回
路１８、比較器１９、フェイルメモリ２０等で構成され
ている。

【００３７】また、前記アドレス発生部１３は、図３に
示したように、アドレス制御部２２、ベースアドレスレ
ジスタ２３、定数レジスタ２４、アドレス加減算器２
５、カレントアドレスレジスタ２６等で構成されてい
る。

【００３８】そして、メモリテスタの端子には、被試験
メモリ２１を接続できるように構成されている。この被
試験メモリ２１は、前記端子に接続した場合、入力レベ
ル決定回路１６、制御信号発生部１５、及び出力レベル
判定回路１８に接続される。

【００３９】テスタ制御部１０は、メモリテスタ全体の
各種制御を行い、シーケンス制御部１１は、命令メモリ
内の命令を用いて、テスト時のシーケンス（テスト順序
等）を制御する。

【００４０】制御信号発生部１５は、被試験メモリ２１
に対するチップセレクト信号

【００４１】

【数２】

【００４２】リード／ライト（Ｒ／Ｗ）信号等の制御信
号を発生し、データ発生部１４は、テスト時に用いるデ
ータ（０または１）を発生する。タイミング制御部１７
は、テスト時の各種タイミング制御を行い、フェイルメ
モリ２０は、テスト結果のフェイル情報（異常検出時の
情報）等を格納する。

【００４３】アドレス発生部１３は、テスト時に、被試
験メモリ２１のアドレスを順次発生するものであり、入
力レベル決定回路１６は、アドレス発生部１３で発生し
たアドレスとデータ発生部１４で発生したデータを入力
し、被試験メモリ２１に供給する信号のレベルを決定す
る。

【００４４】出力レベル決定回路１８は、テスト時に被
試験メモリ２１から出力されたデータを入力し、そのレ
ベルを判定して比較回路１９へ出力する。比較器１９
は、出力レベル判定回路１８から出力されたデータを、
データ発生部１４から送られてきたデータと比較する。

【００４５】アドレス発生部１３では、アドレス制御部
２２の制御により、順次、被試験メモリ２１へ供給する
テスト時のアドレス（アドレス信号）を出力する。この
場合、アドレス加減算器２５では、ベースアドレスレジ
スタ２３に設定したベースアドレスを基にして、定数レ
ジスタ２４に設定した定数と、カレントアドレスレジス
タ２６からの情報とを用いてアドレスの加減算を行う。

【００４６】カレントアドレスレジスタ２６は、前記の
加減算結果を格納すると共に、その値を入力レベル決定
回路１６へ出力する。また、次のアドレスを発生させる
ために、カレントアドレスレジスタ２６からアドレス加
減算器２５へ情報（アドレス情報）を送る。

【００４７】前記のメモリテスタを用いて、被試験メモ
リの各種テストを行うが、先ず、全ビットにデータの書
き込みを行い、電圧を下げながら読み出しチェックを行
うことにより、最も早くフェイルするビットを抽出する
ことから始める。

【００４８】このテストは、通常リテンション特性のテ
スト（リテンションテスト）と呼ばれていることは前述
のとおりである。ところで、従来例で説明したように、
メモリの異常は、電荷のリークによるビット反転がその
主なものである。そこで、リークの多い、弱いメモリセ
ルを見つけるには、電源電圧を低下させ、電流量を少な
くすればよい。

【００４９】そして、前記の弱いセルを見つけた上で、
以降の諸試験では、弱いセルにアクセスが早い時期に行
くように、ベースアドレス（スタート時のアドレス）を
変更し、テスト時間の短縮を図る。

【００５０】前記諸試験（テスト項目）としては、アク
セスタイム測定、セットアップタイム測定、ホールドタ
イム測定、ライトパルス幅測定など、多数ある。リーク
の多い、弱いセルは、例えばライトパルス幅のテストを
する際にも、最もパルス幅を広くしないと書けないとい
ったように、種々のパラメータテストにおいても、最も
先に不良と判定される確率が高いことがわかっている。

【００５１】また、データの読み出し時のアクセス遅延
時間測定においても、セルのドライブ能力が弱いことか
ら、最もアクセス時間が遅くなるわけである。従って、
先ず不良ビットアドレスを特定する。ここで得られたア
ドレスをメモリテスタのアドレス発生部１３内のベース
アドレスレジスタ２３（図３参照）へセットし、このア
ドレスが最も早くテストされるようにする。

【００５２】このベースアドレスレジスタ２３は、通常
は０番地がセットされ、０番地から最高アドレスに向か
ってテストするのが通常のテスト方法であるが、これを
弱いセルをベースとしてテストを行えばよいわけであ
る。

【００５３】次に、本実施例のメモリテスト方法を、図
４の処理フローチャートに基づいて説明する。なお、図
４の各処理番号はカッコ内に示す。先ず、図２に示した
メモリテスタの端子に、被試験メモリ２１を接続した状
態で、規定の電圧（例えば＋５Ｖ）を、前記被試験メモ
リ２１に印加する（Ｓ１）。

【００５４】次に、被試験メモリ２１（以下単にメモリ
という）の全ビットに「０」または「１」を書き込み
（Ｓ２）、一定時間経過後、読み出しチェックを行う
（Ｓ３）。すなわち、書き込んだデータを、一定時間経
過してから読み出すことで、ビット反転があるか否かを
チェックするためである。

【００５５】前記の読み出しチェックの結果、不良ビッ
トが存在しなければ（Ｓ４）、メモリの電圧を少し（例
えば−0.１Ｖ）下げて（Ｓ５）、前記の処理（Ｓ３〜Ｓ
４）を繰り返す。

【００５６】しかし、不良ビットが存在した場合は（Ｓ
４）、不良アドレスを記憶（Ｓ６）し、反転パターン
（０または１）について上記の処理（Ｓ１〜Ｓ６）を繰
り返す。

【００５７】反転パターンについて全てテストしたら
（Ｓ７）、テスト開始アドレスを不良アドレスにセット
（Ｓ８）し、各種のテストを実行（Ｓ９）する。前記、
各種のメモリテスト方法の内、「ＭＡＲＣＨ」パターン
によるテストの具体例を、図５に基づいて説明する。

【００５８】この例では、メモリとして１６Ｍｂｉｔの
ＤＲＡＭを用いて「ＭＡＲＣＨ」パターンによりテスト
を行う。最初に、図７に示した従来例のテスト方法でリ
テンションテストを行い、「ＯＲＩＷ」で、最後のアド
レス「ＦＦＦＦＦＦ」がフェイルビット（異常ビット）
として検出されたものとする。

【００５９】この場合、次のテストでは、前記のリテン
ションテストで異常が検出されたビットのアドレス「Ｆ
ＦＦＦＦＦ」をベースアドレスとして設定し、このアド
レスから順次テストを行う。

【００６０】従って、先ずアドレスＦＦＦＦＦＦにデー
タ「０」を書き込み（ＯＷ）、次にアドレス０にデータ
「０」を書き込む（ＯＷ）。以後、同様にして、アドレ
ス１、アドレス２、・・・アドレス「ＦＦＦＦＦＥ」
（アドレス「ＦＦＦＦＦＦ」の１つ前のアドレス）まで
データ「０」を書き込む。

【００６１】その後、アドレスＦＦＦＦＦＦ、０、１、
２、３・・・ＦＦＦＦＦＥまで、前回書き込んだデータ
「０」を読み出し、新たにデータ「１」を書き込む（Ｏ
ＲＩＷ）。

【００６２】次に、アドレスＦＦＦＦＦＥから、前回書
き込んだデータ「１」を読み出し、新たにデータ「０」
を書き込む（ＩＲＯＷ）。このようにして、順次テスト
を行う。

【００６３】この場合、最初のリテンションテストで、
「ＯＲＩＷ」によりアドレスＦＦＦＦＦＦがフェイルビ
ット（異常ビット）として検出されたため、今回のテス
トでも同じ個所でフェイルビットが検出される。

【００６４】このフェイルビットが検出されるまでの時
間は、従来例のテストよりも短縮できる。例えば図７の
従来例において、サイクルタイム＝１００ｎＳ、メモリ
容量＝１６Ｍｂｉｔ＝１６×１０⁶、スキャン回数＝３
とすると、アドレスＦＦＦＦＦＦのＯＲＩＷ（フェイル
ビット）まで到達するために、１００×１６×１０⁶×
３＝4.８秒かかる。これを５０回繰り返すと、4.８秒×
５０回＝２４０秒かかる。

【００６５】一方、図５に示した本実施例の場合，アド
レスＦＦＦＦＦＦのＯＲＩＷまで到達するために、１０
０×１６×１０⁶×１＝1.６秒かかる。これを５０回繰
り返すと、1.６秒×５０回＝８０秒かかる。

【００６６】すなわち、従来例のテスト方法では２４０
秒かかっていたのが、本実施例のテスト方法では８０秒
で済み、大幅なテスト時間の短縮が可能となる。

【００６７】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) 効率の良いメモリテストができ、テスト時間が短縮
できる。

【００６８】(2) 最初に行うリテンションテストは、従
来例のテスト時間と同じであるが、その後に行うテスト
では、テスト時間が短縮できる。しかも、その後のテス
トではテスト項目が極めて多いため、全テスト時間は大
幅に短縮できる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例におけるメモリテスタの構成図
である。

【図３】アドレス発生部の構成図である。

【図４】実施例のメモリテスト時の処理フローチャート
である。

【図５】実施例のテスト方法説明図である。

【図６】メモリのセル構造を示した図である。

【図７】従来のテスト方法説明図である。

【符号の説明】

１６入力レベル決定回路１８出力レベル決定回路１９比較器２０フェイルメモリ２１被試験メモリ

Claims

【特許請求の範囲】

【請求項１】被試験メモリ（２１）の全ビットに、ベ
ースアドレスから順次、所定のデータを書き込み、一定時間経過後、書き込んだデータの読み出しテストを
繰り返しながら、テストを行うメモリテスト方法におい
て、先ず、被試験メモリ（２１）に印加する電圧を、規定レ
ベル以下にして、最初に不良となるビットを抽出し、以降のメモリテスト時には、抽出された不良ビットのア
ドレスを、ベースアドレスとして、前記テストを実行す
ることを特徴としたメモリテスト方法。