JP2014053064A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2014053064A JP2014053064A JP2012198732A JP2012198732A JP2014053064A JP 2014053064 A JP2014053064 A JP 2014053064A JP 2012198732 A JP2012198732 A JP 2012198732A JP 2012198732 A JP2012198732 A JP 2012198732A JP 2014053064 A JP2014053064 A JP 2014053064A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cell
- test
- measurement condition
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0722—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips comprising an arrangement for testing the record carrier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/06—Acceleration testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】半導体装置(1)は、行列状に配置された複数のメモリセルを有するSRAMマクロ(103)と、テストアドレス(Taddr)を格納するテストアドレス格納部(105)と、テストアドレスで選択されるメモリセルの動作確認結果に基づき、テストアドレスを出力する自己診断回路(104)と、自己診断回路が出力するテストアドレス(FTaddr)に基づき、チップ識別情報(ID)を生成する識別情報生成回路(106)と、を備える。
【選択図】図1
Description
図1を参照して、実施の形態1に係る半導体装置1の構成を説明する。
図6は、実施の形態1に係る半導体装置1の加速試験で設定される測定条件を示す図である。
図7は、処理ステップS2で安定フェイルビットアドレスFBAs/安定パスビットアドレスPBAsを抽出する際の測定条件を、図6に示されるSNM設定条件に代えて、センスアンプ活性化タイミングとする場合のタイミング図を示す。
N2f>N4f …… 式1
N2f−N4f=ΔNf、とする。
N2p>N4p …… 式2
N2p−N4f=ΔNp、とする。
図14(b)は、通常動作モードにおけるセンスアンプSAの活性化タイミングを示す。ここで、通常動作モードとは、半導体装置1をカタログスペックで動作させることをいう。時刻twにワード線WL0を立上げる。時刻twから所定時間経過後の時刻ts1に、センスアンプイネーブル信号SAEを立ち上げる。センスアンプイネーブル信号SAEで活性化されたセンスアンプSAは、その時刻におけるビット線BLおよびビット線/BL間の電圧(振幅)を増幅し、メモリセルMCの読出しデータDoutを出力する。
図15を参照して、実施の形態1の変形例1に係る半導体装置1の加速試験におけるタイミング図を説明する。
図15(b)は、メモリセルMCに、Low/Low書込みを実施した場合の、ノードN0およびノードN1の電圧変化を説明するタイミング図である。
図19を参照して、実施の形態1の変形例2に係る半導体装置1の構成を説明する。
図20を参照して、実施の形態2に係る半導体装置2の構成を説明する。
図21を参照して、実施の形態3に係る半導体装置3の構成を説明する。
例えば、β=gm1a/gm2a=1.5、と設定される。同様に、n型トランジスタM4aのコンダクタンスgm4aは、n型トランジスタM5aのコンダクタンスgm5aよりも大きく設定される。ここで、記号”/”は、除算記号である。
例えば、β=gm4a/gm5a=1.5、と設定される。
Claims (14)
- 行列状に配置された複数のメモリセルを有するメモリセルアレイと、
テストアドレスを格納するテストアドレス格納部と、
前記テストアドレスで選択される前記メモリセルの動作確認結果に基づき、前記テストアドレスを出力する自己診断回路と、
前記自己診断回路が出力する前記テストアドレスに基づき、チップ識別情報を生成する識別情報生成回路と、を備える半導体装置。 - 前記テストアドレス格納部は、第1測定条件における前記メモリセルの不良セルアドレスを、前記テストアドレスとして格納し、
前記自己診断回路は、前記不良セルアドレスで選択される前記メモリセルの第3測定条件(ID生成)における動作確認結果に基づき、前記不良セルアドレスを出力し、
前記第1測定条件における前記メモリセルのスタティックノイズマージンは、前記第3測定条件における前記メモリセルのスタティックノイズマージンよりも大きく設定される、請求項1記載の半導体装置。 - 前記テストアドレス格納部は、さらに、第2測定条件における前記メモリセルの正常セルアドレスを、前記テストアドレスとして格納し、
前記自己診断回路は、前記正常セルアドレスで選択される前記メモリセルの前記第3測定条件における動作確認を行い、
前記第3測定条件における前記メモリセルのスタティックノイズマージンは、前記第2測定条件における前記メモリセルのスタティックノイズマージンよりも大きく設定される、請求項2記載の半導体装置。 - 前記メモリセルアレイに電源電圧を供給する電圧生成回路を、さらに備え、
前記第1測定条件における前記電源電圧は、前記第3測定条件における前記電源電圧よりも大きく設定される、請求項3記載の半導体装置。 - 前記第3測定条件における前記電源電圧は、前記第2測定条件における前記電源電圧より大きく設定される、請求項4記載の半導体装置。
- 前記メモリセルのデータを出力するセンスアンプを、さらに備え、
前記テストアドレス格納部は、第4測定条件における前記メモリセルの不良セルアドレスを、前記テストアドレスとして格納し、
前記自己診断回路は、前記不良セルアドレスで選択される前記メモリセルの第6測定条件(ID生成)における動作確認結果に基づき、前記不良セルアドレスを出力し、
前記第6測定条件における前記センスアップの活性化タイミングは、前記第4測定条件における前記センスアンプの活性化タイミングよりも早く設定される、請求項1記載の半導体装置。 - 前記テストアドレス格納部は、第5測定条件における前記メモリセルの正常セルアドレスを、前記テストアドレスとして格納し、
前記第5測定条件における前記センスアンプの活性化タイミングは、前記第6測定条件における前記センスアンプの活性化タイミングよりも早く設定される、請求項6記載の半導体装置。 - 前記メモリセルアレイは、N(Nは2以上の整数)ビットのビット幅を有し、
前記第1測定条件における前記不良セルアドレスは、前記Nビットのビット幅のうち、第1ビット数において発生し、
前記第3測定条件における前記不良セルアドレスは、前記Nビットのビット幅のうち、第2ビット数において発生し、
前記第1ビット数は、前記第2ビット数より大きく設定される、請求項2記載の半導体装置。 - 前記第2測定条件における前記正常セルアドレスは、前記Nビットのビット幅のうち、第3ビット数発生し、
前記第3測定条件における前記正常セルアドレスは、前記Nビットのビット幅のうち、第4ビット数発生し、
前記第3ビット数は、前記第4ビット数より大きく設定される、請求項3記載の半導体装置。 - 相補データを保持する1対のノードと、前記1対のノードと接続された1対のアクセストランジスタと、を有するメモリセルと、
行列状に配置された複数の前記メモリセルを有するメモリセルアレイと、
テストアドレスを格納するテストアドレス格納部と、
前記テストアドレスで選択される前記メモリセルの保持データが入力される自己診断回路と、
前記自己診断回路が出力する前記保持データに基づき、チップ識別情報を生成する識別情報生成回路と、を備える半導体装置。 - 前記メモリセルの保持データは、前記1対のアクセストランジスタを介して、前記1対のノードに電源電圧を所定時間印加した後に保持されるデータである、請求項10記載の半導体装置。
- 前記メモリセルの保持データは、前記メモリセルに電源電圧印加後に前記1対のノードに保持されるデータである、請求項10記載の半導体装置。
- 相補データを保持する1対のノード、および前記1対のノードと接続された1対のアクセストランジスタを有するメモリセルと、
行列状に配置された複数の前記メモリセルを有するメモリセルアレイと、
テストアドレスを格納するテストアドレス格納部と、
前記テストアドレスで選択される前記メモリセルの動作確認結果に基づき、前記テストアドレスを出力する自己診断回路と、
前記自己診断回路が出力する前記テストアドレスに基づき、チップ識別情報を生成する識別情報生成回路と、を備える半導体装置であって、
前記メモリセルアレイは、第1メモリセルおよび第2メモリセルを有し、
前記第1メモリセルは、前記1対のノードが保持するデータを、前記1対のアクセストランジスタを介して、前記自己診断回路へ出力し、
前記第2メモリセルは、前記1対のノードが保持するデータによらず、いずれか一方のデータを前記1対のアクセストランジスタを介して、前記自己診断回路へ出力する半導体装置。 - 前記メモリセルは、さらに、前記1対のノード間に、ラッチ回路を構成する第1インバータおよび第2インバータを有し、
前記第2メモリセルが有する第1インバータのスタティックノイズマージンは、負の値を有する、請求項13記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012198732A JP6063679B2 (ja) | 2012-09-10 | 2012-09-10 | 半導体装置 |
US14/022,721 US9449715B2 (en) | 2012-09-10 | 2013-09-10 | Semiconductor device having capability of generating chip identification information |
US15/240,863 US9984767B2 (en) | 2012-09-10 | 2016-08-18 | Semiconductor device having capability of generating chip identification information |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012198732A JP6063679B2 (ja) | 2012-09-10 | 2012-09-10 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014053064A true JP2014053064A (ja) | 2014-03-20 |
JP2014053064A5 JP2014053064A5 (ja) | 2015-04-02 |
JP6063679B2 JP6063679B2 (ja) | 2017-01-18 |
Family
ID=50232333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012198732A Active JP6063679B2 (ja) | 2012-09-10 | 2012-09-10 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9449715B2 (ja) |
JP (1) | JP6063679B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9794073B2 (en) | 2014-12-26 | 2017-10-17 | Kabushiki Kaisha Toshiba | Information processing system and semiconductor device |
US9948471B2 (en) | 2015-06-18 | 2018-04-17 | Panasonic Intellectual Property Management Co., Ltd. | Tamper-resistant non-volatile memory device and integrated circuit card |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5873762B2 (ja) * | 2012-05-29 | 2016-03-01 | ルネサスエレクトロニクス株式会社 | 半導体装置、および半導体装置の識別情報生成方法 |
JP6224401B2 (ja) * | 2013-10-04 | 2017-11-01 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
JP6500569B2 (ja) * | 2015-04-10 | 2019-04-17 | 株式会社ソシオネクスト | 集積回路、診断システム及び診断方法 |
US10387352B2 (en) * | 2015-06-05 | 2019-08-20 | Kulite Semiconductor Products, Inc. | Systems and methods for multibit code communications |
US9967094B2 (en) * | 2015-08-25 | 2018-05-08 | Nxp Usa, Inc. | Data processing system with secure key generation |
US10460824B2 (en) | 2016-02-03 | 2019-10-29 | Hiroshi Watanabe | Semiconductor apparatus with reduced risks of chip counterfeiting and network invasion |
US10120740B2 (en) | 2016-03-22 | 2018-11-06 | Micron Technology, Inc. | Apparatus and methods for debugging on a memory device |
US10544539B2 (en) | 2017-02-27 | 2020-01-28 | Whirlpool Corporation | Heat exchanger filter for self lint cleaning system in dryer appliance |
KR20180136611A (ko) * | 2017-06-14 | 2018-12-26 | 에스케이하이닉스 주식회사 | 반도체장치 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0737399A (ja) * | 1991-12-03 | 1995-02-07 | Fujitsu Ltd | メモリテスト方法 |
JP2003187595A (ja) * | 2001-12-14 | 2003-07-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積装置およびテストパターン生成方法 |
JP2006269023A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | 半導体記憶装置 |
JP2009533741A (ja) * | 2006-04-13 | 2009-09-17 | エヌエックスピー ビー ヴィ | 半導体デバイス識別子の生成方法および半導体デバイス |
WO2011129577A2 (en) * | 2010-04-12 | 2011-10-20 | Samsung Electronics Co., Ltd. | Method for generating physical identifier in storage device and machine-readable storage medium |
US20120044777A1 (en) * | 2010-08-23 | 2012-02-23 | Renesas Electronics Corporation | Semiconductor device |
JP2012073954A (ja) * | 2010-09-29 | 2012-04-12 | Kobe Univ | メモリセルアレイを用いたidチップおよびその生成方法 |
JP2013131869A (ja) * | 2011-12-20 | 2013-07-04 | Fujitsu Ltd | 個体別情報生成装置、暗号化装置、認証装置、及び個体別情報生成方法 |
JP2013246775A (ja) * | 2012-05-29 | 2013-12-09 | Renesas Electronics Corp | 半導体装置、および半導体装置の識別情報生成方法 |
US20140033330A1 (en) * | 2012-07-30 | 2014-01-30 | International Business Machines Corporation | Undiscoverable physical chip identification |
US20140100807A1 (en) * | 2012-10-10 | 2014-04-10 | International Business Machines Corporation | Chip authentication using multi-domain intrinsic identifiers |
US20140165141A1 (en) * | 2012-12-07 | 2014-06-12 | International Business Machines Corporation | Self-authenticating chip |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6067262A (en) * | 1998-12-11 | 2000-05-23 | Lsi Logic Corporation | Redundancy analysis for embedded memories with built-in self test and built-in self repair |
US6367042B1 (en) * | 1998-12-11 | 2002-04-02 | Lsi Logic Corporation | Testing methodology for embedded memories using built-in self repair and identification circuitry |
US7171596B2 (en) * | 2002-09-11 | 2007-01-30 | Infineon Technologies Ag | Circuit and method for testing embedded DRAM circuits through direct access mode |
JP3913715B2 (ja) * | 2003-06-18 | 2007-05-09 | 株式会社東芝 | 不良検出方法 |
JP2010244596A (ja) * | 2009-04-02 | 2010-10-28 | Renesas Electronics Corp | 集積回路 |
-
2012
- 2012-09-10 JP JP2012198732A patent/JP6063679B2/ja active Active
-
2013
- 2013-09-10 US US14/022,721 patent/US9449715B2/en active Active
-
2016
- 2016-08-18 US US15/240,863 patent/US9984767B2/en active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0737399A (ja) * | 1991-12-03 | 1995-02-07 | Fujitsu Ltd | メモリテスト方法 |
JP2003187595A (ja) * | 2001-12-14 | 2003-07-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積装置およびテストパターン生成方法 |
JP2006269023A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | 半導体記憶装置 |
JP2009533741A (ja) * | 2006-04-13 | 2009-09-17 | エヌエックスピー ビー ヴィ | 半導体デバイス識別子の生成方法および半導体デバイス |
WO2011129577A2 (en) * | 2010-04-12 | 2011-10-20 | Samsung Electronics Co., Ltd. | Method for generating physical identifier in storage device and machine-readable storage medium |
US20120044777A1 (en) * | 2010-08-23 | 2012-02-23 | Renesas Electronics Corporation | Semiconductor device |
JP2012043517A (ja) * | 2010-08-23 | 2012-03-01 | Renesas Electronics Corp | 半導体装置 |
JP2012073954A (ja) * | 2010-09-29 | 2012-04-12 | Kobe Univ | メモリセルアレイを用いたidチップおよびその生成方法 |
JP2013131869A (ja) * | 2011-12-20 | 2013-07-04 | Fujitsu Ltd | 個体別情報生成装置、暗号化装置、認証装置、及び個体別情報生成方法 |
JP2013246775A (ja) * | 2012-05-29 | 2013-12-09 | Renesas Electronics Corp | 半導体装置、および半導体装置の識別情報生成方法 |
US20140033330A1 (en) * | 2012-07-30 | 2014-01-30 | International Business Machines Corporation | Undiscoverable physical chip identification |
US20140100807A1 (en) * | 2012-10-10 | 2014-04-10 | International Business Machines Corporation | Chip authentication using multi-domain intrinsic identifiers |
US20140165141A1 (en) * | 2012-12-07 | 2014-06-12 | International Business Machines Corporation | Self-authenticating chip |
Non-Patent Citations (1)
Title |
---|
JPN6015017952; H. Fujiwara et al.: 'A Chip-ID Generating Circuit for Dependable LSI using Random Address Errors on Embedded SRAM and On-' VLSI Circuits (VLSIC), 2011 Symposium on , 201106, pp. 76-77 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9794073B2 (en) | 2014-12-26 | 2017-10-17 | Kabushiki Kaisha Toshiba | Information processing system and semiconductor device |
US9948471B2 (en) | 2015-06-18 | 2018-04-17 | Panasonic Intellectual Property Management Co., Ltd. | Tamper-resistant non-volatile memory device and integrated circuit card |
Also Published As
Publication number | Publication date |
---|---|
US20140070212A1 (en) | 2014-03-13 |
US20160358667A1 (en) | 2016-12-08 |
US9984767B2 (en) | 2018-05-29 |
JP6063679B2 (ja) | 2017-01-18 |
US9449715B2 (en) | 2016-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6063679B2 (ja) | 半導体装置 | |
US10880103B2 (en) | SRAM-based authentication circuit | |
CN108694335B (zh) | 基于sram的物理不可克隆函数及产生puf响应的方法 | |
US11895236B2 (en) | Unchangeable physical unclonable function in non-volatile memory | |
US10324641B2 (en) | SRAM-based authentication circuit | |
US10691414B2 (en) | Random code generator and associated random code generating method | |
US10855477B2 (en) | Non-volatile memory with physical unclonable function and random number generator | |
US10038564B2 (en) | Physical unclonable function using augmented memory for challenge-response hashing | |
US8590010B2 (en) | Retention based intrinsic fingerprint identification featuring a fuzzy algorithm and a dynamic key | |
US8659969B2 (en) | Semiconductor device | |
TW201926113A (zh) | 為積體電路裝置產生安全金鑰的方法 | |
US11190365B2 (en) | Method and apparatus for PUF generator characterization | |
JP2006294085A (ja) | 半導体装置 | |
US11012246B2 (en) | SRAM-based authentication circuit | |
EP3136286B1 (en) | Data processing system with secure key generation | |
Lu et al. | A sequence-dependent configurable PUF based on 6T SRAM for enhanced challenge response space | |
US20130155795A1 (en) | Methodology for Recovering Failed Bit Cells in an Integrated Circuit Memory | |
Nii | SRAM-Based Physical Unclonable Functions (PUFs) to Generate Signature Out of Silicon for Authentication and Encryption |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150216 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160608 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161219 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6063679 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |