JP2003187595A - 半導体集積回路、半導体集積装置およびテストパターン生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 救済処理後のメモリ対して、セルの物理的配
置を考慮したテストパターン印加を行うこと。 【解決手段】 テストパターン生成部１０５からテスト
パターンを救済処理後のメモリ１０１に印加する際に、
ウエハテスト時のメモリのフェイル情報を格納したフェ
イル情報格納部１０８の不良アドレス情報を利用し、デ
ータ入力値を変換する。テストパターン生成部１０５か
ら生成されるアドレスがフェイル情報格納部１０８に格
納された不良アドレスと一致した場合に、不良アドレス
の最下位ビットの値に応じてメモリへのデータ入力を反
転させるかどうかを判定するデータスクランブル部１０
７を用いることで、テストパターン生成部１０５からの
データを変更することなく、救済処理後の各々のメモリ
に対して、チェッカーパターンを入力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長救済のための
冗長回路を有する半導体集積回路にかかわり、特には、
組込み自己テストの技術に関する。

【０００２】

【従来の技術】近年、半導体集積回路に搭載されるメモ
リの数や規模は増大を続けている。あらかじめメモリ
に、冗長救済のためのセルを含んだ救済用のワードライ
ン、ビットラインからなる冗長回路を設けておき、欠陥
によって不良になったメモリセルが存在しているビット
ラインまたはワードラインを、それぞれ救済用ワードラ
インまたは救済用ビットラインで置き換えることによ
り、不良メモリセルを救済する冗長救済方式が用いられ
る場合がある。冗長救済によって、不良メモリセルを救
済することで、メモリの歩留りを向上することができ
る。

【０００３】図９は冗長回路を含むメモリのテストフロ
ーを示し、図５は冗長回路を含むメモリを示す。

【０００４】図５（ａ）において、Ｒ１，Ｒ０は、メモ
リ１０１の２ビットのロウアドレスであり、（Ｒ１，Ｒ
０）でロウアドレスを示す。Ｒ１がＭＳＢであり、Ｒ０
がＬＳＢである。また、Ｃ１，Ｃ０は、メモリ１０１の
２ビットのカラムアドレスであり、（Ｃ１，Ｃ０）でカ
ラムアドレスを示す。Ｃ１がＭＳＢであり、Ｃ０がＬＳ
Ｂである。

【０００５】Ｗ０はロウアドレス（Ｒ１，Ｒ０）＝
（０，０）に対するワードライン、Ｗ１はロウアドレス
（Ｒ１，Ｒ０）＝（０，１）に対するワードライン、Ｗ
２はロウアドレス（Ｒ１，Ｒ０）＝（１，０）に対する
ワードライン、Ｗ３はロウアドレス（Ｒ１，Ｒ０）＝
（１，１）に対するワードラインである。Ｂ００はカラ
ムアドレス（Ｃ１，Ｃ０）＝（０，０）の０ビット目に
対するビットライン、Ｂ０１はカラムアドレス（Ｃ１，
Ｃ０）＝（０，１）の０ビット目に対するビットライ
ン、Ｂ０２はカラムアドレス（Ｃ１，Ｃ０）＝（１，
０）の０ビット目に対するビットライン、Ｂ０３はカラ
ムアドレス（Ｃ１，Ｃ０）＝（１，１）の０ビット目に
対するビットライン、Ｂ１０はカラムアドレス（Ｃ１，
Ｃ０）＝（０，０）の１ビット目に対するビットライ
ン、Ｂ１１はカラムアドレス（Ｃ１，Ｃ０）＝（０，
１）の１ビット目に対するビットライン、Ｂ１２はカラ
ムアドレス（Ｃ１，Ｃ０）＝（１，０）の１ビット目に
対するビットライン、Ｂ１３はカラムアドレス（Ｃ１，
Ｃ０）＝（１，１）の１ビット目に対するビットライン
であり、ＷＲはメモリ１０１の救済用のワードラインで
ある。ビットラインとワードラインの交点にメモリセル
が配置されている。

【０００６】図５（ａ）中の“×”は、不良のあったメ
モリセルを表し、ワードラインＷ１上の２個のメモリセ
ルが不良であることを示している。

【０００７】この場合、救済処理によって、（Ｒ１，Ｒ
０）＝（０，１）にアクセスした場合には、不良メモリ
セルを含むワードラインＷ１にはアクセスされずに、救
済用のワードラインＷＲにアクセスされる。

【０００８】また、図５（ｂ）は、救済処理後のメモリ
１０１において、隣接するメモリセルどうしのデータ値
が互いに“０１”または“１０”のビット反転状態とな
っているチェッカーパターンのデータを入力したときの
状態を表している。

【０００９】図５（ａ）のメモリについて、図９のウエ
ハテスト処理のステップＳＴ９０１すなわちウエハレベ
ルでメモリのテストを実施した場合に、ワードラインＷ
１上の２個のメモリの不良が検出されたとする。

【００１０】ここで不良が検出されたメモリセルは、救
済処理のステップＳＴ９０２において、救済用のワード
ラインＷＲで置き換えられる。この場合、救済処理によ
って、（Ｒ１，Ｒ０）＝（０，１）にアクセスした場合
には、ワードラインＷ１にはアクセスされずに、救済用
のワードラインＷＲにアクセスされる。

【００１１】次に、最終テスト処理のステップＳＴ９０
３で、救済処理が行われた後のメモリに対して最終的な
テストが行われ、最終的にメモリに不良があったかどう
かが判断される。

【００１２】上記のように冗長回路を含むメモリのテス
トにおいては、救済処理によって、ウエハテストと最終
テストではメモリセルの配置が異ってしまう。すなわ
ち、不良のために救済で置き換えられたセルに対するア
クセスは無効となり、置き換えられた冗長回路側のセル
に対するアドレスは別のアドレスとなっている。

【００１３】

【発明が解決しようとする課題】上記のように冗長救済
処理によって不良があったアドレスが救済用に予め用意
されたリペアセルに置き換えられるため、救済の前後に
おいてメモリセルの物理配置が変わってしまう。

【００１４】そのため、メモリのテストにおいて、隣接
するメモリセルどうしが互いに干渉しているかどうかを
テストするチェッカーパターンのようなテストパターン
を用いてメモリセルの物理配置を考慮したテストを実施
する際には、救済処理後では必ずしも、所期通りの物理
的なテストパターンにならないという問題があった。

【００１５】また、セルの救済状況は、各々のメモリに
よって異なるため、救済後のメモリに対して、物理的な
テストパターンを印加するには、各メモリの救済状況に
応じて各々異なるテストパターンを印加する必要がある
が、救済処理後の各々のメモリに対して、別々のテスト
パターンを印加するのは困難であるという問題があっ
た。

【００１６】本発明は以上の問題点を解決するためにな
されたものであり、その目的は、冗長救済処理後のメモ
リにおいても、メモリの物理配置を考慮したテストパタ
ーンを印加できる半導体集積回路および半導体集積装置
ならびにテストパターン生成方法を提供することであ
る。

【００１７】

【課題を解決するための手段】半導体集積回路について
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。すなわち、メモリセルアレイと、メ
モリセルアレイに不良メモリセルが存在する場合に前記
不良メモリセルを救済するための冗長回路とを含むメモ
リに対して、次のような構成要素を付加している。

【００１８】メモリセルアレイに書き込むためのテスト
パターンを生成するテストパターン生成部と、メモリセ
ルアレイからデータを読み出してメモリセルアレイに不
良メモリセルが存在するか否かを判定する期待値比較部
と、不良メモリセルを冗長回路に置き換える救済処理を
行っていない状態でメモリセルアレイをテストした場合
に検出される不良メモリセルのアドレスを不良アドレス
として格納しておくフェイル情報格納部と、救済処理を
行った後でフェイル情報格納部に保持された不良アドレ
スとテストパターン生成部からの出力を用いてメモリセ
ルアレイに入力する値を変換するデータスクランブル部
とを備える。

【００１９】テストパターンをメモリセルアレイに印加
するときに、不良メモリセルを含むワードラインまたは
ビットラインに対するテストパターンは救済用のワード
ラインまたはビットラインに与えられる。このときに、
救済の前後においてメモリセルの物理配置が変わってし
まっているので、テストパターンの不具合が生じる可能
性がある。

【００２０】そこで、ウエハテスト処理の段階におい
て、メモリセルアレイにテストパターンを印加し、期待
値比較部において、メモリセルアレイの出力応答と正常
時に期待される値（期待値）とを比較し、正常な記憶動
作が行われていない不良メモリセルを検出し、このとき
の不良メモリセルのアドレスをを含むフェイル情報をフ
ェイル情報格納部に格納しておく。以上が準備段階とな
っている。不良メモリセルに対しては、冗長回路による
冗長救済が行われる。

【００２１】そして、最終テスト処理の段階では、隣接
するメモリセルどうし間で互いに干渉しているかどうか
をテストするチェッカーパターンをメモリセルアレイに
印加する。チェッカーパターンは、隣接するメモリセル
どうしのデータ値が互いに“０１”または“１０”のビ
ット反転状態となっているデータ列である。チェッカー
パターン以外のパターンのテストパターンの印加が行わ
れる場合もある。

【００２２】不良メモリセルに対するテストパターンの
書き込みの際には、データスクランブル部において、不
具合が生じるケースか否かを判定する。すなわち、テス
トパターンからのアドレス信号とフェイル情報格納部か
らのフェイル情報とに基づいて、テストパターンの書き
込み対象が不良メモリセルであるか否か、そしてそのま
まテストパターンを書き込むと不具合が発生するケース
であるか否かを判定し、不具合のケースの場合にはテス
トパターンの変換を行い、不具合発生を防止する。その
変換後のテストパターンをメモリセルアレイに印加する
ことで最終テスト処理を行う。

【００２３】以上により、隣接するメモリセルアレイど
うし間の干渉の有無をテストするチェッカーパターンの
ようなテストパターンを用いてメモリセルの物理配置を
考慮したテストを実施する際に、救済処理後であって
も、所期通りの物理的なテストパターンでテストするこ
とができる。すなわち、テストパターン生成部では生成
するテストパターンを変更する必要がない。

【００２４】特に、不良メモリセルの救済状況が個々の
メモリによって異なるにもかかわらず、各メモリの救済
状況に応じてテストパターン生成部でテストパターンを
変更する必要がなく、救済処理後の各々のメモリに対し
て、効率の良い合理的なテストを遂行することができ
る。

【００２５】上記において、好ましい態様は、前記のデ
ータスクランブル部が次のように構成されていることで
ある。すなわち、データスクランブル部が、テストパタ
ーン生成部から入力されるアドレスとフェイル情報格納
部からの不良メモリセルのアドレスとを比較するアドレ
ス一致判定部を備えているとともに、アドレス一致判定
部においてアドレスが一致したときに不良メモリセルの
アドレスに対してテストパターン生成部から出力される
データの値が冗長回路に隣接するアドレスに書き込まれ
るデータの値と同じ場合にテストパターン生成部からの
データの値を反転させるデータ変換部を備えていること
である。

【００２６】チェッカーパターンは隣接するメモリセル
どうしのデータ値をビット反転状態とするものである
が、不良メモリセルに対する冗長救済を行うと、救済用
のワードラインまたはビットラインでビット反転状態に
狂いが生じ、隣接するメモリセルどうしが同じ値になっ
てしまう場合がある。このような場合に、データ変換部
によってデータ信号のビット反転を行うことにより、冗
長救済後のメモリセルアレイに対してチェッカーパター
ンを所期通りに印加することができる。

【００２７】また、上記において、好ましい態様は、前
記のデータスクランブル部について、次のように構成さ
れていることである。すなわち、データスクランブル部
が、テストパターン生成部から入力されるアドレスとフ
ェイル情報格納部からの不良メモリセルのアドレスとを
比較するアドレス一致判定部を備えているとともに、ア
ドレス一致判定部においてアドレスが一致したときに不
良メモリセルのアドレスに対してテストパターン生成部
から出力されるデータの値が冗長回路に隣接するアドレ
スに書き込まれるデータの値と同じ場合にテストパター
ン生成部からの不良ビット位置に対するデータの値を反
転させるデータ変換部を備えていることである。

【００２８】この場合、カラム単位での救済を行うメモ
リに対して、チェッカーパターンを生成する際に、同一
ワードライン上にあって、カラムの救済ラインの両隣に
あるセルの値を同じにすることができ、救済処理を行っ
た後のセルに対しても、所期通りに物理的なチェッカー
パターンを生成することが可能である。

【００２９】上記において、好ましい態様として、前記
のフェイル情報格納部が次のように構成されていること
を挙げることができる。すなわち、テスト時にメモリセ
ルアレイに不良メモリセルが検出された場合に、不良メ
モリセルのアドレスである不良アドレスと不良ビット位
置の情報を格納しておくようにフェイル情報格納部が構
成されていることである。

【００３０】上記において、好ましい態様の１つとし
て、前記のフェイル情報格納部に代えて、メモリ内に存
在して、冗長回路によって置き換えられる不良メモリセ
ルのアドレスである救済アドレスを記憶する不良アドレ
ス記憶部が設けられていることを挙げることができる。

【００３１】その不良アドレス記憶部については、前記
の救済アドレスの値に応じて切断されるヒューズによっ
て構成され、そのヒューズの切断の有無によって不良ア
ドレスを記憶する構成を採用することができる。

【００３２】また、本発明は、上記の半導体集積回路の
構成を含む半導体集積装置について、前記のテストパタ
ーン生成部が外部のテスター上に構成されているものと
する。また、前記の期待値比較部が外部テスター上に構
成されているものとする。

【００３３】この場合、テストパターン生成部、期待値
比較部を外部テスタ上に構成することで、救済処理後の
メモリに対して、各々のメモリの救済状態に関係なく、
同一のテストパターンを用いてテストを行うことでき
る。

【００３４】さらに、本発明はメモリにおけるテストパ
ターン生成方法に関するものであり、カラムアドレス単
位で救済を行うメモリにおいて、メモリのロウアドレス
の論理アドレスの最下位ビットとカラムアドレスの論理
アドレスの最下位ビットとの排他的論理和をとるステッ
プと、前記排他的論理和の値が０のときに、隣のビット
の値が互いに反転するデータをメモリに書き込むステッ
プと、前記排他的論理和の値が１のときに、前記の排他
的論理和の値が０のときに前記メモリに書き込んだデー
タの反転データを前記メモリに書き込むステップとを含
むことを特徴としている。

【００３５】この場合、カラムアドレス単位での救済を
行うメモリに対して、チェッカーパターンを生成する際
に、同一ワードライン上にあって、カラムの救済ライン
の両隣にあるセルの値を同じにすることができ、救済処
理を行った後のセルに対しても、所期通りに物理的なチ
ェッカーパターンを生成することが可能である。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ説明する。なお、図中、同一または
相当部分には同一符号を付してその説明は繰り返さな
い。

【００３７】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路を説明するためのブロック
図である。メモリ１０１はテスト対象のメモリであり、
冗長回路１０２とメモリセルアレイ１０３と不良アドレ
ス記憶部１０４を含む状態に構成されている。不良アド
レス記憶部１０４は、内部に含まれるヒューズ回路を切
断することで、メモリセルアレイ１０３の不良を救済す
る不良アドレスを生成するとともに、救済処理を実施す
るかしないかの１ビットの情報を生成する。

【００３８】１０５はテストパターン生成部であり、こ
のテストパターン生成部１０５で生成された制御信号１
１０、アドレス信号１１１は直接、メモリ１０１に入力
され、データ信号１１２はデータスクランブル部１０７
を通ってメモリ１０１に入力される。また、アドレス信
号１１１がデータスクランブル部１０７に与えられる。

【００３９】１０６は期待値比較部であり、メモリ１０
１に入力されたテストパターンに対するメモリ１０１の
出力応答１１４と正常時に期待される値（期待値）とを
比較し、信号を正常に記憶していない不良メモリセルを
検出する。

【００４０】１０８はフェイル情報格納部であり、冗長
救済が行われる前のウエハテストにおいて、メモリ１０
１に対してテストを実施したときのメモリのフェイル情
報（メモリの不良アドレス、不良ビット位置の情報、そ
して、救済処理が行われたかどうかの情報）を記憶して
いる。

【００４１】１０７はデータスクランブル部であって、
アドレス一致判定部１０７ａとデータ変換部１０７ｂと
を備えている。アドレス一致判定部１０７ａは、テスト
パターン生成部１０５で生成されたアドレス信号１１１
とフェイル情報格納部１０８に記憶されたフェイル情報
１１５を入力し、アドレス信号１１１が示すアドレスと
フェイル情報１１５が示すアドレスが一致するか否かを
判定する。データ変換部１０７ｂは、アドレス一致判定
部１０７ａにおいてアドレスが一致したときに、フェイ
ル情報１１５が示す不良メモリセルのアドレスに対して
テストパターン生成部１０５から出力されるデータの値
が冗長回路１０２に隣接するアドレスに書き込まれるデ
ータの値と同じ場合にテストパターン生成部１０５から
のデータ信号１１２の値を反転させる変換を行い、その
変換後データ信号１１３をメモリセルアレイ１０３に対
して出力する。

【００４２】図５（ａ）は、本発明の実施の形態１にお
いて、図１に示された半導体集積回路のワードラインの
救済を行うメモリ１０１の状態を示したものである。ま
た、図５（ｂ）は、救済処理後のメモリ１０１におい
て、隣接するメモリセルどうしの値が互いに“０１”ま
たは“１０”のビット反転状態になるようにチェッカー
パターンを入力したときの状態を表している。

【００４３】図２は、図１に示された半導体集積回路の
動作を示すフローチャートである。

【００４４】以下、本実施の形態について図１、図２お
よび図５を参照しつつ説明する。

【００４５】ステップＳＴ２０１において、冗長救済処
理が終了したメモリ１０１をテストする。

【００４６】ステップＳＴ２０２では、データスクラン
ブル部１０７において、そのアドレス一致判定部１０７
ａは、テストパターン生成部１０５で生成されるアドレ
ス信号１１１が示すアドレスとフェイル情報格納部１０
８に格納されたフェイル情報１１５が示す不良アドレス
が一致するかどうかを判定する。

【００４７】ロウアドレス（Ｒ１，Ｒ０）＝（０，１）
になるまでは、不良アドレスと入力アドレスが一致しな
いので、テストパターン生成部１０５で生成されたデー
タ信号１１２がそのままメモリ１０１に書き込まれて、
ステップＳＴ２０５に移るが、まだ、テストが終了して
いないためにステップＳＴ２０１に戻る。

【００４８】次に、ステップＳＴ２０２で、（Ｒ１，Ｒ
０）＝（０，１）となったときに、フェイル情報格納部
１０８には、不良アドレスとして（Ｒ１，Ｒ０）＝
（０，１）が記憶されているので、テストパターン生成
部１０５からのアドレス信号１１１のロウアドレスが不
良アドレスと一致し、ステップＳＴ２０３に移る。

【００４９】ステップＳＴ２０３において、データスク
ランブル部１０７のデータ変換部１０７ｂは、ステップ
ＳＴ２０２で判定したアドレス（Ｒ１，Ｒ０）＝（０，
１）において、テストパターン生成部１０５からのデー
タ信号１１２の値を反転させるかどうかを判定する。

【００５０】救済処理後のメモリ１０１に対して、物理
的に隣接するメモリセルどうしが交互の“０１”のパタ
ーンになるためには、救済用のワードラインＷＲにどの
ようなデータを書き込むべきかというと、救済用のワー
ドラインＷＲに隣接するワードラインＷ３に対して書き
込むこととなるデータの反転データを救済用のワードラ
インＷＲに対して書き込む必要がある。すなわち、隣接
のワードラインＷ３に例えば、１０１０１０１０と書き
込む場合には、救済用のワードラインＷＲには、それを
反転したデータ列である、０１０１０１０１を書き込め
ば、物理的に隣接するメモリセルどうしが交互の“０
１”のパターンになる。

【００５１】不良アドレスが（Ｒ１，Ｒ０）＝（０，
１）の場合に、テストパターン生成部１０５から生成さ
れるデータ信号１１２は、救済用のワードラインＷＲに
隣接するワードラインＷ３に書き込まれるデータと同じ
なので、データスクランブル部１０７において、データ
を反転すると判定する。

【００５２】その結果として、ステップＳＴ２０４にお
いて、テストパターン生成部１０５で生成されるデータ
入力１１２を反転して救済用のワードラインＷＲに書き
込んで、ステップＳＴ２０５に移る。

【００５３】ステップＳＴ２０５において、（Ｒ１，Ｒ
０）＝（０，１）ではテストが終了していないので、ス
テップＳＴ２０１に移って処理を続ける。

【００５４】全てのセルに書き込みが終了すると、処理
を終える。

【００５５】上記において、救済用のワードラインＷＲ
に対する隣接のワードラインＷ３と不良メモリセルを含
むワードラインＷ１とのライン差が２ラインで偶数ライ
ン分であるので、上記ステップＳＴ２０３の判断でデー
タ反転要となる。ライン差が奇数ライン分であれば、デ
ータ反転不要となる。理由は次のとおりである。

【００５６】不良メモリセルを含むワードラインＷ１か
ら１ライン離れた隣接のワードラインＷ２と不良メモリ
セルを含むワードラインＷ１とのライン差は１ラインで
奇数ライン分であるが、このとき両ワードラインのチェ
ッカーパターンのデータ列どうしは互いに反転データと
なっている。

【００５７】不良メモリセルを含むワードラインＷ１か
ら２ライン離れたワードラインＷ３と不良メモリセルを
含むワードラインＷ１とのライン差は２ラインで偶数ラ
イン分であるが、このとき両ワードラインのチェッカー
パターンのデータ列どうしは互いに同一データとなって
いる。

【００５８】このワードラインＷ３は救済用のワードラ
インＷＲに隣接するワードラインである。救済用のワー
ドラインＷＲに対して不良メモリセルを含むワードライ
ンＷ１に対するのと同じデータ列が与えられようとする
が、そのままであれば、隣接のワードラインＷ３のデー
タ列と救済用のワードラインＷＲのデータ列とが同一と
なってしまう。したがって、冗長救済によるワードライ
ンの置き換えにもかかわらず、すべての有効なメモリセ
ルにおいて隣接するメモリセルどうしが互いに反転デー
タの関係を維持するためには、ライン差が偶数ライン分
のときには、救済用のワードラインＷＲに対して元のデ
ータ列の反転データを与えなければならないのである。
そして、ライン差が奇数ライン分のときは、そのような
必要性はないのである。

【００５９】なお、上記では、ロウアドレス単位で救済
を行う場合の例を説明したが、カラムアドレス単位で救
済を行うように構成してもよく、その場合も本実施の形
態と同様の効果が得られる。これについては、後述の実
施の形態で説明する。

【００６０】以上のように、実施の形態１によれば、ワ
ード単位（あるいはカラム単位）で救済処理を行うメモ
リのウエハテストでのフェイル情報をフェイル情報格納
部に格納して、不良アドレスに応じてデータスクランブ
ル部でメモリへのデータ信号を変換することにより、救
済処理のためにセルの物理配置が変更された後でも、そ
の救済処理後の物理配置に即してテストのためのチェッ
カーパターンを生成することが可能である。

【００６１】また、テストパターン生成部１０５と期待
値比較部１０６を外部テスタ上に構成することで、救済
処理後のメモリ１０１に対して、各々のメモリの救済状
態に関係なく、同一のテストパターンを用いてテストを
行うことできる。すなわち、個々のメモリの救済状況は
様々であり、どのワードライン（あるいはどのビットラ
イン）に不良が発生するかは全くランダムであるが、そ
れにもかかわらず、本発明は広範囲に対応することがで
きる。

【００６２】また、本実施の形態では書き込みデータの
反転を行うかどうかを判定するために、救済用のワード
ラインＷＲに隣接するワードラインＷ３に書き込まれる
データの値を利用したが、ワードラインＷ３を救済する
場合には、ワードラインＷ３に対して書き込まれるデー
タは反転しても反転しなくても、本実施の形態と同様
に、救済処理後のメモリセルに対して、所期通りの物理
的なチェッカーパターンが得ることができる。

【００６３】（実施の形態２）図３は、本発明の実施の
形態２による半導体集積回路を説明するためのブロック
図である。図３において、実施の形態１の図１における
のと同じ符号は同一構成要素を指しているので、詳しい
説明は省略する。簡単に説明すると、１０１はテスト対
象のメモリ、１０２は冗長回路、１０３はメモリセルア
レイ、１０４は不良アドレス記憶部、１０５はテストパ
ターン生成部、１０６は期待値比較部、１０７はデータ
スクランブル部、１０７ａはアドレス一致判定部、１０
７ｂはデータ変換部、１１０は制御信号、１１１はアド
レス信号、１１２はデータ信号、１１３は変換後データ
信号、１１４は出力応答である。

【００６４】不良アドレス記憶部１０４は、不良アドレ
ス信号に従って選択的に切断されるヒューズ回路を持
ち、その切断の有無によって、不良アドレスを記憶し、
これらを含むヒューズ情報３１０をデータスクランブル
部１０７に出力する。

【００６５】データスクランブル部１０７は、実施の形
態１の場合と同様にアドレス一致判定部１０７ａとデー
タ変換部１０７ｂとを備え、テストパターン生成部１０
５からのアドレス信号および不良アドレス記憶部１０４
からの情報３１０（ヒューズ情報）の値に応じて、テス
トパターン生成部１０５からのデータ信号１１２を変換
し、変換後データ信号１１３をメモリ１０１に出力す
る。その動作の論理は実施の形態１の場合と同様であ
る。メモリ１０１のテスト時において、変換後データ信
号１１３はメモリ１０１へのデータ入力に使用される。

【００６６】図２は、図３に示された半導体集積回路の
動作を示すフローチャートである。

【００６７】以下、本実施の形態について図２、図３お
よび図５を参照しつつ説明する。

【００６８】ステップＳＴ２０２では、データスクラン
ブル部１０７において、そのアドレス一致判定部１０７
ａが、テストパターン生成部１０５で生成されるアドレ
ス信号１１１が示すアドレスと、不良アドレス記憶部１
０４から出力されるヒューズ情報３１０に含まれる不良
アドレスが一致するかどうかを判定する。ロウアドレス
（Ｒ１，Ｒ０）＝（０，１）になるまでは、ステップＳ
Ｔ２０１に戻る。

【００６９】次に、（Ｒ１，Ｒ０）＝（０，１）となっ
たときに、不良アドレス記憶部１０４から出力されるヒ
ューズ情報３１０に含まれる不良アドレスが（Ｒ１，Ｒ
０）＝（０，１）となっているので、テストパターン生
成部１０５からのアドレス信号１１１のロウアドレスが
不良アドレスと一致し、ステップＳＴ２０３に移る。

【００７０】ステップＳＴ２０３において、アドレス
（Ｒ１，Ｒ０）＝（０，１）においてデータ信号１１２
の値の反転の必要性を判定するが、データ変換部１０７
ｂは、必要と判定して、ステップＳＴ２０４に進み、テ
ストパターン生成部１０５からのデータ信号１１２を反
転して救済用のワードラインＷＲに書き込む。

【００７１】その他については、実施の形態１の場合と
同様である。

【００７２】以上のように、実施の形態２によれば、ワ
ード単位（あるいはカラム単位）で救済処理を行うメモ
リのウエハテストでのメモリのフェイル情報を基に不良
アドレス記憶部にあるヒューズを切ることで生成される
フェイル情報をメモリから出力して、不良アドレスに応
じてデータスクランブル部でメモリへのデータ信号を変
換することにより、救済処理のためにセルの物理配置が
変更された後でも、その救済処理後の物理配置に即して
テストのためのチェッカーパターンを所期通りに生成す
ることが可能である。

【００７３】さらに、データスクランブル部でのデータ
変換に、メモリの内部の不良アドレス記憶部に格納され
たヒューズ情報を用いることで、実施の形態１の場合の
フェイル情報格納部を設ける必要がなく、回路面積を削
減できる。

【００７４】なお、テストパターン生成部１０５と期待
値比較部１０６を外部テスタ上に構成することで、救済
処理後のメモリに対して、各々のメモリの救済状態に関
係なく、同一のテストパターンを用いてテストを行うこ
とでき、本実施の形態と同様の効果が得られる。

【００７５】その他の作用効果については実施の形態１
と同様であるので、説明を省略する。

【００７６】（実施の形態３）図４は、本発明の実施の
形態３におけるテストパターン生成方法の処理手順を示
すフローチャートである。図６は、本発明の実施の形態
３において、図１に示された半導体集積回路のビットラ
イン単位で救済を行うことができるメモリの状態を示し
たものである。

【００７７】図６（ａ）において、ＢＲはメモリ１０１
の救済用のビットラインである。その他の構成要素につ
いては実施の形態１の場合と同様であるので、同一部分
に同一符号を付すにとどめ、説明を省略する。

【００７８】図６（ａ）中の“×”で示すように、ビッ
トラインＢ１０上の２個のメモリが不良である場合、救
済処理によって、（Ｃ１，Ｃ０）＝（１，０）にアクセ
スした場合には、このアドレスの１ビット目が、ビット
ラインＢ１０にはアクセスされずに、救済用のビットラ
インＢＲにアクセスされる。

【００７９】また、図６（ｂ）は、救済処理後のメモリ
１０１において、隣接するメモリセルどうしの値が交互
に“０１”となるようにチェッカーパターンを入力した
ときの状態を表している。

【００８０】図４は、図１に示された半導体集積回路の
動作を示すフローチャートである。

【００８１】以下、本実施の形態について図１、図４お
よび図６を参照しつつ説明する。

【００８２】ステップＳＴ４０１において、冗長救済処
理が終了したメモリ１０１をテストする。

【００８３】ステップＳＴ４０２では、データスクラン
ブル部１０７のアドレス一致判定部１０７ａにおいて、
テストパターン生成部１０５で生成されるアドレス信号
１１１が示すアドレスとフェイル情報格納部１０８に格
納されたフェイル情報１１５が示す不良アドレスが一致
するかどうかを判定し、さらに、不良ビットの位置を判
定する。

【００８４】カラムアドレス（Ｃ１，Ｃ０）＝（１，
０）になるまでは、不良アドレスとアドレスが一致しな
いので、テストパターン生成部１０５で生成されたデー
タ信号１１２がそのままメモリ１０１に書き込まれて、
ステップＳＴ４０５に移るが、まだ、テストが終了して
いないために、ステップＳＴ４０１に戻る。

【００８５】次に、ステップＳＴ４０２で、（Ｃ１，Ｃ
０）＝（１，０）となったときに、フェイル情報格納部
１０８には、不良アドレスとして（Ｃ１，Ｃ０）＝
（１，０）が記憶されているので、テストパターン生成
部１０５からのアドレス信号１１１のカラムアドレスが
不良アドレスと一致して、ステップＳＴ４０３に移る。

【００８６】フェイル情報格納部１０８に格納されてい
る（Ｃ１，Ｃ０）＝（１，０）の１ビット目が故障して
いるという不良ビット位置情報から、ステップＳＴ４０
３において、ステップＳＴ４０２で判定したアドレス
（Ｃ１，Ｃ０）＝（１，０）の１ビット目（図６（ａ）
のＢ１２）に対して、テストパターン生成部１０５から
のデータ信号１１２の値を反転させるかどうかを判定す
る。

【００８７】救済処理後のメモリ１０１に対して、物理
的に隣接するメモリセルどうしが交互の“０１”のパタ
ーンになるためには、救済用のビットラインＢＲにどの
ようなデータを書き込むべきかというと、救済用のビッ
トラインＢＲに隣接するビットラインＢ１３に対して書
き込むこととなるデータの反転データを救済用のビット
ラインＢＲに書き込む必要がある。すなわち、隣接のビ
ットラインＢ１３に例えば、下から、１０１０と書き込
む場合には、救済用のビットラインＢＲには、それを反
転したデータ列である、０１０１を書き込めば、物理的
に隣接するメモリセルどうしが交互の“０１”のパター
ンになる。

【００８８】不良アドレスが（Ｃ１，Ｃ０）＝（１，
０）の１ビット目（図６（ａ）のＢ１２）に対して、テ
ストパターン生成部１０５から生成されるデータ信号１
１２は、救済用のビットラインＢＲに隣接するビットラ
インＢ１３に書き込まれるデータに対して反転している
ので、データスクランブル部１０７のデータ変換部１０
７ｂにおいて、データを反転しないと判定する。

【００８９】その結果として、ステップＳＴ４０４にお
いて、テストパターン生成部１０５で生成されるデータ
入力１１２を反転せずに救済用のワードラインＢＲに書
き込んで、ステップＳＴ４０５に移る。

【００９０】ステップＳＴ４０５において、（Ｃ１，Ｃ
０）＝（１，０）ではテストが終了していないので、ス
テップＳＴ４０１に移って処理を続ける。

【００９１】全てのセルに書き込みが終了すると、処理
を終える。

【００９２】上記において、救済用のビットラインＢＲ
に対する隣接のビットラインＢ１３と不良メモリセルを
含むビットラインＢ１２とのライン差が１ラインで奇数
ライン分であるので、上記ステップＳＴ４０３の判断で
データ反転は不要となる。ライン差が偶数ライン分であ
れば、データ反転は必要となる。理由は実施の形態１で
説明したのと同様である。

【００９３】以上のように、実施の形態３によれば、ビ
ット単位での救済を行うメモリに対して、ウエハテスト
でのメモリのフェイル情報をフェイル情報格納部に格納
して、不良アドレスに応じてデータスクランブル部でメ
モリへのデータ信号を変換することにより、救済処理の
ためにセルの物理配置が変更された後でも、その救済処
理後の物理配置に即してテストのためのチェッカーパタ
ーンを所期通りに生成することが可能である。

【００９４】なお、本実施の形態では書き込みデータの
反転を行うかどうかを判定するために、救済用のビット
ラインＢＲに隣接するビットラインＢ１３に書き込まれ
るデータの値を利用したが、ビットラインＢ１３を救済
する場合には、ビットラインＢ１３に対して書き込まれ
るデータは反転しても反転しなくても、本実施の形態と
同様に、救済処理後のメモリセルに対して物理的なチェ
ッカーパターンを得ることができる。

【００９５】（実施の形態４）図７はカラム単位で救済
を行うメモリに対するテストパターン生成方法のフロー
図である。

【００９６】また、図８（ａ）はカラム単位で救済を行
うメモリに対して、隣接するメモリセルどうしが交互に
“０１”となるようなチェッカーパターンを入力したと
きの状態を示した図であり、図８（ｂ）は、救済処理を
行った後でのメモリセルの構成に対して、隣接するメモ
リセルどうしが交互の“０１”となるパターンを入力し
たときの状態を示した図である。

【００９７】図８（ａ）において、メモリ１０１中のお
のおのの四角で囲まれた領域内の“０”または“１”の
数字が、各々のセルの値を示している。ＢＲ０はメモリ
１０１の０ビット目のビットに対する救済用のビットラ
インであり、ＢＲ１はメモリ１０１の１ビット目のビッ
トに対する救済用のビットラインであり、ＢＲ０，ＢＲ
１は、それぞれ同一のカラムアドレスを救済する。

【００９８】図８（ａ）においては、（Ｃ１，Ｃ０）＝
（０，１）に対して救済が行われ、ビットラインＢ０１
が救済用のビットラインＢＲ０に置き換えられ、ビット
ラインＢ１１が救済用のビットラインＢＲ１に置き換え
られる。その他の構成要素については実施の形態１の場
合と同様であるので、同一部分に同一符号を付すにとど
め、説明を省略する。

【００９９】以下、本実施の形態について図７および図
８を参照しつつ説明する。

【０１００】ステップＳＴ７０１において、アドレス信
号について、ロウアドレス＝０（“００”）、カラムア
ドレス＝０（“００”）に初期化する。

【０１０１】次に、ステップＳＴ７０２で、ロウアドレ
スの最下位ビット（Ｒow[0]）とカラムアドレスの最下
位ビット（Ｃolumn[0]）との排他的論理和をとる。

【０１０２】この場合、Ｒow[0]およびＣolumn[0]は
“０”であるので、Ｒow[0]とＣolumn[0]の排他的論理
和は“０”となるため、ステップＳＴ７０３に移り、該
当アドレスのワードに対して、隣のビットが交互に反転
するデータ“０１０１０１０１”（これをデータ（Ｄ）
とする）を書き込み、次にステップＳＴ７０５に移る。
ここで、すべてのアドレスに対して書き込みが終了した
かどうかを判断するが、すべてのアドレスの処理が終了
していないので、ステップＳＴ７０６に移り、アドレス
をカウントする。ここで、カラムアドレスをインクリメ
ントして、再びステップＳＴ７０２に移る。

【０１０３】この場合、Ｒow[0]＝０，Ｃolumn[0]＝１
となり、Ｒow[0]とＣolumn[0]の排他的論理和が“１”
となるので、ステップＳＴ７０４に移り、該当アドレス
のワードに対して、ステップＳＴ７０３において書き込
んだデータ（Ｄ）の各ビットが反転したデータ“１０１
０１０１０”を書き込み、ステップＳＴ７０５に移る。

【０１０４】ここで、すべてのアドレスに対して書き込
みが終了したかどうかを判断するが、すべてのアドレス
の処理が終了していないので、ステップＳＴ７０６に移
り、アドレスをカウントする。

【０１０５】この処理を全てのアドレスに対して実施
し、ステップＳＴ７０５で全てのアドレスに対する処理
が終了と判断されると処理が終了する。

【０１０６】図８（ａ）の状態で、カラムアドレス（Ｃ
１，Ｃ０）＝（０，１）を救済する場合には、ビットラ
インＢ０１が救済用のビットラインＢＲ０に置き換えら
れ、ビットラインＢ１１が救済用のビットラインＢＲ１
に置き換えられる。

【０１０７】以上の結果、不良メモリセルを含むビット
ラインＢ０１に本来は書き込まれるべきデータ（下から
“１０１０”）を反転して、救済用のビットラインＢＲ
０にデータ（下から“０１０１”）を書き込み、また、
不良メモリセルを含むビットラインＢ１１に本来は書き
込まれるべきデータ（下から“０１０１”）を反転し
て、救済用のビットラインＢＲ１にデータ（下から“１
０１０”）を書き込むことで、救済処理を行った後でも
セルの物理的な配置を考慮して、隣接するメモリセルど
うしが交互に“０１”と異なる値を持つチェッカーパタ
ーンを生成することが可能となる。

【０１０８】図８（ｂ）において、救済用のビットライ
ンＢＲ０には下から“０１０１”と書き込まれるが、そ
の左隣のビットラインＢ０３には下から“１０１０”と
書き込まれ、右隣のビットラインＢ１０には下から“１
０１０”と書き込まれ、結果として、救済用のビットラ
インＢＲ０の両隣にあるセルの値が同じで救済用のビッ
トラインＢＲ０のセルの値を反転した値のデータが書き
込まれることになる。すなわち、メモリ１０１の全体に
わたって不良メモリセルは除いて、カラム方向でもロウ
方向でも隣接するセルの値が互いに“０１”または“１
０”と反転するチェッカーパターンを所期通り書き込む
ことができる。

【０１０９】以上のように、実施の形態４によれば、カ
ラム単位での救済を行うメモリに対して、チェッカーパ
ターンを生成する際に、同一ワードライン上にあって、
カラムの救済ラインの両隣にあるセルの値を同じにする
ことができ、救済処理を行った後のセルに対しても、物
理的なチェッカーパターンを所期通りに生成することが
可能である。

【０１１０】なお、本実施の形態では、１つのカラムア
ドレスの救済について説明したが、奇数個のカラムアド
レスの救済を行う場合でも、本実施の形態と同様の効果
が得られる。

【０１１１】なお、本実施の形態では、メモリの物理ア
ドレスと論理アドレスが同一の場合を例に説明を行った
が、メモリの物理アドレスと論理アドレスが異なる場合
であっても、論理アドレスを利用してパターンを生成す
ることで本実施の形態と同様の効果が得られる。

【０１１２】

【発明の効果】以上のように、本発明によれば、冗長救
済機能を有する半導体集積回路の組込み自己テストにお
いて、隣接するメモリセルアレイどうし間の干渉の有無
をテストするチェッカーパターンのような、メモリセル
の物理配置を考慮したテストを実施する際に、救済処理
後であっても、テストパターンを不良アドレスの判定に
基づいて適時に変換することにより、救済処理後のメモ
リセルの物理配置に即したテストパターンを印加するこ
とができるため、テストパターン生成部では生成するテ
ストパターンを変更する必要がない。

【０１１３】特に、不良メモリセルの救済状況が個々の
メモリによって異なるにもかかわらず、各メモリの救済
状況に応じてテストパターン生成部でテストパターンを
変更する必要がなく、救済処理後の各々のメモリに対し
て、個々のメモリの救済処理状況に即した効率の良い合
理的なテストを遂行することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による半導体集積回路
を説明するためのブロック図

【図２】 図１に示された半導体集積回路の動作を示す
フローチャート

【図３】 本発明の実施の形態２による半導体集積回路
を説明するためのブロック図

【図４】 本発明の実施の形態３におけるテストパター
ン生成方法を示すフローチャート

【図５】 実施の形態１の場合の冗長回路を含むメモリ
の概略構成と動作説明図

【図６】 実施の形態３の場合の冗長回路を含むメモリ
の概略構成と動作説明図

【図７】 実施の形態４の場合のカラムアドレス単位で
救済を行うメモリに対するテストパターン生成方法のフ
ロー図

【図８】 実施の形態４の場合のカラムアドレス単位で
救済を行うメモリの概略構成と動作説明図

【図９】 従来技術における冗長回路を含むメモリのテ
ストフロー図

【符号の説明】

１０１ メモリ １０２ 冗長回路 １０３ メモリセルアレイ １０４ 不良アドレス記憶部 １０５ テストパターン生成部 １０６ 期待値比較部 １０７ データスクランブル部 １０７ａ アドレス一致判定部 １０７ｂ データ変換部 １０８ フェイル情報格納部 １１０ 制御信号 １１１ アドレス信号 １１２ データ信号 １１３ 変換後データ信号 １１４ 出力応答 １１５ フェイル情報

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｂ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイおよび前記メモリセル
   アレイに不良メモリセルが存在する場合に前記不良メモ
   リセルを救済するための冗長回路を含むメモリと、 前記メモリセルアレイに書き込むためのテストパターン
   を生成するテストパターン生成部と、 前記メモリセルアレイからデータを読み出して前記メモ
   リセルアレイに不良メモリセルが存在するか否かを判定
   する期待値比較部と、 前記不良メモリセルを前記冗長回路に置き換える救済処
   理を行っていない状態で前記メモリセルアレイをテスト
   した場合に検出される不良メモリセルのアドレスを不良
   アドレスとして格納しておくフェイル情報格納部と、 前記救済処理を行った後で前記フェイル情報格納部に保
   持された前記不良アドレスと前記テストパターン生成部
   からの出力を用いて前記メモリセルアレイに入力する値
   を変換するデータスクランブル部とを備えることを特徴
   とする半導体集積回路。
2. 【請求項２】 前記データスクランブル部は、 前記テストパターン生成部から入力されるアドレスと前
   記フェイル情報格納部からの不良メモリセルのアドレス
   とを比較するアドレス一致判定部と、 前記アドレス一致判定部においてアドレスが一致したと
   きに、前記不良メモリセルのアドレスに対して前記テス
   トパターン生成部から出力されるデータの値が前記冗長
   回路に隣接するアドレスに書き込まれるデータの値と同
   じ場合に前記テストパターン生成部からのデータの値を
   反転させるデータ変換部とを備えて構成されていること
   を特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記データスクランブル部は、 前記テストパターン生成部から入力されるアドレスと前
   記フェイル情報格納部からの不良メモリセルのアドレス
   とを比較するアドレス一致判定部と、 前記アドレス一致判定部においてアドレスが一致したと
   きに、前記不良メモリセルのアドレスに対して前記テス
   トパターン生成部から出力されるデータの値が前記冗長
   回路に隣接するアドレスに書き込まれるデータの値と同
   じ場合に前記テストパターン生成部からの前記不良ビッ
   ト位置に対するデータの値を反転させるデータ変換部と
   を備えて構成されていることを特徴とする請求項１に記
   載の半導体集積回路。
4. 【請求項４】 前記フェイル情報格納部は、テスト時に
   前記メモリセルアレイに不良メモリセルが検出された場
   合に、不良メモリセルのアドレスである不良アドレスと
   不良ビット位置の情報を格納しておくように構成されて
   いることを特徴とする請求項１から請求項３までのいず
   れかに記載の半導体集積回路。
5. 【請求項５】 前記フェイル情報格納部に代えて、前記
   メモリ内に存在して、前記冗長回路によって置き換えら
   れる前記不良メモリセルのアドレスである救済アドレス
   を記憶する不良アドレス記憶部を備えていることを特徴
   とする請求項１から請求項４までのいずれかに記載の半
   導体集積回路。
6. 【請求項６】 前記不良アドレス記憶部は、前記救済ア
   ドレスの値に応じて切断されるヒューズによって構成さ
   れ、前記ヒューズの切断の有無によって不良アドレスを
   記憶することを特徴とする請求項５に記載の半導体集積
   回路。
7. 【請求項７】 メモリセルアレイおよび前記メモリセル
   アレイに不良メモリセルが存在する場合に前記不良メモ
   リセルを救済するための冗長回路を含むメモリと、 前記メモリセルアレイに書き込むためのテストパターン
   を生成するテストパターン生成部と、 前記メモリセルアレイからデータを読み出して前記メモ
   リセルアレイに不良メモリセルが存在するか否かを判定
   する期待値比較部と、 前記不良メモリセルを前記冗長回路に置き換える救済処
   理を行っていない状態で前記メモリセルアレイをテスト
   した場合に検出される不良メモリセルのアドレスを不良
   アドレスとして格納しておくフェイル情報格納部と、 前記救済処理を行った後で前記フェイル情報格納部に保
   持された前記不良アドレスと前記テストパターン生成部
   からの出力を用いて前記メモリセルアレイに入力する値
   を変換するデータスクランブル部とを備え、 さらに、前記テストパターン生成部が外部テスター上に
   構成されていることを特徴とする半導体集積装置。
8. 【請求項８】 メモリセルアレイおよび前記メモリセル
   アレイに不良メモリセルが存在する場合に前記不良メモ
   リセルを救済するための冗長回路を含むメモリと、 前記メモリセルアレイに書き込むためのテストパターン
   を生成するテストパターン生成部と、 前記メモリセルアレイからデータを読み出して前記メモ
   リセルアレイに不良メモリセルが存在するか否かを判定
   する期待値比較部と、 前記不良メモリセルを前記冗長回路に置き換える救済処
   理を行っていない状態で前記メモリセルアレイをテスト
   した場合に検出される不良メモリセルのアドレスを不良
   アドレスとして格納しておくフェイル情報格納部と、 前記救済処理を行った後で前記フェイル情報格納部に保
   持された前記不良アドレスと前記テストパターン生成部
   からの出力を用いて前記メモリセルアレイに入力する値
   を変換するデータスクランブル部とを備え、 さらに、前記期待値比較部が外部テスター上に構成され
   ていることを特徴とする半導体集積装置。
9. 【請求項９】 カラムアドレス単位で救済を行うメモリ
   において、 メモリのロウアドレスの論理アドレスの最下位ビットと
   カラムアドレスの論理アドレスの最下位ビットとの排他
   的論理和をとるステップと、 前記排他的論理和の値が０のときに、隣のビットの値が
   互いに反転するデータをメモリに書き込むステップと、 前記排他的論理和の値が１のときに、前記の排他的論理
   和の値が０のときに前記メモリに書き込んだデータの反
   転データを前記メモリに書き込むステップとを含むこと
   を特徴とするテストパターン生成方法。