KR20060111856A

KR20060111856A - 반도체 기억 장치

Info

Publication number: KR20060111856A
Application number: KR1020060037029A
Authority: KR
Inventors: 가즈히토 아나자와; 에이지 기타자와
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-04-25
Filing date: 2006-04-25
Publication date: 2006-10-30
Also published as: JP2006302464A; US7298658B2; US20060239090A1

Abstract

(과제) 메모리의 불량 구제를 위한 용장 소자 배치에 관계되는 면적을 작게 하는 것이다.

(해결수단) 내장 메모리 (30) 의 불량 구제를 위한 이차원 용장 파라미터로서 로우 어드레스 및 입출력 데이터를 가진다. 내장 메모리 (30) 의 불량의 진단을 실시하는 자기 진단 회로 (10) 와, 자기 진단 회로 (10) 의 진단에 의해 검출된 불량 검출 순서에 따라, 미리 설정된 순서에 기초하여 치환할 용장 소자를 결정하는 용장 소자 배치 연산부 (20) 와, 정해진 순서에 대응하여 내장 메모리 내의 불량부를 치환하는 로우 용장부 (31) 및 I/O 용장부 (32) 를 구비한다. 용장 소자 배치 연산부 (20) 는, 우선축 결정을 불량 검출 순서에 따라 미리 설정된 순서에 따라서 결정하고 용장 소자 배치 정보를 유지한다.

반도체 기억 장치, 비트성 불량 구제, 용장 소자

Description

반도체 기억 장치{A SEMICONDUCTOR MEMORY DEVICE}

도 1 은, 본 발명의 제 1 실시예에 관계되는 반도체 기억 장치의 구성을 나타내는 블록도이다.

도 2 는, 우선축 시퀀서의 구성을 나타내는 블록도이다.

도 3 은, 로우 (row) 어드레스 중복 판정 회로의 구성을 나타내는 블록도이다.

도 4 는, 반도체 기억 장치의 동작을 나타내는 타이밍 차트이다.

도 5 는, 본 발명의 제 2 실시예에 관계되는 반도체 기억 장치의 우선축 시퀀서의 구성을 나타내는 블록도이다.

도 6 은, 본 발명의 제 2 실시예에 관계되는 우선축 시퀀서의 어드레스 래치부를 나타내는 블록도이다.

부호의 설명

10 자기 진단 회로

11 자기 진단 제어기

12 어드레스 발생기

13 데이터 발생기

14 비교기

20 용장 소자 배치 연산기

21 1 차 어드레스 래치 회로

22 우선축 시퀀서 회로

23 시프트 레지스터 회로

30 내장 메모리

31 로우 용장부

32 I/O 용장부

33 전기 퓨즈 회로

34 메모리 셀군

41, 41a 로우 어드레스 중복 판정 회로

42 ∼ 48, 71 ∼ 84, 91, 92 플립플롭 회로

50a, 50b 일치 검출 회로

60 4 비트 카운터

61 4 입력 16 출력 디코더

NAND1, NAND2, NAND3, NAND4 NAND 회로

INV1, INV2 인버터 회로

본 발명은, 반도체 기억 장치에 관하여, 특히 내장 메모리를 위한 자기 복구 기능을 가지는 반도체 기억 장치에 관한 것이다.

시스템 LSI 에 있어서, 데이터를 저장하는 대용량 메모리로서 DRAM이 논리 회로와 함께 혼재 (混裁) 된다. 이러한 혼재용 DRAM 에서는, SRAM 에 상당하는 고속 랜덤 액세스 동작이 요구된다. 또한, 범용 DRAM 과 동일하게 1 개의 메모리 셀이 1 개의 트랜지스터와 1 개의 커패시터로 구성 (1 트랜지스터 + 1 커패시터 구성) 되기 때문에 (컨택트 저항의 제조 불균일이 대표적 요인인) 비트성 불량을 가질 수 있다. 이로 인해 혼재 DRAM 에는, SRAM 에 상당하는 고속 시험과, 비트성 불량 구제를 위하여 범용 DRAM 에 상당하는 다축 (로우/칼럼) 의 용장 (冗長 ; redundancy) 구성이 필요하고, 이 양자를 효율적으로 시험·활용하는 방법이 필요해진다. 이러한 방법으로서, 테스터 장치 (디바이스를 DC, AC 시험하는 장치) 를 사용하지 않고 디바이스에 내장하는 메모리 회로를 자기 진단 회로 (BIST ; Built-In Self Test Circuit) 에 의해 시험하고, 그 시험 결과에 따라 전기 퓨즈를 과전류에 의해 절단함으로써 용장 메모리 셀로의 치환을 실현하는 것이 실시된다.

이러한 용장 구성을 갖는 메모리의 예로서 특허문헌 1 에는, 내장 메모리를 위한 자기 복구 회로 (BISR ; Built-In Self Repair Circuit) 를 구비하는 집적 회로 반도체 장치 및 메모리 복구 방법이 개시되어 있다. 이 집적 회로 반도체 장치는, 복수개의 로우 용장과 복수개의 칼럼 용장을 구비한 내장 메모리와, 메모리 불량을 검출하기 위한 자기 진단 회로 (BIST ; Built-In Self Test Circuit) 와, 검출된 불량에 관한 정보를 로우 또는 칼럼별로 구분하여 저장한 후, 이것에 기초하여 불량에 대한 복구 방법을 결정하고, 복구한 어드레스를 내장 메모리에 발생 시키기 위한 자기 복구 회로를 포함한다. 그리고, 이차원 용장 파라미터에 대해 그 불량수에 따라 우선축을 바꾸도록 동작한다. 즉, 특정한 메모리 셀열에 복수의 불량셀이 있거나, 메모리 셀행에 복수의 불량셀이 있는 것인지에 따라 용장 메모리 셀을 열 (칼럼) 단위로 치환할지, 행 (로우) 단위로 치환할지를 선택한다.

또한, 특허문헌 2 에는, 하나 이상의 결함이 있는 행 메모리 라인을 수복하는 행 수복 회로와, 그 행 수복 회로에 접속되고, 하나 이상의 결함이 있는 I/O 메모리 블록을 수복하는, I/O 수복 회로를 구비하는 온-칩 자기 수복 스템이 개시되어 있다. 그리고, 행 수복 회로와 I/O 수복 회로의 사이에 접속되어 우선 수복 기구의 중재를 실시하는 중재기를 더 구비한다.

[특허문헌 1] 일본 공개특허공보2001-216797호 (도 1)

[특허문헌 2] 일본 공개특허공보 평9-311824호 (도 1)

한편, 특허문헌 1 의 용장 소자 배치 연산기는, 이차원 용장 파라미터로서 로우 어드레스 및 칼럼 어드레스를 사용한다. 그러나, 혼재용 DRAM에 있어서는, 데이터 전송 대역폭 (bandwidth) 을 확대하기 위해, 소수의 칼럼 어드레스 및 다수의 데이터 입출력을 구비하는 구성이 바람직하다. 이 경우, 칼럼 어드레스를 용장 파라미터로서 사용하면, 용장 메모리 셀영역이 증대한다는 결점이 있다. 예를 들어 8 칼럼 어드레스, 128 입출력 데이터의 구성을 생각하면, 1 개의 용장 어드레스에 대해 128 개의 비트선이 필요하기 때문에, 용장 메모리 셀영역은, 전체 비트선 수의 1/8 이나 되는 규모가 된다. 즉 칩사이즈가 12.5% 증가하는 것을 의미한다. 따라서 용장 파라미터로서 입출력 데이터 (I/O) 를 칼럼 어드레스 대신에 사용하는 것이 일반적이다.

따라서, 특허문헌 2 에 기재한 바와 같이 행 수복 회로 및 I/O 수복 회로를 구비하는 것이 유효하다. 이러한 경우, 특허문헌 2 에는 기재가 없지만, 각 I/O 에 대해 용장 로우 어드레스 수 + 1 개 이상을 기억하는 래치 회로가 필요하다. 그 이유는, 당해 I/O 를 용장 필수 (MUST) 로 (용장 로우 또는 용장 I/O 를 사용키로 결정) 하기 위해서는, 이미 용장 로우 어드레스를 다 써버린 상태를 기억시킬 필요가 있기 때문이다. 가령, 용장 로우 어드레스 수가 2 개, I/O 구성이 128 개인 메모리에 대해 생각해 보면, 필수 (MUST) 용장 I/O 를 만들기 (용장 I/O 를 사용키로 결정하기) 위해서는, 3 회의 불량을 기억시키는 2 개의 플립플롭이 필요하고, 합계 2×128 = 256 개 쯤의 플립플롭을 설치해야 한다. 이로 인해 칩의 면적이 증대된다는 결점이 있다.

상술한 과제를 해결하기 위해, 본 발명의 반도체 기억 장치는, 일 태양에 의하면, 로우 어드레스에 의해 어드레스 지정되는 메모리 셀열과 치환되는 용장 메모리 셀군인 로우 용장부 및 입출력 데이터 단위의 메모리 셀군과 치환되는 용장 메모리 셀군인 I/O 용장부로 구성된 내장 메모리의 불량 구제를 위한 이차원 용장부와, 내장 메모리의 진단을 실시하는 자기 진단 회로와, 자기 진단 회로의 진단에 의해 검출된 불량 검출 순서에 따라, 로우 용장부와 I/O 용장부 중에서 1 개의 용장 메모리 셀군을 미리 설정된 순서에 기초하여 선택하는 용장 소자 배치 연산부 와, 용장 소자 배치 연산부에 의해 선택된 용장 메모리 셀군으로 내장 메모리 내의 불량부를 치환하는 용장 치환부를 구비한다.

발명을 실시하기 위한 최선의 형태

본 발명의 실시 형태에 관계되는 반도체 기억 장치는, 내장 메모리 (도 1 의 30) 의 불량 구제를 위한 이차원 용장 파라미터로서 로우 어드레스 및 입출력 데이터를 가진다. 이 반도체 기억 장치는, 내장 메모리의 불량의 진단을 실시하는 자기 진단 회로 (도 1 의 10) 와, 자기 진단 회로의 진단에 의해 검출된 불량 검출 순서에 따라, 미리 설정된 순서에 기초하여 치환할 용장 소자를 결정하는 용장 소자 배치 연산부 (도 1 의 20) 와, 정해진 용장 소자에 대응하여 내장 메모리 내의 불량부를 치환하는 로우 용장부 (도 1 의 31) 및 I/O 용장부 (도 1 의 32) 를 구비한다. 용장 소자 배치 연산부 (도 1 의 20) 는, 로우 어드레스 및 입출력 데이터의 불량 구제순서의 설정 (우선축 결정) 을 불량 검출 순서에 따라 미리 설정된 순서에 따라서 결정하여 용장 소자 배치 정보를 유지한다. 그리고, 전기 퓨즈 회로 (도 1 의 33) 는, 이 용장 소자 배치 정보를 바탕으로 불량 구제를 위한 구제 정보의 프로그래밍을 실시한다. 로우 용장부 (도 1 의 31) 및 I/O 용장부 (도 1 의 32) 는, 프로그램된 구제 정보에 따라서 내장 메모리 (도 1 의 30) 내의 대응하는 비트성 불량을 구제하여 복구시킨다.

이와 같이 구성되는 반도체 기억 장치에 있어서, 용장 소자 배치 연산부는, 단순히 검출 순서대로 동작하므로 동작의 고속화가 용이하고, 내장 메모리의 동작과 동등한 주파수에서의 고속 기능 시험이 가능해진다. 또한, 논리적인 용장 소자 배치 정보의 유지 회로는, 소규모이며, 펠릿 면적 (메모리 셀을 포함한 DRAM 회로 전체의 면적) 을 증대시키는 경우는 없다. 이하, 실시예에 의거하여, 도면을 참조하여 상세히 설명한다.

실시예 1

도 1 은, 본 발명의 제 1 실시예에 관계되는 반도체 기억 장치의 구성을 나타내는 블록도이다. 도 1 에 있어서, 반도체 기억 장치는, 자기 진단 회로 (BIST ; 10) , 용장 소자 배치 연산기 (20) , 내장 메모리 (30) 를 구비한다.

자기 진단 회로 (10) 는, 자기 진단 제어기 (11) , 어드레스 발생기 (12) ,데이터 발생기 (13) , 비교기 (14) 를 구비하고, 내장 메모리 (30) 에 대해 테스트 패턴을 발생시켜 테스트 결과를 비교하는 기능을 갖는다. 자기 진단 회로 (10) 의 구성은, 종래예와 거의 동일하지만, I/O 용장을 장착한 내장 메모리를 테스트하여 복구시키기 위해, 비교기 (14) 는, 전체 비교 결과 신호 Judge 와 개별 I/O 비교 결과 신호 Jio[i,0] 를 용장 소자 배치 연산기 (20) 로 출력한다. 여기에서 전체 비교 결과 신호 Judge 란, 어드레스 발생기 (12) 가 출력하는 어드레스에 의해 선택되는 메모리 셀에 불량셀이 포함되는지의 여부를 나타내는 BIST의 시험 결과를 나타내는 신호이다. 또한, 개별 I/O 비교 결과 신호 Jio[i,0] 는, I/O 마다 개별적으로 에러인지의 여부를 나타내는 신호이다. 또한, 이하의 신호선의 설명에 있어서, [i,0] 는, I/O 의 수에 대응하여 존재하는 것을 의미하고, [n,0] 는, 어드레스의 수에 대응하여 복수 존재하는 것을 의미한다.

용장 소자 배치 연산기 (20) 는, 1 차 어드레스 래치 회로 (21) , 우선축 시 퀀서 회로 (22) , 시프트 레지스터 회로 (23) 를 구비한다. 1 차 어드레스 래치 회로 (21) 는, 어드레스 발생기 (12) 에서 내장 메모리 (30) 로 출력되는 어드레스 신호를 일단 래치하고, 출력 신호 Row[n,0] 로서 우선축 시퀀서 (22) 로 출력한다. 우선축 시퀀서 (22) 는, 1 차 어드레스 래치 회로 (21) 의 출력 신호 Row[n,0] 및 비교기 (14) 의 출력인 전체 비교 결과 신호 Judge 와 개별 I/O 비교 결과 신호 Jio[i,0] 를 입력받고, 불량 검출 순서에 따라 미리 설정된 순서에 따라서 우선축을 결정하며, 용장 치환을 위한 로우 어드레스 및 I/O 를 래치하기 위해, 출력 신호 FILL_R1, FILL_R2, FILL_IO1, Rrow1[n,0], Rrow2[n,0] 및 Rio[i,0] 를 시프트 레지스터 회로 (23) 로 출력한다. 시프트 레지스터 회로 (23) 는, 우선축 시퀀서 회로 (22) 로부터 출력 신호 FILL_R1, FILL_R2, FILL_IO1, Rrow1[n,0], Rrow2[n,0] 및 Rio[i,0] 를 입력받고, 로우 어드레스 정보 및 I/O 정보로서, 신호 Rrow1[n,0], Rrow2[n,0] 및 Rio[i,0] 를 전기 퓨즈 회로 (33) 로 출력하기 위해 데이터의 유지와 타이밍 조정을 실시한다.

내장 메모리 (30) 는, 내장 RAM 으로써, 로우 용장부 (31) , I/O 용장부 (32) , 전기 퓨즈 회로 (33) 및 메모리 셀군 (34) 을 구비한다. 로우 용장부 (31) 및 I/O 용장부 (32) 는, 전기 퓨즈 회로 (33) 가 출력하는 정보에 따라서, 메모리 셀군 (34) 내의 비트성 불량을 치환하여 구제한다. 전기 퓨즈 회로 (33) 는, 용장 소자 배치 연산기 (20) 에서 출력되는 로우 어드레스 정보 및 I/O 정보에 기초하여, 대응하는 비트성 불량을 구제하고 복구시키기 위해 전기 퓨즈의 절단에 의한 구제 정보의 프로그래밍을 실시한다. 또한, 종래예에서는, 소프트웨어적 으로 논리적 복구를 실시하는 자기 복구 회로 (BISR) 를 사용하지만, 여기에서는 물리적, 전기적으로 복구시키는 전기 퓨즈 (efuse 회로) 를 사용한다. 물론, 복구 수단으로서, 소프트웨어적인 수단이더라도 괜찮다.

도 2 는, 본 발명의 제 1 실시예에 관계되는 반도체 기억 장치의 우선축 시퀀서의 구성을 나타내는 블록도이다. 우선축 시퀀서 회로 (22) 는, 로우 어드레스 중복 판정 회로 (41) 및 플립플롭 회로 (42 ∼ 48) 를 구비한다. 또한, 여기에서는, 용장 로우수를 2 개, 용장 I/O 수를 1 개로 하여 구성되는 경우의 내장 메모리 복구 수단을 예로 든다. 또한, 플립플롭 회로 (46 ∼ 48) 는, 각각 어드레스의 수 및 I/O 의 수에 대응하여 복수개씩 존재한다.

로우 어드레스 중복 판정 회로 (41) 는, 신호 Judge, FILL_R1, FILL_R2, Rrow[n,0], Rrow1[n,0], Rrow2[n,0] 를 입력받고, 페일 (Fail) 을 나타낸 로우 어드레스가 이미 용장 로우 어드레스로서 사용되는지, 즉 Rrow1[n,0] 또는 Rrow2[n,0] 와, Row[n,0] 이 나타내는 어드레스가 일치 (중복) 하는지의 여부를 판정한다. 그리고, 중복 없음으로 판정한 경우에는, 신호 Judge2 를 클록 신호로서 플립플롭 회로 (42 ∼ 45) 의 각각의 클록 입력 단자 C 에 대해 출력한다.

플립플롭 회로 (42 ∼ 45) 는, 각각 신호 Judge2 가 하이-레벨이 될 때마다 하이-레벨 (VCC) 을 순서대로 시프트해 간다. 플립플롭 회로 (42 ∼ 44) 의 출력은, 각각 로우 용장 확정을 나타내는 신호 FILL_R1, FILL_R2, I/O 용장 확정을 나타내는 신호 FILL_IO1 로서 출력되고, 또한 각각 플립플롭 회로 (46 ∼ 48) 의 클록 입력에 접속된다. 신호 FILL_R1, FILL_R2 및 FILL_IO1 이 각각 하이-레벨 이 되었을 때, 플립플롭 회로 (46 ∼ 48) 는, 각각 신호 Row[n,0], Row[n,0] 및 Jio[i,0] 를 래치하고, 각각 신호 Rrow1[n,0], Rrow2[n,0] 및 Rio[i,0] 를 시프트 레지스터 회로 (23) 로 출력한다.

플립플롭 회로 (46 ∼ 48) 는, 각각 제 1 불량 로우 어드레스의 래치 회로, 제 2 불량 로우 어드레스의 래치 회로, 불량 I/O 의 래치 회로에 해당한다.

도 3 은, 로우 어드레스 중복 판정 회로의 구성을 나타내는 블록도이다. 로우 어드레스 중복 판정 회로 (41) 는, 일치 검출 회로 (50a, 50b), NAND 회로 (NAND1, NAND2, NAND3, NAND4) 및 인버터 회로 (INV1, INV2) 를 구비한다. 일치 검출 회로 (50a) 는, 입력되는 신호 Rrow1[n,0] 과 Row[n,0] 의 모든 비트가 일치하는 경우, 하이-레벨을 출력한다. 또한, 일치 검출 회로 (5Ob) 는, 입력되는 신호 Rrow2[n,0] 과 Row[n,0] 의 모든 비트가 일치하는 경우, 하이-레벨을 출력한다. NAND 회로 (NAND1) 는, 일치 검출 회로 (50a) 가 일치를 검출하고, 신호 FILL_R1 가 하이-레벨시, 로-레벨 (low level) 을 출력하고, NAND 회로 (NAND2) 는, 일치 검출 회로 (50b) 가 일치를 검출하여, 신호 FILL_R2 가 하이-레벨일 때, 로-레벨을 출력한다. NAND 회로 (NAND3) 는, NAND 회로 (NAND1) 의 출력을 입력받고, 출력은 인버터 회로 (INV1) 를 개재시켜 NAND 회로 (NAND4) 의 입력의 일단에 접속된다. NAND 회로 (NAND4) 의 입력의 타단에는, 신호 Judge 가 주어지고, 인버터 회로 (INV1) 를 개재시켜 신호 Judge2 로서 출력된다.

이상과 같이 구성되는 로우 어드레스 중복 판정 회로 (41) 는, 신호 Judge 가 페일을 나타내는 하이-레벨로 되고, 로우 어드레스에 중복이 없는 경우에는, 신 호 Judge2 는, 로우 어드레스에 중복이 없으며 Fail 인 것을 나타내는 하이-레벨을 출력한다. 또한, 신호 Judge 가 패스 (pass) 를 나타내는 로-레벨의 경우, 또는, 로우 어드레스에 중복이 있는 경우에는, 신호 Judge2 는, 패스 또는 로우 어드레스에 중복이 있으며 페일인 것을 나타내는 로-레벨을 출력한다.

이어서, 용장 소자 배치 연산기 (20) 의 동작에 대해 도면을 참조하여 설명한다. 도 4 는, 본 발명의 제 1 실시예에 관계되는 반도체 기억 장치의 동작을 나타내는 타이밍도이다. 시간 t1 에 있어서 초기화 신호 (INIT) 가 하이-레벨이 되면, 플립플롭 회로 (42 ∼ 48) 는 초기화되고, 각각의 플립플롭 회로의 출력은, 로-레벨이 된다. 그 후, 클록 신호 CLK 가 입력되면 자기 진단 회로 (10) 가 동작하여, 내장 메모리 (30) 의 테스트를 시작한다. 어드레스 발생기 (12) 로부터 로우, 칼럼 어드레스 Add (a0, a1, a2· · ·) 가 내장 메모리 (30) 에 대하여 순서대로 출력되고, 1 차 어드레스 래치 회로 (21) 에서 로우 어드레스가 래치되어, 신호 Row[n,0] 이 출력된다. 한편, 내장 메모리 (34) 의 출력 데이터 Dout 는, 비교기 (14) 에 의해 비교 평가되고, 패스이면 로-레벨, 페일이면 하이-레벨이 되는 신호 Judge 및 신호 Jio[i,0] 가 우선축 시퀀서 (22) 로 출력된다.

시간 t2 에 있어서, 어드레스 (a1) 가 페일로 판정되면, 신호 Judge 는, 하이-레벨이 된다. 이때, 로우 어드레스 중복 판정 회로 (41) 는, 최초의 페일이기 때문에 중복 없음으로 판정하고, 신호 Judge 와 동위상인 신호 Judge2 를 하이-레벨로서 출력한다. 플립플롭 (42) 은 신호 Judge2 를 받아, D 단자에 입력되는 하이-레벨 (VCC) 을 래치하여 출력하고, 로우 용장 확정 신호 FILL_R1 를 하 이-레벨로 한다. 그 후, 래치 회로 (46) 에 있어서, 신호 FILL_R1 가 하이-레벨로 천이함으로써, 1 차 래치 회로 (21) 에서 래치한 로우 어드레스 Row_a1 가 다시 래치되어, 제 1 용장 로우가 확정된다.

시간 t3 에 있어서, 어드레스 (a3) 가 페일로 판정되고, 또한 로우 어드레스 중복 판정 회로 (41) 에서 이미 용장 확정된 로우 어드레스가 아니라고 판정되면, 시간 t2 와 동일한 동작으로 로우 용장 확정 신호 FILL_R2 가 하이-레벨로 되고, 래치 회로 (47) 에서 신호 Row_a3 가 래치되어, 두 번째의 용장 로우가 확정된다. 또한, 로우 어드레스 중복 판정 회로 (41) 에서 이미 용장 확정된 어드레스와 중복한다고 판정된 경우에는, 신호 Judge2 는 로-레벨대로 있고, 신호 Judge 의 페일 정보는 무시된다.

계속하여 시간 t4 에 있어서, 어드레스 (a6) 가 페일로 판정되면, 신호 FILL_R2 가 하이-레벨에서 제 2 로우 용장 확정 완료된 경우, 신호 FILL_IO1 가 하이-레벨이 된다. 그 후, 래치 (48) 에 있어서, 이번은 로우 어드레스 대신에 개별 I/O 비교 결과 신호 Jio[i,0] 가 용장 확정된 I/O 로서 래치된다.

이상 설명한 바와 같이, 페일 판정마다 제 1 용장 로우, 제 2 용장 로우 (2) , 용장 I/O 의 순서대로 용장 파라미터가 확정된다. 또한, 용장 I/O 가 확정 완료되어 다시 페일로 판정되고, 로우 어드레스 중복 판정 회로 (41) 에서 중복 없음으로 판정된 경우에는, 플립플롭 (45) 이 하이-레벨을 래치하여, 하이-레벨이 된 신호 FILL_ALL 를 출력한다. 하이-레벨이 된 신호 FILL_ALL 는, 용장 수단에 의한 구제 불가가 확정된 것을 의미한다. 신호 FILL_ALL 는, 예를 들어 칩 밖 으로 출력되고, 도시되지 않은 테스터 등에 의한 용장 여부 판정에 사용된다.

이상과 같이, 본 실시예에 의하면, I/O 를 용장 파라미터로 하는 내장 메모리에 있어서, 개별 I/O 출력 Jio[i,0] 을 용장 파라미터로 하는 것으로 용장 치환 수단을 제공한다. 또한, 우선축 결정을 불량 검출 순서에 따라 미리 설정된 배치순서에 따라서 결정함으로써, 용장 소자 배치 연산기 (20) 의 회로 규모를 작게 할 수 있다. 종래예에서는 필수 (MUST) 용장 I/O 를 만드는 것에는, 3 회의 불량 (페일) 을 기억시키는 2 개의 플립플롭이 필요하고, 128 개의 I/O 구성의 경우, 합계 256 개나 되는 플립플롭을 비교기에 설치시켜야 한다. 그러나, 본 실시예에 있어서의 불량 검출순서의 치환 수단을 적용함으로써 합계 128 개의 플립플롭으로 구성할 수 있고, 회로 규모의 증대를 억제할 수 있다. 또한, 용장 소자 배치 연산기 (20) 에 있어서, 단순한 조합 회로에서 구성되는 로우 어드레스 중복 판정 회로와 플립플롭 회로 1 단에서 용장 확정 수단이 구성되기 때문에, 고속으로 용장 확정을 실시하는 것이 가능하다.

실시예 2

도 5 는, 본 발명의 제 2 실시예에 관계되는 반도체 기억 장치의 우선축 시퀀서의 구성을 나타내는 블록도이다. 도 5 에 나타내는 우선축 시퀀서는, 로우 어드레스 중복 판정 회로 (41a) 와, 4 비트 카운터 (60) 와, 4 입력 16 출력 디코더 (61) 를 구비한다. 여기에서는, 우선축 시퀀서 (22) 는 용장 로우 수가 14, 용장 I/O 수가 2 인 경우를 예로서 나타낸다.

로우 어드레스 중복 판정 회로 (41a) 는, 도 2 의 비교기 (14) 가 출력하는 신호 Judge, 1 차 어드레스 래치 회로 (21) 가 출력하는 신호 Rrow[n,0], 14 개의 용장 확정 신호 FILL_R1 ∼ FILL_R14, 14 조의 어드레스 신호 Rrow1[n,0] ∼ Rrow14[n,0] 을 입력받고, 페일을 나타낸 로우 어드레스가 이미 용장 로우 어드레스로서 사용되는지, 즉 Rrow1[n,0] ∼ Rrow14[n,0] 와 Row[n,0] 이 나타내는 어드레스가 일치 (중복) 하는지의 여부를 판정한다. 그리고, 중복 없음으로 판정한 경우에는, 신호 Judge2 를 클록 신호로서 4 비트 카운터 (60) 의 클록 입력 단자에 대해 출력한다.

4 비트 카운터 (60) 는, 페일마다 로우 어드레스 중복 판정 회로 (41a) 에서 출력되는 신호 Judge2 에 의해, 카운트업한다. 4 입력 16 출력 디코더 (61) 는, 4 비트 카운터 (60) 의 출력 (비트 0 ∼ 3) 을 디코드함으로써, 16 개의 용장 확정 신호 (FILL_R1 ∼ FILL_R14, FILL_IO1, FILL_IO2) 를 발생한다.

도 6 은, 제 2 실시예에 관계되는 우선축 시퀀서의 어드레스 래치부를 나타내는 블록도이다. 도 6 에 있어서, 어드레스 래치부는, 플립플롭 회로 (71 ∼ 84, 91, 92) 를 구비한다. 플립플롭 회로 (71 ∼ 84) 는, 각각 어드레스 수 상당의 복수개씩의 플립플롭 회로를 포함한다. 플립플롭 회로 (71 ∼ 84) 는, 각각 용장 확정 신호 (FILL_R1 ∼ FILL_R14) 가 하이-레벨이 되었을 때, 신호 Rrow[n,0] 를 래치하여, 각각 어드레스 신호 Rrow1[n,0] ∼ Rrow14[n,0] 를 출력한다. 어드레스 신호 Rrow1[n,0] ∼ Rrow14[n,0] 는, 로우 어드레스 중복 판정 회로 (41a) 로 출력되는 동시에, 시프트 레지스터 회로 (23) 로 출력된다.

또한, 플립플롭 회로 (91, 92) 는, 각각 I/O 수 상당의 복수개씩의 플립플롭 회로를 포함한다. 플립플롭 회로 (91, 92) 는, 각각 용장 확정 신호 (FILL_IO1, FILL_IO2) 가 하이-레벨이 되었을 때, 신호 Jio[i,0] 를 래치하여, 각각 신호 Rio1[i,0], Rio2[i,0] 를 출력한다. 신호 Rio1[i,0], Rio2[i,0]는, 로우 어드레스 중복 판정 회로 (41a) 로 출력되는 동시에, 시프트 레지스터 회로 (23) 로 출력된다.

도 2 에 나타내는 우선축 시퀀서 회로 (22) 는, 용장 로우수 2 개, 용장 I/O 수 1 개와 같은 소규모 용장 구성에서는 회로 규모가 작다. 그러나, 용장 로우 수가 늘어나고, 예를 들어 용장 로우 수가 14, 용장 I/O 수가 2 인 경우에서는, 플립플롭이 16 개 필요해져 회로 규모가 커진다. 이러한 경우에는, 우선축 시퀀서를 도 6 에 나타내는 바와 같은 4 비트의 카운터에 의한 구성으로 함으로써 회로 규모의 증가를 억제할 수 있다. 또한, 여기에서는, 용장 로우수가 14, 용장 I/O 수가 2 인 경우를 나타냈지만, 그들에 한정되는 것이 아니고, 더욱 큰 값이더라도, 동일하게 구성할 수 있다.

본 발명에 의하면, 불량 검출 순서에 따라, 미리 설정된 순서에 따라서 치환할 용장 소자를 정하는 것으로, 용장 소자 배치 연산기의 회로 규모를 감소시킬 수 있다.

Claims

내장 메모리의 불량 구제를 위한 이차원 용장부로서 로우 (row) 어드레스에 의해 어드레스 지정되는 메모리 셀열과 치환되는 용장 (冗長 ; redundancy) 메모리 셀군인 로우 용장부 및 입출력 데이터 단위의 메모리 셀군과 치환되는 용장 메모리 셀군인 I/O 용장부를 갖는 반도체 기억 장치에 있어서,

내장 메모리의 진단을 실시하는, 자기 진단 회로;

상기 자기 진단 회로의 진단에 의해 검출된 불량 검출 순서에 따라, 상기 로우 용장부와 상기 I/O 용장부 중에서 1 개의 용장 메모리 셀군을 미리 설정된 순서에 기초하여 선택하는, 용장 소자 배치 연산부; 및

상기 용장 소자 배치 연산부에 의해 상기 선택된 용장 메모리 셀군으로 상기 내장 메모리 내의 불량부를 치환하는, 용장 치환부를 구비하는, 반도체 기억 장치.
제 1 항에 있어서,

상기 용장 소자 배치 연산부는,

상기 내장 메모리 중에 있어서 치환된 상기 불량부의 어드레스를 기억하는, 래치 (latch) 회로; 및

상기 자기 진단 회로의 진단에 의해 검출된 불량 어드레스와 상기 래치 회로에 기억된 상기 불량부의 어드레스의 일치를 검출하는, 어드레스 중복 판정 회로를 구비하고,

상기 래치 회로는, 상기 일치를 검출하지 않는 경우에 상기 검출된 불량 어드레스를 래치하는, 반도체 기억 장치.
제 2 항에 있어서,

상기 용장 소자 배치 연산부는,

상기 일치 검출이 중복이 아닌 것을 나타낼 때마다, 소정의 신호를 시프트하여 상기 래치 회로가 상기 불량 어드레스를 래치하기 위한 펄스 신호를 출력하는, 시프트 레지스터 회로를 더 구비하는, 반도체 기억 장치.
제 2 항에 있어서,

상기 용장 소자 배치 연산부는,

상기 일치 검출이 중복이 아닌 것을 나타내는 횟수를 계수 (計數) 하는, 카운터 회로; 및

상기 카운터 회로의 비트 대응의 출력을 입력받아 디코드하고, 상기 래치 회로가 상기 불량 어드레스를 래치하기 위한 펄스 신호를 출력하는, 디코더 회로를 구비하는, 반도체 기억 장치.