JPH09271099A - インターフェイス装置 - Google Patents
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- JPH09271099A JPH09271099A JP7305637A JP30563795A JPH09271099A JP H09271099 A JPH09271099 A JP H09271099A JP 7305637 A JP7305637 A JP 7305637A JP 30563795 A JP30563795 A JP 30563795A JP H09271099 A JPH09271099 A JP H09271099A
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- 238000004891 communication Methods 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
- H04R25/55—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception using an external connection, either wireless or wired
- H04R25/556—External connectors, e.g. plugs or modules
-
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- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
- H04R25/55—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception using an external connection, either wireless or wired
- H04R25/558—Remote control, e.g. of amplification, frequency
Abstract
(57)【要約】
【課題】 プログラマ装置に接続するために必要な端子
は、接続端子１２、１４の２つのみとすることができ、
補聴器に必要なコネクタの機械的寸法を最小限にするこ
とができ、補聴器を耳内の装置とすることができる。 【解決手段】 本発明のインターフェイス装置は、補聴
器等のプログラマブル装置とプログラマ装置間の通信の
ためのものであって、環状のシフトレジスタ１６とメモ
リ１８を備える。初期化において、メモリ１８の内容は
環状のシフトレジスタ１６に入力され、各ビットが確認
のためにプログラマ装置に送られる。そして、プログラ
マ装置からのプログラムは、シフトレジスタ１６を介し
てメモリ１８に記憶され、補聴器の機能を制御するのに
用いられる。低電圧インターフェイス装置は複数の電流
源を用い、高電圧インターフェイス装置は、インピーダ
ンスと電圧源を用いる。
は、接続端子１２、１４の２つのみとすることができ、
補聴器に必要なコネクタの機械的寸法を最小限にするこ
とができ、補聴器を耳内の装置とすることができる。 【解決手段】 本発明のインターフェイス装置は、補聴
器等のプログラマブル装置とプログラマ装置間の通信の
ためのものであって、環状のシフトレジスタ１６とメモ
リ１８を備える。初期化において、メモリ１８の内容は
環状のシフトレジスタ１６に入力され、各ビットが確認
のためにプログラマ装置に送られる。そして、プログラ
マ装置からのプログラムは、シフトレジスタ１６を介し
てメモリ１８に記憶され、補聴器の機能を制御するのに
用いられる。低電圧インターフェイス装置は複数の電流
源を用い、高電圧インターフェイス装置は、インピーダ
ンスと電圧源を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、インターフェイス装置
に関し、例えば、外部からプログラミングすることがで
きる装置（以下、プログラマブル装置という。）にコマ
ンド（指令）等を送受するインターフェイス装置に関
し、特に、補聴器のプログラミングに用いるプログラム
信号を受信するインターフェイス装置に関する。
に関し、例えば、外部からプログラミングすることがで
きる装置（以下、プログラマブル装置という。）にコマ
ンド（指令）等を送受するインターフェイス装置に関
し、特に、補聴器のプログラミングに用いるプログラム
信号を受信するインターフェイス装置に関する。
【０００２】
【従来の技術】集積回路やディジタル技術の発達に伴
い、種々の所望の機能を備えるように回路や装置をプロ
グラミングすることが可能になっている。例えば、比較
的一般的なディジタル信号処理装置であっても、そのデ
ィジタル・フィルタや信号処理回路を種々のパラメータ
を用いてプログラミングすることにより、所望の伝送特
性や機能を実現することができるようになっている。こ
のようなプログラミングの技術は、例えば補聴器等の電
子機器の様々な箇所においても利用されている。
い、種々の所望の機能を備えるように回路や装置をプロ
グラミングすることが可能になっている。例えば、比較
的一般的なディジタル信号処理装置であっても、そのデ
ィジタル・フィルタや信号処理回路を種々のパラメータ
を用いてプログラミングすることにより、所望の伝送特
性や機能を実現することができるようになっている。こ
のようなプログラミングの技術は、例えば補聴器等の電
子機器の様々な箇所においても利用されている。
【０００３】現在利用可能な半導体技術を用いると、補
聴器を汎用的に設計した後、個人毎の仕様に適合するよ
うにプログラミングすることができる。このようなプロ
グラミングは、通常、補聴器の製造後に行われる。ま
た、個人の必要に応じて、後から補聴器を再プログラミ
ングすることもできる。
聴器を汎用的に設計した後、個人毎の仕様に適合するよ
うにプログラミングすることができる。このようなプロ
グラミングは、通常、補聴器の製造後に行われる。ま
た、個人の必要に応じて、後から補聴器を再プログラミ
ングすることもできる。
【０００４】
【発明が解決しようとする課題】ところで、補聴器の進
歩におけるもう１つの利点は、集積回路の発達によって
小型化が可能となったことである。これにより、個人の
耳内に配置することができるような非常に小型な補聴器
が普及している。しかし、このような外形上の利点があ
る一方で、コネクタの機構的な寸法の制約に起因して、
補聴器を、プログラミングを行うプログラマ装置に接続
することが難しくなるという問題が生じている。
歩におけるもう１つの利点は、集積回路の発達によって
小型化が可能となったことである。これにより、個人の
耳内に配置することができるような非常に小型な補聴器
が普及している。しかし、このような外形上の利点があ
る一方で、コネクタの機構的な寸法の制約に起因して、
補聴器を、プログラミングを行うプログラマ装置に接続
することが難しくなるという問題が生じている。
【０００５】さらに、補聴器にできるだけ柔軟性を持た
せるために、種々のパラメータ等をプログラミングでき
るように、より多くの半導体素子（通常、集積回路）を
補聴器内に設けるようになってきている。すなわち、プ
ログラミングの観点からより高い汎用性や柔軟性を持た
せようとすると、補聴器は大型化し、上述した小型化の
効果を相殺してしまうことになる。
せるために、種々のパラメータ等をプログラミングでき
るように、より多くの半導体素子（通常、集積回路）を
補聴器内に設けるようになってきている。すなわち、プ
ログラミングの観点からより高い汎用性や柔軟性を持た
せようとすると、補聴器は大型化し、上述した小型化の
効果を相殺してしまうことになる。
【０００６】そこで、本発明は、従来の装置における上
述した問題を解消することができるプログラマブル装置
のインターフェイス装置を提供することを目的とする。
また、本発明は、プログラマブル装置内に複雑な電子回
路を必要とせずに、プログラム情報を効率的に伝送する
ことができるプログラマブル装置のインターフェイス装
置を提供することを他の目的とする。
述した問題を解消することができるプログラマブル装置
のインターフェイス装置を提供することを目的とする。
また、本発明は、プログラマブル装置内に複雑な電子回
路を必要とせずに、プログラム情報を効率的に伝送する
ことができるプログラマブル装置のインターフェイス装
置を提供することを他の目的とする。
【０００７】さらに、本発明は、電気的な接続が最小限
ですみ、実際のプログラマブル装置に必要とされる機械
的なスペースを、従来の装置に比して減少させることが
できるプログラマブル装置のインターフェイス装置を提
供することを他の目的とする。
ですみ、実際のプログラマブル装置に必要とされる機械
的なスペースを、従来の装置に比して減少させることが
できるプログラマブル装置のインターフェイス装置を提
供することを他の目的とする。
【０００８】
【課題を解決するための手段】本発明に係るインターフ
ェイス装置は、プログラマブル装置とプログラマ装置間
の通信を行うインターフェイス装置において、プログラ
マブル装置を動作させるための初期プログラムのデータ
を格納するメモリと、メモリに接続され、格納したデー
タを入力端子を介してシフトする環状のシフトレジスタ
と、メモリ及び環状のシフトレジスタに接続され、メモ
リと環状のシフトレジスタ間のデータの流れを制御する
コントローラと、コントローラ及び環状のシフトレジス
タに接続され、シフトレジスタのシフト速度を制御する
タイミング回路と、プログラマ装置を環状のシフトレジ
スタに接続するための２ピンの電気的な接続端子とを備
え、環状のシフトレジスタを選択的に変化させて、デー
タをシフトすることにより、データをビット毎にプログ
ラマ装置に送受信することを特徴とする。
ェイス装置は、プログラマブル装置とプログラマ装置間
の通信を行うインターフェイス装置において、プログラ
マブル装置を動作させるための初期プログラムのデータ
を格納するメモリと、メモリに接続され、格納したデー
タを入力端子を介してシフトする環状のシフトレジスタ
と、メモリ及び環状のシフトレジスタに接続され、メモ
リと環状のシフトレジスタ間のデータの流れを制御する
コントローラと、コントローラ及び環状のシフトレジス
タに接続され、シフトレジスタのシフト速度を制御する
タイミング回路と、プログラマ装置を環状のシフトレジ
スタに接続するための２ピンの電気的な接続端子とを備
え、環状のシフトレジスタを選択的に変化させて、デー
タをシフトすることにより、データをビット毎にプログ
ラマ装置に送受信することを特徴とする。
【０００９】そして、このインターフェイス装置は、プ
ログラマブル装置内に配設されることを意図し、プログ
ラミングの操作を行うのに必要な電気的な接続端子を２
つのみとすることができる。また、このインターフェイ
ス装置は、入力データレートにロック（追従）するため
の回路を必要とせず、反対に、プログラマ装置が、例え
ば補聴器等のプログラマブル装置からのクロック信号を
受信し、クロック信号がなくなった後も、プログラマブ
ル装置からのクロック信号を生成（リカバリィ）する非
同期形の装置である。また、プログラマ装置からプログ
ラマブル装置への問い合わせの通信により、プログラム
信号がプログラマブル装置に適合しているかを確認する
こともできる。
ログラマブル装置内に配設されることを意図し、プログ
ラミングの操作を行うのに必要な電気的な接続端子を２
つのみとすることができる。また、このインターフェイ
ス装置は、入力データレートにロック（追従）するため
の回路を必要とせず、反対に、プログラマ装置が、例え
ば補聴器等のプログラマブル装置からのクロック信号を
受信し、クロック信号がなくなった後も、プログラマブ
ル装置からのクロック信号を生成（リカバリィ）する非
同期形の装置である。また、プログラマ装置からプログ
ラマブル装置への問い合わせの通信により、プログラム
信号がプログラマブル装置に適合しているかを確認する
こともできる。
【００１０】本発明の上述した目的及び他の目的、特
徴、利点は、以下に図面と共に示す実施例の説明により
明らかになる。
徴、利点は、以下に図面と共に示す実施例の説明により
明らかになる。
【００１１】
【発明の実施の形態】以下、本発明に係るインターフェ
イス装置の実施の形態について、図面を参照して説明す
る。図１は、本発明の一実施例であるインターフェイス
装置１０の回路構成を示すブロック図である。
イス装置の実施の形態について、図面を参照して説明す
る。図１は、本発明の一実施例であるインターフェイス
装置１０の回路構成を示すブロック図である。
【００１２】このインターフェイス装置１０は、プログ
ラマブル装置内に設けられるか、あるいは組み込まれる
ものである。この実施例では、プログラマブル装置は補
聴器からなる。図１の実施例においては、プログラマブ
ル装置に対してプログラミングを行うプログラマ装置
（図示せず）との接続に必要とされる電気的な接続端子
は、接続端子１２、１４の２つのみである。プログラマ
装置との接続には、ケーブル等が用いられ、プログラマ
装置は、例えば、図１に示すインターフェイス装置１０
と通信を行うマイクロプロセッサから構成される装置で
あってもよい。
ラマブル装置内に設けられるか、あるいは組み込まれる
ものである。この実施例では、プログラマブル装置は補
聴器からなる。図１の実施例においては、プログラマブ
ル装置に対してプログラミングを行うプログラマ装置
（図示せず）との接続に必要とされる電気的な接続端子
は、接続端子１２、１４の２つのみである。プログラマ
装置との接続には、ケーブル等が用いられ、プログラマ
装置は、例えば、図１に示すインターフェイス装置１０
と通信を行うマイクロプロセッサから構成される装置で
あってもよい。
【００１３】この実施例のインターフェイス装置１０
は、入力と出力が接続された環状のシフトレジスタ１６
を備える。このシフトレジスタ１６は、例えばバッファ
メモリを縦続接続して構成してもよい。また、インター
フェイス装置１０は、最大１６個のメモリページからな
り、コマンドを記憶するメモリ１８を備える。各メモリ
ページは、それぞれ１〜６４ビットの容量を有し、破線
１８―１、１８―２、・・・、１８―ｎ（ｎ＝１６）で
表される。シフトレジスタ１６は、コンパレータ２０を
介して接続端子１２に接続され、このシフトレジスタ１
６とメモリ１８は、コントローラ２２によって制御され
る。コンパレータ２０は、プログラマ装置から供給され
る信号に対するデータ弁別器又はレベル検出器として機
能する。具体的には、コンパレータ２０に接続される基
準電圧Ｖref を、例えば１／２Ｖccとすると、プログラ
マ装置からの入力信号で１／２Ｖccより高い信号は、論
理”１”と判別されてコンパレータ２０から出力され、
１／２Ｖccより低い入力信号は、コンパレータ２０によ
り論理”０”と判別される。
は、入力と出力が接続された環状のシフトレジスタ１６
を備える。このシフトレジスタ１６は、例えばバッファ
メモリを縦続接続して構成してもよい。また、インター
フェイス装置１０は、最大１６個のメモリページからな
り、コマンドを記憶するメモリ１８を備える。各メモリ
ページは、それぞれ１〜６４ビットの容量を有し、破線
１８―１、１８―２、・・・、１８―ｎ（ｎ＝１６）で
表される。シフトレジスタ１６は、コンパレータ２０を
介して接続端子１２に接続され、このシフトレジスタ１
６とメモリ１８は、コントローラ２２によって制御され
る。コンパレータ２０は、プログラマ装置から供給され
る信号に対するデータ弁別器又はレベル検出器として機
能する。具体的には、コンパレータ２０に接続される基
準電圧Ｖref を、例えば１／２Ｖccとすると、プログラ
マ装置からの入力信号で１／２Ｖccより高い信号は、論
理”１”と判別されてコンパレータ２０から出力され、
１／２Ｖccより低い入力信号は、コンパレータ２０によ
り論理”０”と判別される。
【００１４】本発明は、プログラマ装置が、現在プログ
ラミングされている装置、すなわちプログラマブル装置
を識別し、そのプログラマブル装置に適合したプログラ
ム信号を供給することができる識別システムを提供す
る。識別（以下、ＩＤという。）レジスタ２４は、補聴
器に用いられている特定の集積回路に関する情報と、ど
の集積回路からなるデバイスやプロダクトがプログラミ
ングされるかに関する情報を格納している。プログラマ
装置からの適切なデータが、ＩＤレジスタ２４に接続さ
れたシフトレジスタ１６に供給され、プログラミングさ
れるデバイスが正確に識別されると、ＩＤレジスタ２４
は、アンロック信号を信号ライン２６を介してコントロ
ーラ２２に供給する。
ラミングされている装置、すなわちプログラマブル装置
を識別し、そのプログラマブル装置に適合したプログラ
ム信号を供給することができる識別システムを提供す
る。識別（以下、ＩＤという。）レジスタ２４は、補聴
器に用いられている特定の集積回路に関する情報と、ど
の集積回路からなるデバイスやプロダクトがプログラミ
ングされるかに関する情報を格納している。プログラマ
装置からの適切なデータが、ＩＤレジスタ２４に接続さ
れたシフトレジスタ１６に供給され、プログラミングさ
れるデバイスが正確に識別されると、ＩＤレジスタ２４
は、アンロック信号を信号ライン２６を介してコントロ
ーラ２２に供給する。
【００１５】図１に示すインターフェイス装置１０は、
例えば、補聴器のような低い電圧で動作する装置と通信
を行う低電圧のインターフェイスとして用いられる。イ
ンターフェイス装置１０は、データに対する３つのレベ
ルの電流と同期パルスを用いている。具体的には、同期
パルスは１００μＡの電流パルスであり、このインター
フェイス装置１０は、１００μＡの電流を出力する定電
流源回路２８と、この定電流源回路２８からの電流を断
続するスイッチ２９とを備える。
例えば、補聴器のような低い電圧で動作する装置と通信
を行う低電圧のインターフェイスとして用いられる。イ
ンターフェイス装置１０は、データに対する３つのレベ
ルの電流と同期パルスを用いている。具体的には、同期
パルスは１００μＡの電流パルスであり、このインター
フェイス装置１０は、１００μＡの電流を出力する定電
流源回路２８と、この定電流源回路２８からの電流を断
続するスイッチ２９とを備える。
【００１６】また、インターフェイス装置１０からの読
み出し動作中において、”０”を表すデータは―３０μ
Ａの電流であり、”１”を表すデータは＋３０μＡの電
流である。したがって、インターフェイス装置１０は、
―３０μＡの電流を出力する定電流源回路３０と、＋３
０μＡの電流を出力する定電流源回路３２と、これらの
定電流源回路３０、３２からの電流をシフトレジスタ１
６からのデータに基づき切り換え選択して出力する切換
スイッチ３１とを備える。また、このインターフェイス
装置１０は、１μＡの電流を出力する定電流源回路３４
と、切換スイッチ３１で選択された電流を遮断するスイ
ッチ３３とを備える。そして、非動作状態においては、
例えばスイッチ２９、３３がオフし、定電流源回路３４
から１μＡの非動作パルスが出力される。
み出し動作中において、”０”を表すデータは―３０μ
Ａの電流であり、”１”を表すデータは＋３０μＡの電
流である。したがって、インターフェイス装置１０は、
―３０μＡの電流を出力する定電流源回路３０と、＋３
０μＡの電流を出力する定電流源回路３２と、これらの
定電流源回路３０、３２からの電流をシフトレジスタ１
６からのデータに基づき切り換え選択して出力する切換
スイッチ３１とを備える。また、このインターフェイス
装置１０は、１μＡの電流を出力する定電流源回路３４
と、切換スイッチ３１で選択された電流を遮断するスイ
ッチ３３とを備える。そして、非動作状態においては、
例えばスイッチ２９、３３がオフし、定電流源回路３４
から１μＡの非動作パルスが出力される。
【００１７】一方、インターフェイス装置１０への書込
動作中には、データ”０”を表す―３０μＡのパルス
と、データ”１”を表す＋３０μＡのパルスが供給され
る。プログラマ装置は、現在プログラミングしている装
置、すなわちプログラマブル装置のクロックに同期する
必要があり、プログラマブル装置は、例えば補聴器のク
ロック信号が供給されるタイミング回路３６を備え、こ
のタイミング回路３６は、シフトレジスタ１６、スイッ
チ２９、スイッチ３３等を制御する。このタイミング回
路３６の動作については、後で詳細に説明する。
動作中には、データ”０”を表す―３０μＡのパルス
と、データ”１”を表す＋３０μＡのパルスが供給され
る。プログラマ装置は、現在プログラミングしている装
置、すなわちプログラマブル装置のクロックに同期する
必要があり、プログラマブル装置は、例えば補聴器のク
ロック信号が供給されるタイミング回路３６を備え、こ
のタイミング回路３６は、シフトレジスタ１６、スイッ
チ２９、スイッチ３３等を制御する。このタイミング回
路３６の動作については、後で詳細に説明する。
【００１８】図２は、例えば遠隔制御装置（リモート・
コントローラ）等の高い電圧で動作する装置と通信を行
うインターフェイス装置４０の回路構成を示すブロック
図である。この図２に示すように、インターフェイス装
置４０は、データのキャリアとして出力インピーダンス
の違いを利用し、３〜５ボルトで動作する。図１及び図
２には示されていないが、インターフェイス装置１０、
４０は、各電源端子にＶcc、Ｖddの電圧を供給する内部
電池を有している。
コントローラ）等の高い電圧で動作する装置と通信を行
うインターフェイス装置４０の回路構成を示すブロック
図である。この図２に示すように、インターフェイス装
置４０は、データのキャリアとして出力インピーダンス
の違いを利用し、３〜５ボルトで動作する。図１及び図
２には示されていないが、インターフェイス装置１０、
４０は、各電源端子にＶcc、Ｖddの電圧を供給する内部
電池を有している。
【００１９】具体的には、このインターフェイス装置４
０では、読み出し動作中の同期パルスとして、Ｖccボル
トの電圧が１ｋオームの抵抗４２及びスイッチ２９を介
して出力され、データ”０”として、Ｖddボルトの電圧
が切換スイッチ３１、１００ｋオームの抵抗４４及びス
イッチ３３を介して出力され、データ”１”として、Ｖ
ccボルトの電圧が切換スイッチ３１、抵抗４４及びスイ
ッチ３３を介して出力される。非動作状態においては、
スイッチ２９、３３がオフし、高インピーダンス、例え
ば１Ｍオームの抵抗４６を介してＶccボルトが出力され
る。
０では、読み出し動作中の同期パルスとして、Ｖccボル
トの電圧が１ｋオームの抵抗４２及びスイッチ２９を介
して出力され、データ”０”として、Ｖddボルトの電圧
が切換スイッチ３１、１００ｋオームの抵抗４４及びス
イッチ３３を介して出力され、データ”１”として、Ｖ
ccボルトの電圧が切換スイッチ３１、抵抗４４及びスイ
ッチ３３を介して出力される。非動作状態においては、
スイッチ２９、３３がオフし、高インピーダンス、例え
ば１Ｍオームの抵抗４６を介してＶccボルトが出力され
る。
【００２０】一方、書込時のデータ”０”は、１０ｋオ
ームの抵抗を介した０ボルトとして供給され、データ”
１”は１０ｋオームの抵抗を介した５ボルトとして供給
される。この高い電圧で動作するインターフェイス装置
４０におけるその他の回路要素は、図１に示す低い電圧
で動作するインターフェイス装置１０と同様であるの
で、同じ参照符号を用いている。
ームの抵抗を介した０ボルトとして供給され、データ”
１”は１０ｋオームの抵抗を介した５ボルトとして供給
される。この高い電圧で動作するインターフェイス装置
４０におけるその他の回路要素は、図１に示す低い電圧
で動作するインターフェイス装置１０と同様であるの
で、同じ参照符号を用いている。
【００２１】また、低い電圧で動作するインターフェイ
ス装置１０と高い電圧で動作するインターフェイス装置
４０の動作は同様であるので、以下の説明は両インター
フェイス装置についてのものである。これらのインター
フェイス装置は、環状に接続されたシフトレジスタ１６
を中心に動作する。初期化において、プログラマ装置か
ら１つのパルスが、接続端子１２を介してコントローラ
２２の初期化入力端子に供給され、このインターフェイ
ス装置の初期化が行われる。この初期化において、メモ
リ１８からデータがシフトレジスタ１６にロードされ
る。そして、シフトレジスタ１６は、タイミング回路３
６の制御の下に、すなわち信号ライン５０を介して供給
されるシフトクロックにより、メモリ１８からロードし
たデータをシフトして、駆動回路１７に供給する。駆動
回路１７は、このデータに基づいて切換スイッチ３１を
駆動する。かくして、メモリ１８に記憶されていたデー
タが、シフトレジスタ１６によってシフトされ、接続端
子１２、１４に接続されているプログラマ装置（図示せ
ず）に１ビット毎に送られる。そして、プログラマ装置
は、これらのデータビットを読み込み、またインターフ
ェイス装置にデータビットを書き込む。例えば図３に示
すように、書込タイミングを同期させる同期パルスが、
各データビットに先行する。全データビットがシフトレ
ジスタ１６にシフトされると、データはメモリ１８に記
憶される。
ス装置１０と高い電圧で動作するインターフェイス装置
４０の動作は同様であるので、以下の説明は両インター
フェイス装置についてのものである。これらのインター
フェイス装置は、環状に接続されたシフトレジスタ１６
を中心に動作する。初期化において、プログラマ装置か
ら１つのパルスが、接続端子１２を介してコントローラ
２２の初期化入力端子に供給され、このインターフェイ
ス装置の初期化が行われる。この初期化において、メモ
リ１８からデータがシフトレジスタ１６にロードされ
る。そして、シフトレジスタ１６は、タイミング回路３
６の制御の下に、すなわち信号ライン５０を介して供給
されるシフトクロックにより、メモリ１８からロードし
たデータをシフトして、駆動回路１７に供給する。駆動
回路１７は、このデータに基づいて切換スイッチ３１を
駆動する。かくして、メモリ１８に記憶されていたデー
タが、シフトレジスタ１６によってシフトされ、接続端
子１２、１４に接続されているプログラマ装置（図示せ
ず）に１ビット毎に送られる。そして、プログラマ装置
は、これらのデータビットを読み込み、またインターフ
ェイス装置にデータビットを書き込む。例えば図３に示
すように、書込タイミングを同期させる同期パルスが、
各データビットに先行する。全データビットがシフトレ
ジスタ１６にシフトされると、データはメモリ１８に記
憶される。
【００２２】データプロトコルは、採用されているイン
ターフェイスの種類とは独立しており、各装置の通信サ
イクルには、デバイスデータとコントロールビットが含
まれている。通常、最初の４ビットが、アドレス又はコ
ントロールビットである。デバイスデータには、プログ
ラマブル装置の動作に関する情報、すなわちプログラマ
ブル装置をプログラミングした後の所望の機能に関する
情報が含まれている。一方、コントロールビットからな
る装置制御情報は、データの流れ（フロー）及びインタ
ーフェイス装置自体の動作を制御するのに用いられる。
これらの全てのデータは、上述したプログラマ装置との
経路を介して１ビット毎にシフトされる。全てのビット
は、後述するビットサイクルによって決定される同じフ
ォーマットを有している。
ターフェイスの種類とは独立しており、各装置の通信サ
イクルには、デバイスデータとコントロールビットが含
まれている。通常、最初の４ビットが、アドレス又はコ
ントロールビットである。デバイスデータには、プログ
ラマブル装置の動作に関する情報、すなわちプログラマ
ブル装置をプログラミングした後の所望の機能に関する
情報が含まれている。一方、コントロールビットからな
る装置制御情報は、データの流れ（フロー）及びインタ
ーフェイス装置自体の動作を制御するのに用いられる。
これらの全てのデータは、上述したプログラマ装置との
経路を介して１ビット毎にシフトされる。全てのビット
は、後述するビットサイクルによって決定される同じフ
ォーマットを有している。
【００２３】図３は、ビットサイクルに関するものであ
り、データのビットサイクルは、同期フェーズ、データ
読出フェーズ、データ書込フェーズの３つのフェーズに
分割される。これらの全てのフェーズは、ビットレート
の６倍のレートを有するクロック信号（以下、６×クロ
ック信号という。）を用いて、タイミング回路３６によ
り制御される。このタイミングを図３に示す。上述のよ
うに、インターフェイス装置１０、４０のいずれも、各
フェーズについて４つの出力レベルを有している。同期
フェーズは、上述のように、電気的なレベルが最も高
く、データフェーズと十分に区別することができる。デ
ータフェーズは、それぞれデータの論理状態を表す２つ
のレベルを有している。データ書込フェーズにおいて
は、両方のデータレベルは互いに逆となる。第４のレベ
ルは、電気的に低いレベル又は高インピーダンス状態で
表される。図３に示すように、シンクイネーブルパルス
は、ビットサイクルの最初を示し、上述のように高レベ
ルであり、容易にデータの書込又は読出動作と区別する
ことができる。シンクイネーブルパルスは、６×クロッ
クのうちの１つのクロックサイクルのみに存在する。こ
れは、同期フェーズの前半を示し、同期フェーズの後半
は高インピーダンス状態であるので、同期パルスを容易
に検出することができる。図３に示すように、データの
読出動作は、ビットサイクルの中間で行われ、データイ
ネーブルパルスによってイネーブルとされる。データ操
作の第３のフェーズは、図１及び図２に示す接続端子１
２にデータが供給され、シフトレジスタ１６にシフトさ
れるときであり、シフトレジスタ１６のシフトは、タイ
ミング回路３６からの６×クロック信号の第６番目のク
ロックサイクルの立ち上がりエッジで行われる。
り、データのビットサイクルは、同期フェーズ、データ
読出フェーズ、データ書込フェーズの３つのフェーズに
分割される。これらの全てのフェーズは、ビットレート
の６倍のレートを有するクロック信号（以下、６×クロ
ック信号という。）を用いて、タイミング回路３６によ
り制御される。このタイミングを図３に示す。上述のよ
うに、インターフェイス装置１０、４０のいずれも、各
フェーズについて４つの出力レベルを有している。同期
フェーズは、上述のように、電気的なレベルが最も高
く、データフェーズと十分に区別することができる。デ
ータフェーズは、それぞれデータの論理状態を表す２つ
のレベルを有している。データ書込フェーズにおいて
は、両方のデータレベルは互いに逆となる。第４のレベ
ルは、電気的に低いレベル又は高インピーダンス状態で
表される。図３に示すように、シンクイネーブルパルス
は、ビットサイクルの最初を示し、上述のように高レベ
ルであり、容易にデータの書込又は読出動作と区別する
ことができる。シンクイネーブルパルスは、６×クロッ
クのうちの１つのクロックサイクルのみに存在する。こ
れは、同期フェーズの前半を示し、同期フェーズの後半
は高インピーダンス状態であるので、同期パルスを容易
に検出することができる。図３に示すように、データの
読出動作は、ビットサイクルの中間で行われ、データイ
ネーブルパルスによってイネーブルとされる。データ操
作の第３のフェーズは、図１及び図２に示す接続端子１
２にデータが供給され、シフトレジスタ１６にシフトさ
れるときであり、シフトレジスタ１６のシフトは、タイ
ミング回路３６からの６×クロック信号の第６番目のク
ロックサイクルの立ち上がりエッジで行われる。
【００２４】最初の８、１２又は１６ビットの出力は、
デバイス制御に用いられる。これらの３種類の数のビッ
トのいずれか１つが、読出フェーズにおける出力の最初
の２ビットに基づいて選択される。例えば、最初の２ビ
ットが”１０”である場合、デバイス制御用に１２ビッ
トが選択されている。一方、書込フェーズにおける最初
の４ビットがデバイスのアドレス又はコマンド入力に用
いられる。残りのビットは、識別（ＩＤ）コードとセキ
ュリティロックであり、ＩＤレジスタ２４に読み込まれ
る。ここで、ＩＤコードは、プロダクトの種類や特定の
ＩＣデバイスを識別するために用いられ、これらの機能
を実現すために特別に選択されたビットの連続で表され
る。ＩＤコードがプロダクトの種類を識別する場合、デ
ータメモリ１８には識別のための別のプロダクトコード
が存在する必要がある。このような識別コードは、プロ
グラマ装置が、プログラマブル装置に必要とされるデー
タのフォーマットを決定するためのものである。一方、
セキュリティコードは、識別コードを反転したものであ
る。すなわち、識別コードを読み出すときに、識別コー
ドを反転したものを書き込むことにより、プログラマブ
ル装置との誤った通信を防止するためのものである。し
たがって、有効なセキュリティコードが受信された後に
限り、デバイスデータが接続端子１２に供給される。デ
バイスデータは、上述したように、１〜６４ビットのう
ちいずれの長さであってもよい。ただし、その１つの制
限は、識別コードが唯一のものでない場合、プロダクト
コードはデフォルトメモリワードに含まれることであ
る。
デバイス制御に用いられる。これらの３種類の数のビッ
トのいずれか１つが、読出フェーズにおける出力の最初
の２ビットに基づいて選択される。例えば、最初の２ビ
ットが”１０”である場合、デバイス制御用に１２ビッ
トが選択されている。一方、書込フェーズにおける最初
の４ビットがデバイスのアドレス又はコマンド入力に用
いられる。残りのビットは、識別（ＩＤ）コードとセキ
ュリティロックであり、ＩＤレジスタ２４に読み込まれ
る。ここで、ＩＤコードは、プロダクトの種類や特定の
ＩＣデバイスを識別するために用いられ、これらの機能
を実現すために特別に選択されたビットの連続で表され
る。ＩＤコードがプロダクトの種類を識別する場合、デ
ータメモリ１８には識別のための別のプロダクトコード
が存在する必要がある。このような識別コードは、プロ
グラマ装置が、プログラマブル装置に必要とされるデー
タのフォーマットを決定するためのものである。一方、
セキュリティコードは、識別コードを反転したものであ
る。すなわち、識別コードを読み出すときに、識別コー
ドを反転したものを書き込むことにより、プログラマブ
ル装置との誤った通信を防止するためのものである。し
たがって、有効なセキュリティコードが受信された後に
限り、デバイスデータが接続端子１２に供給される。デ
バイスデータは、上述したように、１〜６４ビットのう
ちいずれの長さであってもよい。ただし、その１つの制
限は、識別コードが唯一のものでない場合、プロダクト
コードはデフォルトメモリワードに含まれることであ
る。
【００２５】図１及び図２に示すインターフェイス装置
１０、４０は、通常、非動作状態にあり、プログラマ装
置は、データラインを介してデータ”０”をインターフ
ェイス装置１０、４０に供給することによって動作状態
とする。このロー状態が誤ったスタートではないことを
確認するために、ロー状態を遅延する（ディバウンスデ
ィレイを持たせる）ことが望ましい。そして、このよう
なディレイが終了しても、データラインがローレベルの
ままであるときに、上述したように、第１のデータビッ
トサイクルが入力される。
１０、４０は、通常、非動作状態にあり、プログラマ装
置は、データラインを介してデータ”０”をインターフ
ェイス装置１０、４０に供給することによって動作状態
とする。このロー状態が誤ったスタートではないことを
確認するために、ロー状態を遅延する（ディバウンスデ
ィレイを持たせる）ことが望ましい。そして、このよう
なディレイが終了しても、データラインがローレベルの
ままであるときに、上述したように、第１のデータビッ
トサイクルが入力される。
【００２６】上述のように、図１及び図２に示すインタ
ーフェイス装置１０、４０は、非同期形であり、プログ
ラマ装置は、タイミング回路３６によって補聴器のクロ
ック信号に同期される。この同期は、第２及び第３番目
の同期パルスの立ち上がりエッジ間の時間を測定するこ
とによって行われる。この処理を図３に示す。
ーフェイス装置１０、４０は、非同期形であり、プログ
ラマ装置は、タイミング回路３６によって補聴器のクロ
ック信号に同期される。この同期は、第２及び第３番目
の同期パルスの立ち上がりエッジ間の時間を測定するこ
とによって行われる。この処理を図３に示す。
【００２７】図４は、インターフェイス装置とプログラ
マ装置のタイミングの関係を示す図である。上述した全
ての通信のタイミングは、ビットサイクル時間の６分の
１の時間に等しい周期を有するプログラマ装置で生成
（リカバリィ）された仮想の６×クロックに基づいてい
る。例えば、図４は、高い電圧のプログラミングパルス
のタイミングを、６×クロックと比較して示している。
マ装置のタイミングの関係を示す図である。上述した全
ての通信のタイミングは、ビットサイクル時間の６分の
１の時間に等しい周期を有するプログラマ装置で生成
（リカバリィ）された仮想の６×クロックに基づいてい
る。例えば、図４は、高い電圧のプログラミングパルス
のタイミングを、６×クロックと比較して示している。
【００２８】本発明を用いてプログラミングされるプロ
グラマブル装置に通常設けられている消去可能なプログ
ラマブルＲＯＭ（ＥＰＲＯＭ）のデータを、プログラマ
装置によって消去するために、プログラマ又はプログラ
ミングコンソールのオペレータは、連続した２つのプロ
グラミングパルスをプログラマブル装置に供給すること
ができる。第１のパルスは、ＥＰＲＯＭのデータを消去
するために供給され、第２のパルスは、このＥＰＲＯＭ
をプログラミングするために供給される。これらの２つ
のパルスを図５に示す。これらのパルスは、５μ秒当た
り１ボルトの立ち上がり時間又はスルーレイトを有する
０〜２２ボルトのパルスとすることができる。
グラマブル装置に通常設けられている消去可能なプログ
ラマブルＲＯＭ（ＥＰＲＯＭ）のデータを、プログラマ
装置によって消去するために、プログラマ又はプログラ
ミングコンソールのオペレータは、連続した２つのプロ
グラミングパルスをプログラマブル装置に供給すること
ができる。第１のパルスは、ＥＰＲＯＭのデータを消去
するために供給され、第２のパルスは、このＥＰＲＯＭ
をプログラミングするために供給される。これらの２つ
のパルスを図５に示す。これらのパルスは、５μ秒当た
り１ボルトの立ち上がり時間又はスルーレイトを有する
０〜２２ボルトのパルスとすることができる。
【００２９】以上、本発明の実施例を参照して説明した
が、本発明は、このような実施例に限定されるものでは
なく、請求の範囲によってのみ限定される本発明の特徴
や主旨を逸脱しない限り、種々の変更が可能である。
が、本発明は、このような実施例に限定されるものでは
なく、請求の範囲によってのみ限定される本発明の特徴
や主旨を逸脱しない限り、種々の変更が可能である。
【００３０】
【発明の効果】本発明に係るインターフェイス装置は、
プログラマブル装置を動作させるための初期プログラム
のデータを格納するメモリと、データを入力端子を介し
てシフトする環状のシフトレジスタと、メモリと環状の
シフトレジスタ間のデータの流れを制御するコントロー
ラと、シフトレジスタのシフト速度を制御するタイミン
グ回路と、プログラマ装置を環状のシフトレジスタに接
続するための２ピンの電気的な接続端子とを備え、環状
のシフトレジスタを選択的に変化させて、データをシフ
トして、データをビット毎にプログラマ装置に送受信す
ることにより、プログラミングの操作を行うのに必要な
電気的な接続端子を２つのみとすることができる。ま
た、このインターフェイス装置は、プログラマ装置がプ
ログラマブル装置からのクロック信号を受信し、クロッ
ク信号がなくなった後も、プログラマブル装置からのク
ロック信号を生成（リカバリィ）することにより、入力
データレートにロック（追従）するための回路を必要と
しない。また、プログラマ装置からプログラマブル装置
への問い合わせの通信により、プログラム信号がプログ
ラマブル装置に適合しているかを確認することができ
る。
プログラマブル装置を動作させるための初期プログラム
のデータを格納するメモリと、データを入力端子を介し
てシフトする環状のシフトレジスタと、メモリと環状の
シフトレジスタ間のデータの流れを制御するコントロー
ラと、シフトレジスタのシフト速度を制御するタイミン
グ回路と、プログラマ装置を環状のシフトレジスタに接
続するための２ピンの電気的な接続端子とを備え、環状
のシフトレジスタを選択的に変化させて、データをシフ
トして、データをビット毎にプログラマ装置に送受信す
ることにより、プログラミングの操作を行うのに必要な
電気的な接続端子を２つのみとすることができる。ま
た、このインターフェイス装置は、プログラマ装置がプ
ログラマブル装置からのクロック信号を受信し、クロッ
ク信号がなくなった後も、プログラマブル装置からのク
ロック信号を生成（リカバリィ）することにより、入力
データレートにロック（追従）するための回路を必要と
しない。また、プログラマ装置からプログラマブル装置
への問い合わせの通信により、プログラム信号がプログ
ラマブル装置に適合しているかを確認することができ
る。
【図１】本発明に係るプログラマブル装置のインターフ
ェイス装置の第１の実施例の回路構成を示すブロック図
である。
ェイス装置の第１の実施例の回路構成を示すブロック図
である。
【図２】本発明の第２の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図３】図１及び図２の実施例におけるデータビットサ
イクルを示すタイミングチャートである。
イクルを示すタイミングチャートである。
【図４】プログラマ装置でのクロックのリカバリィを示
すタイミングチャートである。
すタイミングチャートである。
【図５】プログラミングパルスのタイミングを示すタイ
ミングチャートである。
ミングチャートである。
１０、４０ インターフェイス装置 １２、１４ 接続端子 １６ シフトレジスタ １８ メモリ ２０ コンパレータ ２２ コントローラ ２４ ＩＤレジスタ ２８、３０、３２、３４ 定電流源回路 ３６ タイミング回路 ４２、４４、４６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595165634 6600 Ｗａｓｈｉｎｇｔｏｎ Ａｎｅ． Ｓｏｕｔｈ Ｅｄｅｎ Ｐｒａｉｒｉｅ, Ｍｉｎｎｅｓｏｔａ 5534 Ｕ．Ｓ．Ａ.
Claims (5)
- 【請求項１】 プログラマブル装置とプログラマ装置間
の通信を行うインターフェイス装置において、 上記プログラマブル装置を動作させるための初期プログ
ラムのデータを格納するメモリと、 上記メモリに接続され、格納したデータを入力端子を介
してシフトする環状のシフトレジスタと、 上記メモリ及び環状のシフトレジスタに接続され、上記
メモリと環状のシフトレジスタ間のデータの流れを制御
するコントローラと、 上記コントローラ及び環状のシフトレジスタに接続さ
れ、上記シフトレジスタのシフト速度を制御するタイミ
ング回路と、 上記プログラマ装置を環状のシフトレジスタに接続する
ための２ピンの電気的な接続端子とを備え、 上記環状のシフトレジスタを選択的に変化させて、デー
タをシフトすることにより、データをビット毎にプログ
ラマ装置に送受信することを特徴とするインターフェイ
ス装置。 - 【請求項２】 上記コントローラ及び環状のシフトレジ
スタに接続され、上記プログラマブル装置を識別する識
別データを格納する識別レジスタを備え、 上記識別データを環状のシフトレジスタに読み込んで上
記プログラマ装置に送信することにより、プログラマ装
置がプログラマブル装置を識別することを特徴とする請
求項１記載のインターフェイス装置。 - 【請求項３】 上記メモリは、プログラマブル装置を動
作させるためのプログラムを格納する複数のメモリペー
ジを備えることを特徴とする請求項１記載のインターフ
ェイス装置。 - 【請求項４】 上記環状のシフトレジスタとタイミング
回路によって制御される複数の電流源を備え、 低い電圧の電流パルスにより、上記プログラマブル装置
とプログラマ装置間の通信を行うことを特徴とする請求
項１記載のインターフェイス装置。 - 【請求項５】 上記環状のシフトレジスタとタイミング
回路によって制御されるバイアス電圧源に接続された複
数の抵抗器を備え、 高い電圧の電圧パルスにより、上記プログラマブル装置
とプログラマ装置間の通信を行うことを特徴とする請求
項１記載のインターフェイス装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/348923 | 1994-11-25 | ||
| US08/348,923 US5581747A (en) | 1994-11-25 | 1994-11-25 | Communication system for programmable devices employing a circuit shift register |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09271099A true JPH09271099A (ja) | 1997-10-14 |
Family
ID=23370153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305637A Withdrawn JPH09271099A (ja) | 1994-11-25 | 1995-11-24 | インターフェイス装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5581747A (ja) |
| EP (1) | EP0714067A3 (ja) |
| JP (1) | JPH09271099A (ja) |
| AU (1) | AU688620B2 (ja) |
| CA (1) | CA2162197C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001527302A (ja) * | 1998-11-24 | 2001-12-25 | フォーナック アーゲー | 補聴器 |
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| ATE527827T1 (de) | 2000-01-20 | 2011-10-15 | Starkey Lab Inc | Verfahren und vorrichtung zur hörgeräteanpassung |
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1995
- 1995-09-25 EP EP95650034A patent/EP0714067A3/en not_active Withdrawn
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- 1995-11-24 JP JP7305637A patent/JPH09271099A/ja not_active Withdrawn
- 1995-11-24 AU AU39067/95A patent/AU688620B2/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8027496B2 (en) | 1998-11-24 | 2011-09-27 | Phonak Ag | Hearing device with peripheral identification units |
Also Published As
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