JPH07170249A - クロック変換用メモリの制御装置およびその制御方法 - Google Patents
クロック変換用メモリの制御装置およびその制御方法Info
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- JPH07170249A JPH07170249A JP5315326A JP31532693A JPH07170249A JP H07170249 A JPH07170249 A JP H07170249A JP 5315326 A JP5315326 A JP 5315326A JP 31532693 A JP31532693 A JP 31532693A JP H07170249 A JPH07170249 A JP H07170249A
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- address
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 この発明は、クロック変換用メモリの制御装
置およびその制御方法に関し、メモリ・エラーによるデ
ータエラーを防止することを目的とする。 【構成】 クロック変換用メモリを第１および第２メモ
リ１１，１２からなる２面構成とし、回線クロックＷＣ
Ｋに同期して所定パターンのチェックデータＰＧを生成
し、予め、第１メモリ１１の各アドレスに対して前記チ
ェックデータＰＧの書き込みと読み出しを行って、第２
メモリ１２から読出されたチェックデータＰＧの内、前
記所定パターンと異なるチェックデータＰＧを識別し、
識別したチェックデータＰＧを格納していたアドレスを
検出し、次に、第１メモリ１１の前記検出アドレスをの
ぞくアドレスと第２メモリ１２の前記検出アドレスに対
応するアドレスに対して回線データＳＤの書き込みと読
み出しを行う。
置およびその制御方法に関し、メモリ・エラーによるデ
ータエラーを防止することを目的とする。 【構成】 クロック変換用メモリを第１および第２メモ
リ１１，１２からなる２面構成とし、回線クロックＷＣ
Ｋに同期して所定パターンのチェックデータＰＧを生成
し、予め、第１メモリ１１の各アドレスに対して前記チ
ェックデータＰＧの書き込みと読み出しを行って、第２
メモリ１２から読出されたチェックデータＰＧの内、前
記所定パターンと異なるチェックデータＰＧを識別し、
識別したチェックデータＰＧを格納していたアドレスを
検出し、次に、第１メモリ１１の前記検出アドレスをの
ぞくアドレスと第２メモリ１２の前記検出アドレスに対
応するアドレスに対して回線データＳＤの書き込みと読
み出しを行う。
Description
【０００１】
【産業上の利用分野】この発明は、主にデータ伝送装置
に用いられるクロック変換用メモリの制御装置およびそ
の制御方法に関する。
に用いられるクロック変換用メモリの制御装置およびそ
の制御方法に関する。
【０００２】
【従来の技術】従来、このようなメモリ制御装置は、回
線クロックに同期して回線データをメモリに書き込み、
書き込んだデータを装置内クロックに同期して読出すと
共に、メモリに書き込まれたデータが正しく読み出され
るか否かを監視する機能を有するものが知られている。
線クロックに同期して回線データをメモリに書き込み、
書き込んだデータを装置内クロックに同期して読出すと
共に、メモリに書き込まれたデータが正しく読み出され
るか否かを監視する機能を有するものが知られている。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ようなメモリの制御装置においては、メモリ書き込み時
にデータに対してパリティ・ビット（Parity bit）を付
加しメモリ読出時に付加したパリティ・ビットのチェッ
クを行い、エラー発生の場合は、エラーが発生したアド
レスを切り離しエラーの再発を防止したり、切り離した
アドレスに対してバックアップ・メモリを用いてエラー
の再発を防止している。
ようなメモリの制御装置においては、メモリ書き込み時
にデータに対してパリティ・ビット（Parity bit）を付
加しメモリ読出時に付加したパリティ・ビットのチェッ
クを行い、エラー発生の場合は、エラーが発生したアド
レスを切り離しエラーの再発を防止したり、切り離した
アドレスに対してバックアップ・メモリを用いてエラー
の再発を防止している。
【０００４】しかしこの方法では、エラー発生アドレス
が増える毎に使用可能なメモリ容量が減少してしまう。
又、瞬時エラーによりメモリにエラーが発生した場合は
そのエラー発生アドレスは切り離されて二度と使用され
ることはなかった。
が増える毎に使用可能なメモリ容量が減少してしまう。
又、瞬時エラーによりメモリにエラーが発生した場合は
そのエラー発生アドレスは切り離されて二度と使用され
ることはなかった。
【０００５】この発明はこのような事情を考慮してなさ
れたもので、予めチェックデータを用いてメモリの書き
込みと読み出しを行ってメモリ・エラーを確認した上
で、エラーのないアドレスに実際のデータを格納するこ
とにより、メモリ・エラーによるデータエラーを未然に
防止することが可能なクロック変換用メモリの制御装置
およびその制御方法を提供するものである。
れたもので、予めチェックデータを用いてメモリの書き
込みと読み出しを行ってメモリ・エラーを確認した上
で、エラーのないアドレスに実際のデータを格納するこ
とにより、メモリ・エラーによるデータエラーを未然に
防止することが可能なクロック変換用メモリの制御装置
およびその制御方法を提供するものである。
【０００６】
【課題を解決するための手段】図１はこの発明の原理を
示すブロック図である。この発明は、図１に示すよう
に、回線クロックＷＣＫに同期した回線データＳＤを、
装置内クロックに同期した受信データＲＤに変換して出
力するクロック変換用メモリの制御装置において、クロ
ック変換用メモリを第１および第２メモリ１１，１２か
らなる二面構成とし、第１および第２メモリ１１，１２
の複数のアドレスにデータを回線クロックＷＣＫに基づ
いて書き込み、書き込んだデータを装置内クロックＲＣ
Ｋで読み出す第１制御手段１５と、回線クロックＷＣＫ
に同期する所定パターンのチェックデータを生成するチ
ェックデータ生成手段１３と、回線データＳＤとチェッ
クデータＰＧをうけていずれか一方を出力するセレクタ
１４と、第１および第２メモリ１１，１２から読み出さ
れるデータを前記所定パターンと比較する比較手段１７
と、予めチェックデータについて、第１メモリ１１の各
アドレスへの書き込みと読み出しを行い比較手段１７の
比較結果から前記所定パターンと一致しないチェックデ
ータＰＧを格納していたアドレスを検出し、回線データ
ＳＤについては、第１メモリ１１の前記検出アドレスを
のぞくアドレスと第２メモリ１２の前記検出アドレスに
対応するアドレスに対して書き込みと読み出しを行うよ
うに前記セレクタ１４と前記第１制御手段１５を制御す
る第２制御手段１６を備えたことを特徴とするクロック
変換用メモリの制御装置を提供するものである。なお、
第１および第２メモリ１１，１２は、Ｓ−ＲＡＭ，ＤＰ
−ＲＡＭ又はＦＩＦＯから構成されることが好ましい。
示すブロック図である。この発明は、図１に示すよう
に、回線クロックＷＣＫに同期した回線データＳＤを、
装置内クロックに同期した受信データＲＤに変換して出
力するクロック変換用メモリの制御装置において、クロ
ック変換用メモリを第１および第２メモリ１１，１２か
らなる二面構成とし、第１および第２メモリ１１，１２
の複数のアドレスにデータを回線クロックＷＣＫに基づ
いて書き込み、書き込んだデータを装置内クロックＲＣ
Ｋで読み出す第１制御手段１５と、回線クロックＷＣＫ
に同期する所定パターンのチェックデータを生成するチ
ェックデータ生成手段１３と、回線データＳＤとチェッ
クデータＰＧをうけていずれか一方を出力するセレクタ
１４と、第１および第２メモリ１１，１２から読み出さ
れるデータを前記所定パターンと比較する比較手段１７
と、予めチェックデータについて、第１メモリ１１の各
アドレスへの書き込みと読み出しを行い比較手段１７の
比較結果から前記所定パターンと一致しないチェックデ
ータＰＧを格納していたアドレスを検出し、回線データ
ＳＤについては、第１メモリ１１の前記検出アドレスを
のぞくアドレスと第２メモリ１２の前記検出アドレスに
対応するアドレスに対して書き込みと読み出しを行うよ
うに前記セレクタ１４と前記第１制御手段１５を制御す
る第２制御手段１６を備えたことを特徴とするクロック
変換用メモリの制御装置を提供するものである。なお、
第１および第２メモリ１１，１２は、Ｓ−ＲＡＭ，ＤＰ
−ＲＡＭ又はＦＩＦＯから構成されることが好ましい。
【０００７】また、この発明は、回線クロックＷＣＫに
同期した回線データＳＤを、装置内クロックＲＣＫに同
期した受信データＲＤに変換して出力するクロック変換
用メモリ１１の制御方法において、回線クロックＷＣＫ
に同期して所定パターンのチェックデータＰＧを生成
し、予め、前記メモリ１１の各アドレスに対して前記チ
ェックデータＰＧの書き込みと読み出しを行って、前記
メモリ１１から読出されたチェックデータＰＧの内、前
記所定パターンと異なるチェックデータＰＧを識別し、
識別したチェックデータＰＧを格納していたアドレスを
検出し、次に、前記メモリ１１の前記検出アドレスをの
ぞくアドレスに対して回線データＳＤの書き込みと読み
出しを行う、ことを特徴とするクロック変換用メモリの
制御方法を提供するものである。
同期した回線データＳＤを、装置内クロックＲＣＫに同
期した受信データＲＤに変換して出力するクロック変換
用メモリ１１の制御方法において、回線クロックＷＣＫ
に同期して所定パターンのチェックデータＰＧを生成
し、予め、前記メモリ１１の各アドレスに対して前記チ
ェックデータＰＧの書き込みと読み出しを行って、前記
メモリ１１から読出されたチェックデータＰＧの内、前
記所定パターンと異なるチェックデータＰＧを識別し、
識別したチェックデータＰＧを格納していたアドレスを
検出し、次に、前記メモリ１１の前記検出アドレスをの
ぞくアドレスに対して回線データＳＤの書き込みと読み
出しを行う、ことを特徴とするクロック変換用メモリの
制御方法を提供するものである。
【０００８】さらに、この発明は、回線クロックＷＣＫ
に同期した回線データＳＤを、装置内クロックに同期し
た受信データＲＤに変換して出力するクロック変換用メ
モリの制御方法において、クロック変換用メモリを第１
および第２メモリ１１，１２からなる２面構成とし、回
線クロックＷＣＫに同期して所定パターンのチェックデ
ータＰＧを生成し、予め、第１メモリ１１の各アドレス
に対して前記チェックデータＰＧの書き込みと読み出し
を行って、第２メモリ１２から読出されたチェックデー
タＰＧの内、前記所定パターンと異なるチェックデータ
ＰＧを識別し、識別したチェックデータＰＧを格納して
いたアドレスを検出し、次に、第１メモリ１１の前記検
出アドレスをのぞくアドレスと第２メモリ１２の前記検
出アドレスに対応するアドレスに対して回線データＳＤ
の書き込みと読み出しを行う、ことを特徴とするクロッ
ク変換用メモリの制御方法を提供するものである。
に同期した回線データＳＤを、装置内クロックに同期し
た受信データＲＤに変換して出力するクロック変換用メ
モリの制御方法において、クロック変換用メモリを第１
および第２メモリ１１，１２からなる２面構成とし、回
線クロックＷＣＫに同期して所定パターンのチェックデ
ータＰＧを生成し、予め、第１メモリ１１の各アドレス
に対して前記チェックデータＰＧの書き込みと読み出し
を行って、第２メモリ１２から読出されたチェックデー
タＰＧの内、前記所定パターンと異なるチェックデータ
ＰＧを識別し、識別したチェックデータＰＧを格納して
いたアドレスを検出し、次に、第１メモリ１１の前記検
出アドレスをのぞくアドレスと第２メモリ１２の前記検
出アドレスに対応するアドレスに対して回線データＳＤ
の書き込みと読み出しを行う、ことを特徴とするクロッ
ク変換用メモリの制御方法を提供するものである。
【０００９】なお、上記制御方法において、さらに、第
１メモリ１１の前記検出アドレスにチェックデータＰＧ
の書き込みと読み出しを行って、読み出されたチェック
データＰＧが前記所定パターンと一致するときには、前
記検出アドレスに対して回線データＳＤの書き込みと読
み出しを行うようにしてもよい。
１メモリ１１の前記検出アドレスにチェックデータＰＧ
の書き込みと読み出しを行って、読み出されたチェック
データＰＧが前記所定パターンと一致するときには、前
記検出アドレスに対して回線データＳＤの書き込みと読
み出しを行うようにしてもよい。
【００１０】さらに、第１および第２メモリ１１，１２
について、回線データＳＤの書き込まれるアドレスをの
ぞくアドレスに常時、チェックデータＰＧを書き込み、
読み出されたチェックデータＰＧのパターンをチェック
して、チェックデータＰＧを書き込んだアドレスに対し
て正常に回線データＳＤの書き込みと読み出しが可能か
否かを確認することが好ましい。
について、回線データＳＤの書き込まれるアドレスをの
ぞくアドレスに常時、チェックデータＰＧを書き込み、
読み出されたチェックデータＰＧのパターンをチェック
して、チェックデータＰＧを書き込んだアドレスに対し
て正常に回線データＳＤの書き込みと読み出しが可能か
否かを確認することが好ましい。
【００１１】
【作用】第１制御手段１５は、第１および第２メモリ１
１，１２の複数のアドレスにデータを回線クロックＷＣ
Ｋに基づいて書き込み、書き込んだデータを装置内クロ
ックＲＣＫで読み出す。チェックデータ生成手段１３
は、回線クロックＷＣＫに同期する所定パターンのチェ
ックデータを生成し、セレクタ１４は、回線データＳＤ
とチェックデータＰＧをうけていずれか一方を出力す
る。
１，１２の複数のアドレスにデータを回線クロックＷＣ
Ｋに基づいて書き込み、書き込んだデータを装置内クロ
ックＲＣＫで読み出す。チェックデータ生成手段１３
は、回線クロックＷＣＫに同期する所定パターンのチェ
ックデータを生成し、セレクタ１４は、回線データＳＤ
とチェックデータＰＧをうけていずれか一方を出力す
る。
【００１２】比較手段１７は、第１および第２メモリ１
１，１２から読み出されるデータを前記所定パターンと
比較する。第２制御手段１６は、予めチェックデータに
ついて第１メモリ１１の各アドレスへの書き込みと読み
出しを行い、比較手段１７の比較結果から前記所定パタ
ーンと一致しないチェックデータＰＧを格納していたア
ドレスを検出し、回線データＳＤについては、第１メモ
リ１１の前記検出アドレスをのぞくアドレスと第２メモ
リ１２の前記検出アドレスに対応するアドレスに対して
書き込みと読み出しを行うように前記セレクタ１４と第
１制御手段１５を制御する。
１，１２から読み出されるデータを前記所定パターンと
比較する。第２制御手段１６は、予めチェックデータに
ついて第１メモリ１１の各アドレスへの書き込みと読み
出しを行い、比較手段１７の比較結果から前記所定パタ
ーンと一致しないチェックデータＰＧを格納していたア
ドレスを検出し、回線データＳＤについては、第１メモ
リ１１の前記検出アドレスをのぞくアドレスと第２メモ
リ１２の前記検出アドレスに対応するアドレスに対して
書き込みと読み出しを行うように前記セレクタ１４と第
１制御手段１５を制御する。
【００１３】つまり、第１メモリ１１の各アドレスをチ
ェックデータでチェック・エラーが発生したアドレスに
対しては書き込みはおこなわず、第２メモリ１２の対応
アドレスへ書き込むことによりデータ・エラーが未然に
防止される。
ェックデータでチェック・エラーが発生したアドレスに
対しては書き込みはおこなわず、第２メモリ１２の対応
アドレスへ書き込むことによりデータ・エラーが未然に
防止される。
【００１４】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。これによってこの発明が限定されるもので
はない。図２はこの発明の実施例を示すブロック図であ
る。図２において、１はクロック変換用ＲＡＭであり、
回線データＳＤをクロックＷＣＫから装置内クロックＲ
ＣＫに乗せ変えて受信データＲＤとして送出する。
を詳述する。これによってこの発明が限定されるもので
はない。図２はこの発明の実施例を示すブロック図であ
る。図２において、１はクロック変換用ＲＡＭであり、
回線データＳＤをクロックＷＣＫから装置内クロックＲ
ＣＫに乗せ変えて受信データＲＤとして送出する。
【００１５】２はＲＡＭ１に併設される二面構成用ＲＡ
Ｍであり、ＲＡＭ１でエラーがあった場合、つまり、Ｒ
ＡＭ１に書き込まれたデータと読み出されたデータが異
なる場合は、そのエラーのあったアドレスの面切替え用
としてデータを格納する。
Ｍであり、ＲＡＭ１でエラーがあった場合、つまり、Ｒ
ＡＭ１に書き込まれたデータと読み出されたデータが異
なる場合は、そのエラーのあったアドレスの面切替え用
としてデータを格納する。
【００１６】３ａおよび３ｂは、ＲＡＭ１及びＲＡＭ２
の各アドレスのデータエラーをチェックするための所定
パターンを有するチェックデータＰＧをそれぞれ生成す
る為のパターン・ジェネレータであり、回線クロックＷ
ＣＫにより回線データＳＤと同期してチェックデータＰ
Ｇを出力する。
の各アドレスのデータエラーをチェックするための所定
パターンを有するチェックデータＰＧをそれぞれ生成す
る為のパターン・ジェネレータであり、回線クロックＷ
ＣＫにより回線データＳＤと同期してチェックデータＰ
Ｇを出力する。
【００１７】４ａおよび４ｂは、回線データＳＤとチェ
ックデータＰＧのいずれをＲＡＭ１およびＲＡＭ２に格
納するかを選択するセレクタであり、書き込み制御部５
ａからの信号ＳＥＬａ，ＳＥＬｂを受けて作動する。書
き込み制御部５ａは、ＲＡＭ１およびＲＡＭ２の書き込
みアドレス信号Ａ０〜ＡＮと、書き込み信号ＷＥと、書
き込みデータ選択信号ＳＥＬａ，ＳＥＬｂを回線クロッ
クＷＣＫ及び切替え制御部６からのエラー・アドレス情
報を基に生成する。
ックデータＰＧのいずれをＲＡＭ１およびＲＡＭ２に格
納するかを選択するセレクタであり、書き込み制御部５
ａからの信号ＳＥＬａ，ＳＥＬｂを受けて作動する。書
き込み制御部５ａは、ＲＡＭ１およびＲＡＭ２の書き込
みアドレス信号Ａ０〜ＡＮと、書き込み信号ＷＥと、書
き込みデータ選択信号ＳＥＬａ，ＳＥＬｂを回線クロッ
クＷＣＫ及び切替え制御部６からのエラー・アドレス情
報を基に生成する。
【００１８】切替え制御部６は、書き込み制御部５より
の書き込みアドレスと、読みだし制御部５ｂからの読み
出しアドレスと、パターン・チェック／バッファ部７
ａ，７ｂからのエラー信号Ｅａ，Ｅｂよりエラー・アド
レス情報を生成し書き込み制御部５へ提供する。
の書き込みアドレスと、読みだし制御部５ｂからの読み
出しアドレスと、パターン・チェック／バッファ部７
ａ，７ｂからのエラー信号Ｅａ，Ｅｂよりエラー・アド
レス情報を生成し書き込み制御部５へ提供する。
【００１９】読み出し制御部５ｂはＲＡＭ１及びＲＡＭ
２の読みだしアドレス信号Ｂ０〜ＢＮと、読みだし信号
ＲＥと、パターン・チェック／バッファ部７ａ，７ｂへ
の受信データ出力許可信号Ｘａ，ＸｂをクロックＲＣＫ
およびエラー信号Ｅ１，Ｅ２に基づいて生成する。
２の読みだしアドレス信号Ｂ０〜ＢＮと、読みだし信号
ＲＥと、パターン・チェック／バッファ部７ａ，７ｂへ
の受信データ出力許可信号Ｘａ，ＸｂをクロックＲＣＫ
およびエラー信号Ｅ１，Ｅ２に基づいて生成する。
【００２０】つまり、パターン・チェック／バッファ部
８ａ，８ｂはそれぞれＲＡＭ１及びＲＡＭ２に書き込ま
れたチェックデータＰＧをチェックし、エラーが発生し
た場合は切替え制御部６及び読みだし制御部７へ通知を
行うようになっている。
８ａ，８ｂはそれぞれＲＡＭ１及びＲＡＭ２に書き込ま
れたチェックデータＰＧをチェックし、エラーが発生し
た場合は切替え制御部６及び読みだし制御部７へ通知を
行うようになっている。
【００２１】このような構成における動作を図３に示す
タイミングチャートを用いて説明する。図３において、
Ｔ１はＲＡＭ１およびＲＡＭ２がリセット（ＲＥＳＥ
Ｔ）された直後のイニシャルチェック期間を示す。
タイミングチャートを用いて説明する。図３において、
Ｔ１はＲＡＭ１およびＲＡＭ２がリセット（ＲＥＳＥ
Ｔ）された直後のイニシャルチェック期間を示す。
【００２２】この期間Ｔ１、つまり、書き込みアドレス
がＡ０〜ＡＮまで一周する期間においては、データ選択
信号ＳＥＬａ，ＳＥＬｂがオンとなり、パターン・ジェ
ネレータ３ａ，３ｂからのチェックデータＰＧが書き込
みデータＤ１ｉｎ，Ｄ２ｉｎとして、それぞれＲＡＭ１
とＲＡＭ２に書き込まれる。図３では、ＲＡＭ１のアド
レス０〜ＮおよびＲＡＭ２のアドレス０〜Ｎに書き込ま
れるチェックデータＰＧおよび受信データＳＤを、それ
ぞれ、ＰＧ０〜ＰＧＮ，ＳＤ０〜ＳＤＮとして表わして
いる。
がＡ０〜ＡＮまで一周する期間においては、データ選択
信号ＳＥＬａ，ＳＥＬｂがオンとなり、パターン・ジェ
ネレータ３ａ，３ｂからのチェックデータＰＧが書き込
みデータＤ１ｉｎ，Ｄ２ｉｎとして、それぞれＲＡＭ１
とＲＡＭ２に書き込まれる。図３では、ＲＡＭ１のアド
レス０〜ＮおよびＲＡＭ２のアドレス０〜Ｎに書き込ま
れるチェックデータＰＧおよび受信データＳＤを、それ
ぞれ、ＰＧ０〜ＰＧＮ，ＳＤ０〜ＳＤＮとして表わして
いる。
【００２３】そして、期間Ｔ１におけるＲＡＭ１および
ＲＡＭ２へチェックデータＰＧ０〜ＰＧＮの書き込み動
作が開始されると、期間Ｔ２においてＲＡＭ１およびＲ
ＡＭ２からチェックデータＰＧ０〜ＰＧＮが、それぞれ
読み出しデータＤ１ｏｕｔ，Ｄ２ｏｕｔとして読み出さ
れ、パターン・チェック／バッファ部８ａ，８ｂにおい
て、それぞれ所定の参照パターンと比較される。
ＲＡＭ２へチェックデータＰＧ０〜ＰＧＮの書き込み動
作が開始されると、期間Ｔ２においてＲＡＭ１およびＲ
ＡＭ２からチェックデータＰＧ０〜ＰＧＮが、それぞれ
読み出しデータＤ１ｏｕｔ，Ｄ２ｏｕｔとして読み出さ
れ、パターン・チェック／バッファ部８ａ，８ｂにおい
て、それぞれ所定の参照パターンと比較される。
【００２４】図３は、ＲＡＭ１のアドレス１から読み出
されたデータＰＧ１のみが参照パターンと異なる場合、
つまりアドレス１のみにエラーが発生した場合に、それ
に同期してエラー信号Ｅａがオン（図３の）になる状
態を示している。期間Ｔ１が終了すると、信号ＳＥＬａ
はオフとなり、それによって、ＲＡＭ１には受信データ
ＳＤが順次格納される。一方、信号ＳＥＬｂはオン状態
を継続し、ＲＡＭ２にはチェックデータＰＧが順次格納
される。
されたデータＰＧ１のみが参照パターンと異なる場合、
つまりアドレス１のみにエラーが発生した場合に、それ
に同期してエラー信号Ｅａがオン（図３の）になる状
態を示している。期間Ｔ１が終了すると、信号ＳＥＬａ
はオフとなり、それによって、ＲＡＭ１には受信データ
ＳＤが順次格納される。一方、信号ＳＥＬｂはオン状態
を継続し、ＲＡＭ２にはチェックデータＰＧが順次格納
される。
【００２５】この時、期間Ｔ１においてエラーを生じた
ＲＡＭ１のアドレス１に受信データＳＤ１が書き込まれ
るタイミングにおいて、信号ＳＥＬａが再びオン、信号
ＳＥＬｂがオフとなるため（図３の）、ＲＡＭ２のア
ドレス１に受信データＳＤ１が格納され、ＲＡＭ１のア
ドレス１にはチェックパターンＰＧ１が格納される。期
間Ｔ２が終了するとＲＡＭ１およびＲＡＭ２からそれぞ
れデータＤ１ｏｕｔおよびＤ２ｏｕｔが読み出される
が、信号Ｘａオンとなり信号Ｘｂはオフ状態にあるの
で、ＲＡＭ１からの読み出しデータＤ１ｏｕｔのみがパ
ターン・チェック／バッファ部７ａを介して受信データ
ＲＤとして、出力される。
ＲＡＭ１のアドレス１に受信データＳＤ１が書き込まれ
るタイミングにおいて、信号ＳＥＬａが再びオン、信号
ＳＥＬｂがオフとなるため（図３の）、ＲＡＭ２のア
ドレス１に受信データＳＤ１が格納され、ＲＡＭ１のア
ドレス１にはチェックパターンＰＧ１が格納される。期
間Ｔ２が終了するとＲＡＭ１およびＲＡＭ２からそれぞ
れデータＤ１ｏｕｔおよびＤ２ｏｕｔが読み出される
が、信号Ｘａオンとなり信号Ｘｂはオフ状態にあるの
で、ＲＡＭ１からの読み出しデータＤ１ｏｕｔのみがパ
ターン・チェック／バッファ部７ａを介して受信データ
ＲＤとして、出力される。
【００２６】しかし、ＲＡＭ１のアドレス１からチェッ
クデータＰＧ１が、ＲＡＭ２のアドレス１から伝送デー
タＳＤ１が読み出されたときには、信号Ｘａがオフ、信
号Ｘｂがオンとなるため（図３の）、伝送データＳＤ
１はパターン・チェック／バッファ部７ｂを介して受信
データＲＤとして出力される。パターン・チェック／バ
ッファ部７ａ，７ｂの出力は互に接続（ワイヤードＯＲ
により）されているので、受信データＲＤとしてはエラ
ーのないデータＳＤ０〜ＳＤＮが出力されることにな
る。
クデータＰＧ１が、ＲＡＭ２のアドレス１から伝送デー
タＳＤ１が読み出されたときには、信号Ｘａがオフ、信
号Ｘｂがオンとなるため（図３の）、伝送データＳＤ
１はパターン・チェック／バッファ部７ｂを介して受信
データＲＤとして出力される。パターン・チェック／バ
ッファ部７ａ，７ｂの出力は互に接続（ワイヤードＯＲ
により）されているので、受信データＲＤとしてはエラ
ーのないデータＳＤ０〜ＳＤＮが出力されることにな
る。
【００２７】なお、ＲＡＭ１のアドレス１から読み出さ
れたチェックパターンＰＧ１はパターン・チェック／バ
ッファ部７ａにおいて参照パターンと比較され、参照パ
ターンと一致する場合にはエラー信号Ｅａはオンとなら
ないため（図３の）、ＲＡＭ１アドレス１の状態が正
常に戻ったものと判断される。
れたチェックパターンＰＧ１はパターン・チェック／バ
ッファ部７ａにおいて参照パターンと比較され、参照パ
ターンと一致する場合にはエラー信号Ｅａはオンとなら
ないため（図３の）、ＲＡＭ１アドレス１の状態が正
常に戻ったものと判断される。
【００２８】従って、次の周期において、ＲＡＭ１のア
ドレス１には受信データＳＤ１が格納され、エラーのな
いデータとして読み出される。しかし、ＲＡＭ１のアド
レス１から読み出されたチェックパターンＰＧ１が参照
パターンと一致しない場合には、エラー信号Ｅａは再び
オンとなり、ＲＡＭ１のアドレス１は正常状態に復帰し
ていないものと判断されて、ＲＡＭ１のアドレス１に格
納されるべき回線データＲＤ１は、前述と同様にＲＡＭ
２のアドレス１に格納されることになる。
ドレス１には受信データＳＤ１が格納され、エラーのな
いデータとして読み出される。しかし、ＲＡＭ１のアド
レス１から読み出されたチェックパターンＰＧ１が参照
パターンと一致しない場合には、エラー信号Ｅａは再び
オンとなり、ＲＡＭ１のアドレス１は正常状態に復帰し
ていないものと判断されて、ＲＡＭ１のアドレス１に格
納されるべき回線データＲＤ１は、前述と同様にＲＡＭ
２のアドレス１に格納されることになる。
【００２９】また、ＲＡＭ２のアドレスに異常が発見さ
れた場合には、その異常アドレスには回線データを格納
しないようにしている。このようにして、ＲＡＭ１およ
びＲＡＭ２には予めチェックパターンＰＧを格納して各
アドレスの状態をチェックし、ＲＡＭ１のアドレスに異
状が発見された場合には、ＲＡＭ２の対応アドレスを振
替えて使用するようにしたので、回線データをエラーな
く確実に装置内クロックのデータに変換することができ
る。
れた場合には、その異常アドレスには回線データを格納
しないようにしている。このようにして、ＲＡＭ１およ
びＲＡＭ２には予めチェックパターンＰＧを格納して各
アドレスの状態をチェックし、ＲＡＭ１のアドレスに異
状が発見された場合には、ＲＡＭ２の対応アドレスを振
替えて使用するようにしたので、回線データをエラーな
く確実に装置内クロックのデータに変換することができ
る。
【００３０】
【発明の効果】この発明によればメモリ・エラー時に発
生するデータ・エラーを未然に防止するばかりか、デー
タ格納用メモリを常時チェックする事により瞬時エラー
によるメモリの容量減少を救済し、さらに、二面構成の
メモリの信頼性を向上させることができる。又、二面切
替えをアドレスの管理に依存せずデータそのもので行う
事により、制御が非常に簡略化でき回路構成も簡単にな
る為、回路規模の削減も可能となる。
生するデータ・エラーを未然に防止するばかりか、デー
タ格納用メモリを常時チェックする事により瞬時エラー
によるメモリの容量減少を救済し、さらに、二面構成の
メモリの信頼性を向上させることができる。又、二面切
替えをアドレスの管理に依存せずデータそのもので行う
事により、制御が非常に簡略化でき回路構成も簡単にな
る為、回路規模の削減も可能となる。
【図１】この発明の基本原理を示すブロック図である。
【図２】実施例を示すブロック図である。
【図３】実施例の動作を示すタイミングチャートであ
る。
る。
１，２ ＲＡＭ ３ａ，３ｂ パターン・ジェネレータ ４ａ，４ｂ セレクタ ５ａ 書き込み制御部 ５ｂ 読み出し制御部 ６ 切替え制御部 ７ａ，７ｂ パターン・チェック／バッファ部
Claims (5)
- 【請求項１】 回線クロック（ＷＣＫ）に同期した回線
データ（ＳＤ）を、装置内クロックに同期した受信デー
タ（ＲＤ）に変換して出力するクロック変換用メモリの
制御装置において、 クロック変換用メモリを第１および第２メモリ（１１，
１２）からなる二面構成とし、 第１および第２メモリ（１１，１２）の複数のアドレス
にデータを回線クロック（ＷＣＫ）に基づいて書き込
み、書き込んだデータを装置内クロック（ＲＣＫ）で読
み出す第１制御手段（１５）と、 回線クロック（ＷＣＫ）に同期する所定パターンのチェ
ックデータを生成するチェックデータ生成手段（１３）
と、 回線データ（ＳＤ）とチェックデータ（ＰＧ）をうけて
いずれか一方を出力するセレクタ（１４）と、 第１および第２メモリ（１１，１２）から読み出される
データを前記所定パターンと比較する比較手段（１７）
と、 予めチェックデータについて、第１メモリ（１１）の各
アドレスへの書き込みと読み出しを行い比較手段（１
７）の比較結果から前記所定パターンと一致しないチェ
ックデータ（ＰＧ）を格納していたアドレスを検出し、
回線データ（ＳＤ）については、第１メモリ（１１）の
前記検出アドレスをのぞくアドレスと第２メモリ（１
２）の前記検出アドレスに対応するアドレスに対して書
き込みと読み出しを行うように前記セレクタ（１４）と
前記第１制御手段（１５）を制御する第２制御手段（１
６）を備えたことを特徴とするクロック変換用メモリの
制御装置。 - 【請求項２】 回線クロック（ＷＣＫ）に同期した回線
データ（ＳＤ）を、装置内クロック（ＲＣＫ）に同期し
た受信データ（ＲＤ）に変換して出力するクロック変換
用メモリ（１１）の制御方法において、 回線クロック（ＷＣＫ）に同期して所定パターンのチェ
ックデータ（ＰＧ）を生成し、 予め、前記メモリ（１１）の各アドレスに対して前記チ
ェックデータ（ＰＧ）の書き込みと読み出しを行って、 前記メモリ（１１）から読出されたチェックデータ（Ｐ
Ｇ）の内、前記所定パターンと異なるチェックデータ
（ＰＧ）を識別し、識別したチェックデータ（ＰＧ）を
格納していたアドレスを検出し、 次に、前記メモリ（１１）の前記検出アドレスをのぞく
アドレスに対して回線データ（ＳＤ）の書き込みと読み
出しを行う、 ことを特徴とするクロック変換用メモリの制御方法。 - 【請求項３】 回線クロック（ＷＣＫ）に同期した回線
データ（ＳＤ）を、装置内クロック（ＲＣＫ）に同期し
た受信データ（ＲＤ）に変換して出力するクロック変換
用メモリの制御方法において、 クロック変換用メモリを第１および第２メモリ（１１，
１２）からなる２面構成とし、 回線クロック（ＷＣＫ）に同期して所定パターンのチェ
ックデータ（ＰＧ）を生成し、 予め、第１メモリ（１１）の各アドレスに対して前記チ
ェックデータ（ＰＧ）の書き込みと読み出しを行って、 第２メモリ（１２）から読出されたチェックデータ（Ｐ
Ｇ）の内、前記所定パターンと異なるチェックデータ
（ＰＧ）を識別し、識別したチェックデータ（ＰＧ）を
格納していたアドレスを検出し、 次に、第１メモリ（１１）の前記検出アドレスをのぞく
アドレスと第２メモリ（１２）の前記検出アドレスに対
応するアドレスに対して回線データ（ＳＤ）の書き込み
と読み出しを行う、 ことを特徴とするクロック変換用メモリの制御方法。 - 【請求項４】 第１メモリ（１１）の前記検出アドレス
にチェックデータ（ＰＧ）の書き込みと読み出しを行っ
て、読み出されたチェックデータ（ＰＧ）が前記所定パ
ターンと一致するときには、前記検出アドレスに対して
回線データ（ＳＤ）の書き込みと読み出しをさらに行う
ことを特徴とする請求項３記載のクロック変換用メモリ
の制御方法。 - 【請求項５】 第１および第２メモリ（１１，１２）に
ついて、回線データ（ＳＤ）の書き込まれるアドレスを
のぞくアドレスに、常時、チェックデータ（ＰＧ）を書
き込み、読み出されたチェックデータ（ＰＧ）のパター
ンをチェックして、チェックデータ（ＰＧ）を書き込ん
だアドレスに対して正常に回線データ（ＳＤ）の書き込
みと読み出しが可能か否かを確認することをさらに行う
ことを特徴とする請求項３記載のクロック変換用メモリ
の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315326A JPH07170249A (ja) | 1993-12-15 | 1993-12-15 | クロック変換用メモリの制御装置およびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315326A JPH07170249A (ja) | 1993-12-15 | 1993-12-15 | クロック変換用メモリの制御装置およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170249A true JPH07170249A (ja) | 1995-07-04 |
Family
ID=18064063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315326A Withdrawn JPH07170249A (ja) | 1993-12-15 | 1993-12-15 | クロック変換用メモリの制御装置およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170249A (ja) |
-
1993
- 1993-12-15 JP JP5315326A patent/JPH07170249A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |