JP2616490B2 - 共有データ蓄積方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は共有データ蓄積方式に関
し、特にシステムを構成するｐ台の装置で大量の同じデ
ータを共有して参照する必要がある場合の共有データ蓄
積方式に関する。

【０００２】

【従来の技術】システムを構成するｐ台の装置で大量の
同じデータを共有して参照する必要がある場合には、従
来はどれか一台の装置で共有データをマスタデータとし
て生成・保存・管理し、その他の装置ではそれぞれにハ
ードディスクなどの補助記憶装置を有し、・ＬＡＮ等の
ネットワークを介して必要な都度、参照する。

【０００３】・ＬＡＮ等のネットワークを介して、シス
テム立ち上げ時に一括してマスタ装置から共有データが
転送され内部蓄積して置き、必要なときに内部参照す
る。・ネットワークを介したオンラインでの参照ではな
く、フロッピーディスクなどを介してオフラインで内部
にコピーし必要なときに内部参照する。などの方式が取
られていた。

【０００４】

【発明が解決しようとする課題】これら従来の方法で
は、 複数の装置からマスタ装置に同時に参照を行った場合
に、マスタ装置では要求の調停処理が必要でそのための
制御が複雑となる。また、調停の結果、後発となった装
置への応答時間は遅くなる。

【０００５】共有データに変更が生じた場合には、そ
れぞれの装置に最新データが渡るまでに時間を要する。

【０００６】ハードディスクなどの機械駆動部の寿命
の点で信頼性に欠ける。

【０００７】各装置に補助記憶装置を有した場合にコ
スト高となる。 などの問題点があった。

【０００８】従来例の上記問題点に鑑みて、本発明は、
システムを構成するｐ台の装置で大量の同じデータを共
有して参照する必要がある場合に、高速アクセス可能で
高信頼度な共有データの蓄積方式を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明の共有データ蓄積
方式は、ｎワード×１ビットのＦＩＦＯ型メモリを並列
にｍ個並べたデータ巡回記憶回路と、このデータ巡回記
憶回路へのデータを書き込むための書込制御回路および
ＥＣＣ生成回路およびエラー検出／訂正回路と、データ
巡回記憶回路からデータを読み出すための読出制御回路
と、ソフトウェアとの間でデータをＲＥＡＤ／ＷＲＩＴ
Ｅするためのインタフェース回路と、他装置とインタフ
ェースデータ信号のドライバ／レシーバ回路とから構成
されるデータ記憶装置を複数台ループ状に接続し、その
内の一つの装置はマスタ記憶装置としてハードディスク
などの補助記憶装置を具備し、補助記憶装置から読み出
したデータを巡回記憶回路の中に書き込み、データがル
ープ状に接続した装置間を常に巡回して記憶させてるこ
とを備えている。

【００１０】

【作用】本発明によれば、マスタ装置はマスタデータを
書込制御回路によってＥＣＣ生成回路でＥＣＣを作成し
ながらデータ巡回記憶回路に書込む。書込まれたデータ
はＦＩＦＯ型メモリの中をスルーして、読出し制御回路
によって順次読出され、データドライバを介して次ぎに
接続されている装置へビットクロック信号と、巡回の先
頭を示すスタートマーク信号と共に送信する。次ぎの装
置では受信したデータのエラー検出／訂正を行った上で
同様にデータ巡回記憶回路への書込み、次ぎの装置への
送信が行われる。このようにして、ｐ台の装置間の接続
ループ上に共有データを常に巡回して記憶させておき、
各装置からは必要な時にスタートマーク信号を基にタイ
ミングを取って必要なデータを得ることができる。

【００１１】

【実施例】次に本発明について図面を参照して説明す
る。

【００１２】図１は、本発明の実施例における１装置の
内部構成を示すブロック図である。図１に示す装置は、
複数の装置間を接続した場合に前段の装置からのデータ
信号１５、クロック信号１３およびスタートマーク信号
１４を受信するレシーバ回路１と、データ信号１５とソ
フトウェアからの書き込みデータ信号のいずれかを選択
するセレクタ回路２と、選択したデータ信号をデータ巡
回記憶回路４に書き込むための制御回路６と、選択した
データ信号のエラー検出・訂正・ＥＣＣ付加を行うエラ
ー訂正回路３と、ｎワード×１ビットのＦＩＦＯ型メモ
リをｍ個並列に並べたデータ巡回記憶回路４と、データ
巡回記憶回路４からのデータ読み出しを制御する読み出
し制御回路７と、読み出したデータ信号１２およびクロ
ック信号１０、スタートマーク信号１１を後段の装置に
伝送するためのドライバ回路５と、ソフトウェアとイン
タフェースするための書き込みバッファ回路８と、読み
出しバッファ回路９及びエラー訂正回路３で検出したエ
ラー信号１６で構成される。

【００１３】また、図２は、実施例の構成を示すブロッ
ク図で、図１に示した装置をｐ台ループ状に接続して成
るものである。その内の一台の装置を共有データのマス
タを記憶しておくマスタ装置１７とし、マスタ装置には
ハードディスクなどの補助記憶装置２０が接続されてい
る。各装置の中は図１に示した回路ブロック１９と、装
置が正常に動作できないときに回路ブロック１９をバイ
パスして前段・後段の装置間を接続するためのバイパス
スイッチ２１・２２で構成されている。マスタ装置１７
と複数台のスレーブ装置１８を図２に示すようにループ
状に接続する。スレーブ装置１８は、マスタ装置１７と
比較して補助記憶装置２０がないだけで、その他は同じ
回路構成である。

【００１４】次に実施例の動作について説明する。

【００１５】システムが起動されると、マスタ装置１７
は共有データを書き込み制御回路６の制御によってエラ
ー訂正回路３でＥＣＣコードを生成しながらデータ巡回
記憶回路４に書き込む。書き込まれたデータは、データ
巡回記憶回路４の中をスルーし、読み出し制御回路７に
よって順次読み出されドライバ回路５を介して、後段に
接続されている装置へクロック信号１０とスタートマー
ク信号１１と共に送信される。

【００１６】後段に接続された次の装置では、受信した
データのエラー検出・訂正を行った上で、同様にデータ
巡回記憶回路４へデータを書き込み、読み出されて次段
の装置への送信が行われる。以下、次次段の装置におい
ても同様である。

【００１７】このようにして図２のｐ台の装置間の接続
ループ上に最大ｍ×ｎ×ｐワードのデータを常に巡回さ
せておき、必要なときにスタートマーク信号を基にタイ
ミングをとって任意の共有データを得ることができる。
いずれかの装置でエラーを検出した場合には、エラー信
号を外部に出力し、マスタ装置は新たに補助記憶装置２
０からデータを読み出し、データ巡回記憶回路４に書き
込みを行う。

【００１８】装置が正常に動作できないとき、バイパス
スイッチ２１・２２を閉成し回路ブロック１９をバイパ
スして前段・後段の装置間を接続するので別段の障害は
ない。

【００１９】

【発明の効果】以上説明したように本発明は、ｍ×ｎワ
ードの巡回記憶回路をｐ台、ループ状に構成することに
よって以下のような効果が得られる。

【００２０】装置間のデータ速度を８ビット並列伝送
で１０〜２０Ｍｂｐｓ程度まで高める事により、１装置
あたり１Ｍバイト（ｍ×ｎ）の巡回記憶回路を有してい
るとすると、装置ｐ台でｐＭバイトのデータがｐ／１０
〜２０秒以内にアクセスできることになり、共有データ
の高速参照ができる。

【００２１】各装置は自分が参照したいときに他装置
のアクセスを全く気にすることなく参照できる。マスタ
装置での書き込みに対する排他制御も不要である。

【図面の簡単な説明】

【図１】本発明の実施例の１装置の内部構成を示すブロ
ック図

【図２】図１の装置をｐ台ループ状に接続した構成を示
すブロック図

【符号の説明】

１ レシーバ回路 ２ セレクタ回路 ３ エラー訂正回路 ４ データ巡回記憶回路 ５ ドライバ回路 ６ 書き込み制御回路 ７ 読み出し制御回路 ８ 書き込みバッファ回路 ９ 読み出しバッファ回路 １０、１３ クロック信号 １１、１４ スタートマーク信号 １２、１５ データ信号 １６ エラー検出信号 １７ マスタ装置 １８ スレーブ装置 １９ 図１の回路ブロック ２０ 補助記憶装置 ２１、２２ バイパススイッチ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｎワードのＦＩＦＯ型メモリを並列にｍ
   個並べたデータ巡回記憶回路、このデータ巡回記憶回路
   へのデータを書き込むための書込制御回路、ＥＣＣ生成
   回路およびエラー検出／訂正回路、データ巡回記憶回路
   からデータを読み出すための読出制御回路、ソフトウェ
   アとの間でデータを読み出し／書き込むためのインタフ
   ェース回路、及び他装置とインタフェースデータ信号の
   ドライバ／レシーバ回路から構成されるデータ記憶装置
   を複数台ループ状に接続し、その内の一つの装置はマス
   タ記憶装置としてハードディスクなどの補助記憶装置を
   具備し、補助記憶装置から読み出したデータを巡回記憶
   回路の中に書き込み、データがループ状に接続した装置
   間を常に巡回して記憶させることを特徴とする共有デー
   タ蓄積方式。
2. 【請求項２】 請求項１記載のデータ記憶装置に切り替
   え可能なバイパス回路を並列に設けたことを特徴とする
   共有データ蓄積方式。