JPH01307990A - バブルメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高速データ転送を行うバブルメモリ装置に関し、連続的
にアクセスされたデータブロックがデータバッファ部に
格納された同一のデータ列内にあるときのデータ転送を
高速に行うことを目的とし、パラレル駆動される複数の
バブルメモリを有するバブルメモリ部と、該バブルメモ
リ部から駆動パラレル数で固定されたデータ長のデータ
列を受け取り、ホストシステムに対して該ホストシステ
ムに応じたデータ長のデータを出力するコントロール部
とを備えるバブルメモリ装置であって、前記バブルメモ
リ部から受け取った駆動パラレル数で固定されたデータ
長のデータ列を格納するデータ八ソファ手段と、直前の
アクセスにより前記データバッファ手段に格納されたデ
ータ列が続いてアクセスされた目的のデータブロックを
含んでいるかどうかを比較判別する比較判別手段とを具
備し、前記直前のアクセスにより前記データバッファ手
段に格納されたデータ列が続いてアクセスされた目的の
データブロックを含んでいるとき、前記データバッファ
手段から前記ホストシステムに対して前記目的のデータ
ブロックを直接転送するように構成する。

〔産業上の利用分野〕

本発明はバブルメモリ１ｇに関し、特に、高速データ転
送を行うバブルメモリ装置に関する。

近年、コンピュータの大容量化および高速化に伴い、記
憶装置としてのバブルメモリ装置にも大容量化および高
速化が要求されている。このため、パラレル駆動や高周
波駆動等によるデータ転送レートの向上およびアクセス
時間の短縮が必要となっている。

〔従来の技術〕

従来、メモリ装置の大容量化および高速化の要求に伴っ
て、パラレル駆動によりバブルメモリ部から高速にデー
タ列を受け取り、コントローラのデータバッファ部に格
納（−時的に記憶）した後、ホストシステムに対応した
任意のデータ長に細分化し、その細分化されたデータを
ホストシステムへ転送するように構成されたバブルメモ
リ装置が提案されている。

このパラレル駆動方式のバブルメモリ装置において、バ
ブルメモリ部は、例えば、４つの１Ｍビットバブルメモ
リで構成されたバブルメモリブロックを１６個並列に接
続してパラレル駆動するようになされている。すなわち
、バブルメモリ部は、例えば、６４バイト／ベージ（不
良ループ処理および誤り訂正処理等を行った後における
１つの１Ｍビットバブルメモリの有効バイト数）のバブ
ルメモリが６４個パラレル駆動され、バブルメモリ部か
らは４０９６バイトのデータ列が出力されてデータバッ
ファ部に格納されるようになされている。ここで、デー
タバッファ部に格納された４０９６バイトのデータ列は
、ホストシステムの仕様に応じて、例えば、５１２バイ
トのデータブロックが８個、または、２５６バイトのデ
ータブロックが１６個等の任意のデータブロックで構成
されている。

〔発明が解決しようとする課題〕

上述したように、従来のバブルメモリ装置は、ホストシ
ステムからデータ転送の要求があると、バブルメモリ部
から所定のデータ列を取り出してデータバッファ部に格
納し、そのデータ列から目的とするデータブロックをホ
ストシステムに送出するようになされている。

ところで、成るデータ列をバブルメモリ部から取り出し
てデータバッファ部に格納し、そのデータ列から細分化
された目的のデータブロックを送出した後、続いて同じ
データ列の中の前回とは異なるデータブロックをホスト
システムに転送する場合、前回と同一のデータ列内のデ
ータであるにも拘らず、再度バブルメモリ部から同一の
データ列を取り出してデータバッファ部に格納し、それ
から目的とするデータブロックを取り出して送出するよ
うになされている。

すなわち、従来のバブルメモリ装置は、同一のデータ列
に含まれる異なるデータブロックが連続してアクセスさ
れた場合でも、毎回バブルメモリ部からデータ列を受け
取ってデータバッファ部に格納し、それから目的のデー
タブロックをホストシステムに転送するようになされて
いる。このように、従来のバブルメモリ装置は、連続的
にアクセスされたデータブロックがデータバッファ部に
格納された同一のデータ列内にあるときでも、データ転
送に要する時間を向上させることができなかった。

本発明は、上述した従来技術が有する課題に泥み、連続
的にアクセスされたデータブロックがデータバッファ部
に格納された同一のデータ列内にあるときのデータ転送
を高速に行うことを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るバブルメモリ装置の原理を示すブ
ロック図である。

本発明によれば、パラレル駆動される複数のバブルメモ
リを有するバブルメモリ部ｌと、該バブルメモリ部１か
ら駆動パラレル数で固定されたデータ長のデータ列を受
け取り、ホストシステム３に対して該ホストシステム３
に応じたデータ長のデータを出力するコントロール部２
とを備えるバブルメモリ装置であって、前記バブルメモ
リ部１から受け取った駆動パラレル数で固定されたデー
タ長のデータ列を格納するデータバッファ手段２１と、
直前のアクセスにより前記データバッファ手段２１に格
納されたデータ列が続いてアクセスされた目的のデータ
ブロックを含んでいるかどうかを比較判別する比較判別
手段２２とを具備し、前記直前のアクセスにより前記デ
ータバッファ手段２１に格納されたデータ列が続いてア
クセスされた目的のデータブロックを含んでいるとき、
前記データバッファ手段２１から前記ホストシステム３
に対して前記目的のデータブロックを直接転送するよう
にしたことを特徴とするバブルメモリ装置が提供される
。

（作　用〕 上述した構成を有する本発明のバブルメモリ装置によれ
ば、バブルメモリ部１からの駆動パラレル数で固定され
たデータ長のデータ列はデータバッファ手段２１に格納
される。そして、比較判別手段２２で直前のアクセスに
よりデータバッファ手段２１に格納されたデータ列が続
いてアクセスされた目的のデータブロックを含んでいる
と判別されると、再度バブルメモリ部からデータ列を受
け取ってデータバッファ手段２１に格納することなく、
直前のアクセスのデータ列が格納されているデータバッ
ファ手段２１からホストシステム３に対して目的のデー
タブロックを直接転送するようになされている。

このように、本発明のバブルメモリ装置は、連続的にア
クセスされたデータブロックがデータバッファ部に格納
された同一のデータ列内にあれば、バブルメモリ部から
再度データを受け取ることなく、データバッファ部から
ホストシステムに対して目的のデータブロックを直接転
送することによって、連続的にアクセスされたデータブ
ロックがデータバッファ部に格納された同一のデータ列
内にあるときのデータ転送を高速に行うことができる。

〔実施例〕

以下、図面を参照して本発明に係るバブルメモリ装置を
説明する。

第２図は本発明のバブルメモリ装置の一実施例を示すブ
ロック回路図である。同図に示されるように、本実施例
のバブルメモリ装置は、パラレル駆動される複数のバブ
ルメモリを有するバブルメモリ部ｌと、バブルメモリ部
１から駆動パラレル数で固定されたデータ長のデータ列
を受け取り、ホストシステム３に対してホストシステム
３の仕様に対応した任意のデータ長のデータを出力する
コントロール部２とを備えている。

バブルメモリ部１は、従来のバブルメモリ装置における
ものと同様な構成を有しており、例えば、４つの１Ｍビ
ットバブルメモリで構成されたバブルメモリブロックを
１６個並列に接続してパラレル島区動するようになされ
ている。すなわち、バブルメモ９部ｌは、例えば、６４
バイト／ページ（不良ループ処理および誤り訂正処理等
を行った後における１つの１Ｍビットバブルメモリの有
効バイト数）のバブルメモリが６４個パラレル駆動され
、バブルメモリ部からは４０９６バイトのデータ列が出
力されてデータバッファ部に格納されるようになされて
いる。ここで、データバッファ部に格納された４０９６
バイトのデータ列は、ホストシステムの仕様に応じて、
例えば、５１２バイトのデータブロックが８個、または
、２５６バイトのデータブロックが１６個等の任意のデ
ータブロックで構成されている。

コントロール部２は、ホストシステム３からの信号を経
由するインタフェースバッファ部２３．バブルメモリ部
１から読み出された、例えば、４０９６バイトのデータ
列を格納（−時的に記憶）するデータバッファ部２１　
、ホストシステム３がコントロール部２をアクセスする
ためのインタフェースレジスタ２７．エラー訂正用のＥ
ＣＣ回路２４．パラレルデータとシリアルデータとの変
換を行うパラレル／シリアル変換回路２５．冗長ループ
の処理を行う冗長ループ回路２６．これらの回路を制御
するシーケンサ回路２８．バブルメモリ部１を直接制御
するためのタイミング信号を発生するタイミングジェネ
レータ回路２９および比較判別回路２２を備えている。

比較判別回路２２は、直前のアクセスによりデータバッ
ファ部２１に格納されたデータ列が続いてアクセスされ
た目的のデータブロックを含んでいるかどうかを比較判
別する回路である。そして、直前のアクセスによりデー
タバッファ部２１に格納されたデータ列が続いてアクセ
スされた目的のデータブロックを含んでいると比較判別
回路２１に判別されると、その続いてアクセスされた目
的のデータブロックは、バブルメモリ部ｌから再度デー
タを受け取ることなく、データバッファ部２１に格納さ
れているデータ列からホストシステム３に対して直接に
目的のデータブロックが転送されることになる。

具体的に、まず、ホストシステム３が成るデータブロッ
クをアクセスすると、そのデータブロックのインタフェ
ースページアドレスがインタフェースレジスタ２７にセ
ットされる。このインタフェースレジスタ２７の内容を
シーケンサ回路２８が読み取り、バブルページアドレス
に変換され、その変換されたバブルベージアドレスは、
比較判別回路２１に一時的に記憶される。次に、バブル
メモリ部１から出力された上記変換されたバブルページ
アドレスのデータ列がデータバッファ部２１に転送され
て格納される。そして、このデータバッファ部２１に格
納されたデータ列の中から目的のデータブロックだけを
ホストシステム３へ転送する。引き続き、ホストシステ
ム３から別のデータブロックがアクセスされると、イン
タフェースページアドレスがインタフェースレジスタ２
７にセットされ、さらに、そのインタフェースレジスタ
２７の内容がシーケンサ回路２８で読み取られてバブル
ベージアドレスに変換される。

次のアクセスによるバブルページアドレスは、比較判別
回路２１において、−時的に記憶されている直前のアク
セスによるバブルページアドレスと比較判別される。そ
して、比較判別回路２１において、両方のバブルページ
アドレスが不一致であると判別されると、直前のアドレ
スの場合と同様に、バブルメモリ部１から次のアクセス
によるバブルページアドレスのデータ列がデータバッフ
１部２１に転送されて格納され、このデータバッファ部
２１に格納されたデータ列の中から目的のデータブロッ
クだけがホストシステに転送される。一方、比較判別回
路２１において、両方のバブルベージアドレスが一致し
ていると判別されると、すなわち、比較判別回路２１か
ら両方のバブルベージアドレスが一致しているとして特
定の信号がシーケンサ回路２８に送出されると、シーケ
ンサ回路２８はバブルメモリ部１から再度データ列を出
力させることな（、データバッファ部２１に格納された
データ列の中から目的のデータブロックだけをホストシ
ステム３へ転送することになる。すなわち、連続的にア
クセスされたデータブロックがデータバッファ部に格納
された同一のデータ列内にあるときは、バブルメモリ部
１からデータバッファ部２１に対するデータ列の転送が
不要となり、データの転送レートを向上させることがで
きる。

第３図は第２図のバブルメモリ装置における要部を示す
ブロック回路図である。同図に示されるように、比較判
別回路２２は、２つのラッチ回路２２１および２２２と
、比較回路２２３を備えている。

前述したように、インタフェースレジスタ２７には、ホ
ストシステム３が成るデータブロックをアクセスするこ
とにより、そのデータブロックのインタフェースページ
アドレスがセットされる。このインタフェースレジスタ
２７の内容は、シーケンサ回路２８で読み取られ、バブ
ルページアドレスに変換される。そして、例えば、ラッ
チ回路２２１には直前のアクセスによるバブルページア
ドレスが格納され、また、ラッチ回路２２２には続いて
のアクセスによるバブルページアドレスが格納されるよ
うになされている。すなわち、連続的なアクセスによる
バブルページアドレスは、ランチ回路２２１および２２
２に交互に格納されることになる。そして、これら２つ
のラッチ回路２２１および２２２の内容は比較回路２２
３で比較され、その比較結果に応じてシーケンサ回路に
所定の信号を送出するようになされている。

第４図は第３図における各回路の信号を示すタイミング
チャートである。同図（ａ）および（ｂ）は、ラッチ回
路２２１および２２２に対する書込み信号Ｓ。

およびＳ２を示し、参照符号ＴＩ、ＴＺ、Ｔ３は、ホス
トシステム３からのデータ転送アクセスのタイミングを
示す。まず、連続的なホストシステム３のアクセス（タ
イミングＴ　Ｉ＋　Ｔ　ｚ、　Ｔ　ｚ）により、アクセ
スされたデータブロックのインタフェースページアドレ
スはインタフェースレジスタ２７に古き込まれる。そし
て、所定時間の後、すなわち、シーケンサ回路２８がイ
ンタフェースレジスタ２７から読み出したインタフェー
スページアドレスをバブルページアドレスに変換する時
間Ｃ＋、　Ｃｚ、　Ｃｘの後、連続的なアクセスによる
バブルページアドレスはタイミングＴＩＩ、　　Ｔ”＋
ｚとタイミングＴＺＩで交互に低レベルとなる書込み信
号Ｓ、およびＳ２により、交互にラッチ回路２２１およ
び２２２に書き込まれる。

そして、第４図（ｃ）に示されるタイミングＴ３Ｉおよ
びＴ、で低レベルとなる出力信号Ｓ、により、ラッチ回
路２２１およびラッチ回路２２２に書き込まれている信
号が比較回路２２３で比較される。例えば、ラッチ回路
２２１および２２２に格納された連続する２つのバブル
ページアドレスが一致するとき、タイミングＴｆｆｌで
低レベルとなる出力信号Ｓ３に従って、比較回路２２３
からはタイミング’Ｉ”４１で低レベルとなる一致信号
Ｓ４がシーケンサ回路２８に出力される。シーケンサ回
路２８では、この一致信号を受けて、バブルメモリ部１
から再度データ列を出力させることなく、データバッフ
ァ部２１に格納されたデータ列の中から目的のデータブ
ロックでけをホストシステム３へ転送する。また、例え
ば、ラッチ回路２２１および２２２に格納された連続す
る２つのバブルページアドレスが一致しないとき、タイ
ミングＴａｌ＋で低レベルとなる出力信号Ｓ。

により比較回路２２３からは、タイミングＴ４１でも高
レベルのままの不一致信号Ｓ４がシーケンサ回路２８に
出力される。シーケンサ回路２８では、この不一致信号
を受けて、バブルメモリ部１から再度データ列を出力さ
せ、その新たなデータ列をデータバッファ部２１に格納
した後、その新たに格納したデータ列の中から目的のデ
ータブロックでけをホストシステム３へ転送することに
なる。

第５図は本発明のバブルメモリ装置の一実施例のデータ
転送処理を説明するための図である。前述したように、
まず、例えば、直前のアクセスによりデータブロック１
６が指定され、続いてのアクセスでデータブロックＩＩ
が指定された場合、データブロック１６はバブルページ
アドレス０００２内にあり、また、データブロック１１
もバブルページアドレス０００２内にあるため、第４図
のラッチ回路２２１および２２２に格納された２つのバ
ブルページアドレスは一致する。このバブルページアド
レス一致の場合、データブロック１１は、直前のアクセ
スによりデータバッファ部２１に格納されている０００
２ページのデータ列からホストシステム３へ直接転送さ
れることになる。一方、例えば、直前のアクセスにより
データブロック８が指定され、続いてのアクセスでデー
タブロック１１が指定された場合、データブロック８は
バブルページアドレス０００１内にあり、また、データ
ブロックＩＩはバブルページアドレス０００２内にある
ため、第４図のラッチ回路２２１および２２２に格納さ
れた２つのバブルベージアドレスは一致しない。このバ
ブルページアドレス不一致の場合、バブルメモリ部１か
らは新たに０００２ページのデータ列が読み出され、直
前のアクセスによりデータバッファ部２１に格納されて
いる０００１ページのデータ列は、０００２ページのデ
ータ列に書き換えされる。そして、データブロック１１
は、新たにデータバッファ部２１に格納された０００２
ページのデータ列からホストシステム３へ転送されるこ
とになる。

次に、連続的にアクセスされたデータブロックがデータ
バッファ部に格納された同一のデータ列内にある場合に
おける従来のバブルメモリ装置と本実施例装置との具体
的な処理速度の比較を以下の表１に示す。

表　　１ 上記した表１から明らかなように、連続的にアクセスさ
れたデータブロックがデータバッファ部に格納された同
一のデータ列内にあれば、バブルメモリ部１から所定の
データ列を読み出してデータバッファ部２１に格納する
時間を減少することができ、具体的に、従来装置で４６
．４　ｍ５ｅｃ、必要であったデータ転送処理時間が本
実施例装置では２５．７　ｍ５ｅｃ、に短縮することが
できる。

但し、上記表１の数値は一例であり、ホストシステムの
処理速度により変動するものである。

〔発明の効果〕

以上、詳述したように、本発明に係るバブルメモリ装置
は、連続的にアクセスされたデータブロックがデータバ
ッファ部に格納された同一のデータ列内にあれば、バブ
ルメモリ部から再度データを受け取ることなく、データ
バッファ部からホストシステムに対してデータを直接転
送することによって、連続的にアクセスされたデータブ
ロックがデータバッファ部に格納された同一のデータ列
内にあるときのデータ５転送を高速に行うことができる
。

【図面の簡単な説明】

第１図は本発明に係るバブルメモリ装置の原理を示すブ
ロック図、 第２図は本発明のバブルメモリ装置の一実施例を示すブ
ロック回路図、 第３図は第２図のバブルメモリ装置における要部を示す
ブロック回路図、 第４図は第３図における各回路の信号を示すタイミング
チャート、 第５図は本発明のバブルメモリ装置の一実施例のデータ
転送処理を説明するための図である。 〔符号の説明〕 １・・・バブルメモリ部、 ２・・・コントロール部、 ３・・・ホストシステム、 ２１・・・データバッファ手段、 ２２・・・比較判別手段、 ２３・・・インタフェースバッファ部、２４・・・ＥＣ
Ｃ回路、 ２５・・・パラレル／シリアル変換回路、２６・・・冗
長ループ回路、 ２７・・・インタフェースレジスタ、 ２８・・・シーケンサ回路、 ２９・・・タイミングジェネレータ回路、２２１　、２
２２・・・ラッチ回路、 ２２３・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、パラレル駆動される複数のバブルメモリを有するバ
   ブルメモリ部（１）と、該バブルメモリ部から駆動パラ
   レル数で固定されたデータ長のデータ列を受け取り、ホ
   ストシステム（３）に対して該ホストシステムに応じた
   データ長のデータを出力するコントロール部（２）とを
   備えるバブルメモリ装置であって、 前記バブルメモリ部から受け取った駆動パラレル数で固
   定されたデータ長のデータ列を格納するデータバッファ
   手段（２１）と、 直前のアクセスにより前記データバッファ手段に格納さ
   れたデータ列が続いてアクセスされた目的のデータブロ
   ックを含んでいるかどうかを比較判別する比較判別手段
   （２２）とを具備し、前記直前のアクセスにより前記デ
   ータバッファ手段に格納されたデータ列が続いてアクセ
   スされた目的のデータブロックを含んでいるとき、前記
   データバッファ手段から前記ホストシステムに対して前
   記目的のデータブロックを直接転送するようにしたこと
   を特徴とするバブルメモリ装置。 ２、前記比較判別手段（２２）は、前記直前のアクセス
   により前記データバッファ手段に格納されたデータ列に
   対応する第１のバブルメモリ部ページアドレスと、前記
   続いてのアクセスにより前記データバッファ手段に格納
   されるべきデータ列に対応する第２のバブルメモリ部ペ
   ージアドレスとを比較判別するようになっている特許請
   求の範囲第１項に記載の装置。