JPS6077251A - 誤り検出回路 - Google Patents
誤り検出回路Info
- Publication number
- JPS6077251A JPS6077251A JP58185075A JP18507583A JPS6077251A JP S6077251 A JPS6077251 A JP S6077251A JP 58185075 A JP58185075 A JP 58185075A JP 18507583 A JP18507583 A JP 18507583A JP S6077251 A JPS6077251 A JP S6077251A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- check
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、情報処理に使用される誤り検出回路に関し、
特に入力データを２クロックタイム以上記憶保持するレ
ジスタの出力信号の誤りを検出する回路に関する。
特に入力データを２クロックタイム以上記憶保持するレ
ジスタの出力信号の誤りを検出する回路に関する。
従来技術
動作速度の遅い記憶モジュールにデータを書込む場合は
、書込みデータおよび書込みアドレス等を書込み動作に
必要な期間（２クロックタイム以上）レジスタに保持さ
せておく必要がある。第１えて、人力データを複数のレ
ジスタに順次格納させることによってデータ入力速度と
書込み速度の整合をとるようにした記憶装置の一例を示
すブロック図である。先ず、このような記憶装置の各記
憶モジュールへのデータ書込みおよび誤り検出について
説明する。
、書込みデータおよび書込みアドレス等を書込み動作に
必要な期間（２クロックタイム以上）レジスタに保持さ
せておく必要がある。第１えて、人力データを複数のレ
ジスタに順次格納させることによってデータ入力速度と
書込み速度の整合をとるようにした記憶装置の一例を示
すブロック図である。先ず、このような記憶装置の各記
憶モジュールへのデータ書込みおよび誤り検出について
説明する。
中央処理装置１から信号線３を介して、記憶モノニール
内アドレス、書込みデータ信号およびパリティヒツトが
１クロツクごとに記憶装置２に送られ、時刻ｔｌで記憶
装置２の内蔵する受付はレジスタ５で受信される。同時
に記憶モジュール起動傭りが信号線４を介して受付はレ
ジスタ６で受（８１される。受付はレジスタ５の出力は
信号１ｉ１７を介して複数のレジスタ８〜１１の入力部
に供給される。以ト、記憶モジュール内アドレスおよび
書込みデータ信号を総称して巾にデータということにす
る。
内アドレス、書込みデータ信号およびパリティヒツトが
１クロツクごとに記憶装置２に送られ、時刻ｔｌで記憶
装置２の内蔵する受付はレジスタ５で受信される。同時
に記憶モジュール起動傭りが信号線４を介して受付はレ
ジスタ６で受（８１される。受付はレジスタ５の出力は
信号１ｉ１７を介して複数のレジスタ８〜１１の入力部
に供給される。以ト、記憶モジュール内アドレスおよび
書込みデータ信号を総称して巾にデータということにす
る。
一カ、受付けレジスタ６で受信された前記起動信号は、
セット信号発生回路１６に送られ、セット信号発生回路
１６は」１記起動信号を解読し、どの記憶モジュールを
指定しているかを判定して対応するレジスタに時刻ｔ２
でセラＩ・信号線１７を介してセット信号を送出する（
レジスタ８〜１１は、それぞれ記憶モジュール１２〜１
５に対応して設けられている）。今、仮に記憶モジュー
ル１２が指定されている場合は、時刻ｔ２で前記データ
およびパリティビットはレジスタ８に保持されて、選択
回路２１および記憶モジュール１２に送出され、記憶モ
ジュール１２への記憶動作が開始される。
セット信号発生回路１６に送られ、セット信号発生回路
１６は」１記起動信号を解読し、どの記憶モジュールを
指定しているかを判定して対応するレジスタに時刻ｔ２
でセラＩ・信号線１７を介してセット信号を送出する（
レジスタ８〜１１は、それぞれ記憶モジュール１２〜１
５に対応して設けられている）。今、仮に記憶モジュー
ル１２が指定されている場合は、時刻ｔ２で前記データ
およびパリティビットはレジスタ８に保持されて、選択
回路２１および記憶モジュール１２に送出され、記憶モ
ジュール１２への記憶動作が開始される。
一方、前記受（＝ｊけレジスタ６で受信された記憶モジ
ュール起動信号は、チェック信号発生回路１８にも入力
され、ここで選択信号１９およびチェックイネーブル信
号２０が生成される。すなわち、チェック信号発生回路
１８は、時刻ｔ２で前記選択回路２１がレジスタ８を選
択するための選択信号１９を選択回路２１に送出し、ま
たチェックイネーブル信号２０をチェック回路２２に送
出する。チェック回路２２は、時刻ｔ２において選択回
路２１の選択したレジスタ８の出力データのパリティチ
ェックを行ない該データの正常性を確認する。
ュール起動信号は、チェック信号発生回路１８にも入力
され、ここで選択信号１９およびチェックイネーブル信
号２０が生成される。すなわち、チェック信号発生回路
１８は、時刻ｔ２で前記選択回路２１がレジスタ８を選
択するための選択信号１９を選択回路２１に送出し、ま
たチェックイネーブル信号２０をチェック回路２２に送
出する。チェック回路２２は、時刻ｔ２において選択回
路２１の選択したレジスタ８の出力データのパリティチ
ェックを行ない該データの正常性を確認する。
前記レジスタ８の格納した書込みデータは書込みアドレ
スのに示す記憶モジュール１２内のアト１／ス位置に書
込まれるーが、書込み完了までには数クロックタイムを
要する。この間において前記データはレジスタ８に保持
されていて、中央処理装置ｌから時刻ｔ２．ｔ３．ｔ４
に送られる次のデータはレジスタ９〜１１に順次格納さ
れ、それぞれ−１−記同様にしてパリティチェックが実
施され、それぞれの書込みデータは記憶モジュール１３
〜１５に書込まれる。これによって各記憶モジュールの
書込み速度と中央処理装置ｌからのデータ転送速度の時
間差の整合をとるためのインターリーブ動作が実施され
る。そのために、レジスタ８〜１１はそれぞれ、セット
信号ｆｉ１７にセット信号が発生したときにのみ信号線
７上のデータ等を取込み、次のセット信号が与えられる
まで保持するようにしている。
スのに示す記憶モジュール１２内のアト１／ス位置に書
込まれるーが、書込み完了までには数クロックタイムを
要する。この間において前記データはレジスタ８に保持
されていて、中央処理装置ｌから時刻ｔ２．ｔ３．ｔ４
に送られる次のデータはレジスタ９〜１１に順次格納さ
れ、それぞれ−１−記同様にしてパリティチェックが実
施され、それぞれの書込みデータは記憶モジュール１３
〜１５に書込まれる。これによって各記憶モジュールの
書込み速度と中央処理装置ｌからのデータ転送速度の時
間差の整合をとるためのインターリーブ動作が実施され
る。そのために、レジスタ８〜１１はそれぞれ、セット
信号ｆｉ１７にセット信号が発生したときにのみ信号線
７上のデータ等を取込み、次のセット信号が与えられる
まで保持するようにしている。
＋−・ｋ Ｍ りｔ Ｍｌ 話１１Ｍ ＩＱ 」、 −
ｖ Ｌ ｈｉＥＬ）：ｊ！Ｊ卜 ＩＦｉ’ｌ １）ｌｊ
Ｉ Ｒ４＜故障している場合にデータの正常性をチェ
ックすることがでさないという欠点がある。以１′、そ
の理由について説明する。
ｖ Ｌ ｈｉＥＬ）：ｊ！Ｊ卜 ＩＦｉ’ｌ １）ｌｊ
Ｉ Ｒ４＜故障している場合にデータの正常性をチェ
ックすることがでさないという欠点がある。以１′、そ
の理由について説明する。
今、セット信号発生回路１６の故障により、セット信号
発生回路１６がセット信号を発生しない場合は、レジス
タ８〜１１は、それぞれ以前に格納したデータおよびパ
リティビットを保持した状態を継続している。従って、
中央処理装置ｌから供給される新しいデータおよびパリ
ティビットを格納できなくなり、記憶モジュール１２〜
１５は正規のデータを用いて動作できないことは勿論で
ある。しかるに、各レジスタ８〜１１には、それぞれ以
前のデータおよびパリティビットが保持されているため
、チェック回路２２のチェック結果は、正常を示し、上
述の故障を発見することができない。
発生回路１６がセット信号を発生しない場合は、レジス
タ８〜１１は、それぞれ以前に格納したデータおよびパ
リティビットを保持した状態を継続している。従って、
中央処理装置ｌから供給される新しいデータおよびパリ
ティビットを格納できなくなり、記憶モジュール１２〜
１５は正規のデータを用いて動作できないことは勿論で
ある。しかるに、各レジスタ８〜１１には、それぞれ以
前のデータおよびパリティビットが保持されているため
、チェック回路２２のチェック結果は、正常を示し、上
述の故障を発見することができない。
また、セット信号発生回路１６が故障して例えば、毎時
刻においてセット信号を発生するような場合は、レジス
タ８〜１１は、毎時刻ごとに中央処理装置ｌから信号線
３を介して送られてくるデータおよびパリティビットを
格納してしまうから、記憶モジュール１２等にデータを
書込むに必要な期間データを保持することができず、当
然。
刻においてセット信号を発生するような場合は、レジス
タ８〜１１は、毎時刻ごとに中央処理装置ｌから信号線
３を介して送られてくるデータおよびパリティビットを
格納してしまうから、記憶モジュール１２等にデータを
書込むに必要な期間データを保持することができず、当
然。
記憶モジュール１２等は正常に動作することができない
。しかし、レジスタ８〜１１に格納されたデータおよび
パリティビットの対応が正しい限り、チェック回路２２
は正常であると判断する。
。しかし、レジスタ８〜１１に格納されたデータおよび
パリティビットの対応が正しい限り、チェック回路２２
は正常であると判断する。
すなわち、ｌ−述の故障を発見することはできない。
以にのように、従来の誤り検出回路は、セラトイ１１号
発生回路１６の故障による書込み動作の異常を検出する
ことができないという欠点がある。
発生回路１６の故障による書込み動作の異常を検出する
ことができないという欠点がある。
発明の目的
本発明の目的は、−■−述の従来の欠点を解決し、セラ
１信可発生回路が故障した場合においても書込み動作の
異常を検出することが可能な誤り検出回路を提供するこ
とにある。
１信可発生回路が故障した場合においても書込み動作の
異常を検出することが可能な誤り検出回路を提供するこ
とにある。
発明の構成
本発明の誤り検出回路は、記憶モジュールに記憶させる
データを２クロックタイム以上保持するための複数個の
レジスタと、前記複数個のレジスタに格納するデータお
よび検査ビットを入力しｌクロックごとに出力する受付
はレジスタと、該受付はレジスタの出力データを前記複
数のレジスタのうちの１つに格納させるためのセット信
号を出力するセラＩ・信号発生回路とを備えて、人力デ
ータを前記複数のレジスタに順次格納し、前記複数のレ
ジスタはそれぞれ２クロックタイム以−Ｌデータを保持
してそれぞれに接続された記憶モジュールに上記データ
を供給するように構成された記憶装着の前記記憶モジュ
ールへの書込みデータの誤りを検査する誤り検出回路に
おいて、前記受信はレジスタの出力する検査ビットを格
納しｌクロックごとにシフト動作するシフトレジスタと
、前記レジスタの出力データを前記シフトレジスタの出
力する検査ビットによってチェックするチェック回路と
、前記複数のレジスタの出力データをｌクロックタイム
以上遅延させて前記チェック回路に供給し該データに対
応する前記シフトレジスタからの検査ビットに同期して
前記チェック回路にチェックイネーブル信号を送出する
チェック信号発生回路とを備えたことを特徴とする。
データを２クロックタイム以上保持するための複数個の
レジスタと、前記複数個のレジスタに格納するデータお
よび検査ビットを入力しｌクロックごとに出力する受付
はレジスタと、該受付はレジスタの出力データを前記複
数のレジスタのうちの１つに格納させるためのセット信
号を出力するセラＩ・信号発生回路とを備えて、人力デ
ータを前記複数のレジスタに順次格納し、前記複数のレ
ジスタはそれぞれ２クロックタイム以−Ｌデータを保持
してそれぞれに接続された記憶モジュールに上記データ
を供給するように構成された記憶装着の前記記憶モジュ
ールへの書込みデータの誤りを検査する誤り検出回路に
おいて、前記受信はレジスタの出力する検査ビットを格
納しｌクロックごとにシフト動作するシフトレジスタと
、前記レジスタの出力データを前記シフトレジスタの出
力する検査ビットによってチェックするチェック回路と
、前記複数のレジスタの出力データをｌクロックタイム
以上遅延させて前記チェック回路に供給し該データに対
応する前記シフトレジスタからの検査ビットに同期して
前記チェック回路にチェックイネーブル信号を送出する
チェック信号発生回路とを備えたことを特徴とする。
＼
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第２図は、本発明の一実施例を示すブロック図である。
すなわち、受付はレジスタ５の出力するパリティピッＩ
・を格納するレジスター２３と、次 ゛のクロックでレ
ジスター２３の出力を格納するレジスター２４とからな
るシフトレジスタを設けて、該シフトレジスタの出力を
チェック回路２２に入力させ、チェック信号発生回路１
１８は、レジスタ８〜１１の出力をそれぞれｌクロック
タイム遅延した時刻で選択回路２１が選択出力するよう
に、それぞれのレジスタに供給したセット信号より１ク
ロツクタイム以七遅延した選択信号１１９を選択回路２
１に供給し、かつ前記レジスタ１２４の出力するパリテ
ィピットに同期してチェックイネーブル信号１２０をチ
ェック回路２２に送出する他は、前記第１図の従来例と
ほぼ同様である。ただし、レジスタ、８〜１１は信号線
７．ｌ＝。
・を格納するレジスター２３と、次 ゛のクロックでレ
ジスター２３の出力を格納するレジスター２４とからな
るシフトレジスタを設けて、該シフトレジスタの出力を
チェック回路２２に入力させ、チェック信号発生回路１
１８は、レジスタ８〜１１の出力をそれぞれｌクロック
タイム遅延した時刻で選択回路２１が選択出力するよう
に、それぞれのレジスタに供給したセット信号より１ク
ロツクタイム以七遅延した選択信号１１９を選択回路２
１に供給し、かつ前記レジスタ１２４の出力するパリテ
ィピットに同期してチェックイネーブル信号１２０をチ
ェック回路２２に送出する他は、前記第１図の従来例と
ほぼ同様である。ただし、レジスタ、８〜１１は信号線
７．ｌ＝。
のデータのみを格納し、パリティビットは格納しない。
次に、本実施例の動作について第２図および第３図を参
照して説明する。第３図は、本実施例の各部信号を示す
タイムチャートである。中央処理装置ｌから信号線３を
介してｌクロックタイムごとにデータおよびパリティピ
ットが送出される。
照して説明する。第３図は、本実施例の各部信号を示す
タイムチャートである。中央処理装置ｌから信号線３を
介してｌクロックタイムごとにデータおよびパリティピ
ットが送出される。
時刻ｔｌでは、記憶モジュール１２に書込むべき書込み
データおよび書込みアドレスからなるデータＤａと該デ
ータのパリティビットＰａとが送出され、時刻ｔ２では
、記憶モジュール１３に対する同様なデータＤｂとパリ
ティピッ１− ｐ、 ｂが送出され、受付はレジスタ５
の出力は、第３図（Ａ）に示すようになる。受付はレジ
スタ５の出力のうち、データＤａは、後述のセット信号
により、同図（Ｂ）に示すように時刻、ｔ２においてレ
ジスタ８に格納され、データＤｂは同図（Ｃ）に示すよ
うに時刻ｔ３においてレジスタ９に格納される。
データおよび書込みアドレスからなるデータＤａと該デ
ータのパリティビットＰａとが送出され、時刻ｔ２では
、記憶モジュール１３に対する同様なデータＤｂとパリ
ティピッ１− ｐ、 ｂが送出され、受付はレジスタ５
の出力は、第３図（Ａ）に示すようになる。受付はレジ
スタ５の出力のうち、データＤａは、後述のセット信号
により、同図（Ｂ）に示すように時刻、ｔ２においてレ
ジスタ８に格納され、データＤｂは同図（Ｃ）に示すよ
うに時刻ｔ３においてレジスタ９に格納される。
一方、受（＝Ｊけレジスタ５の出力する）くリテイビ゛
ノｌ−Ｐ ａは、時刻ｔ２で同図（Ｄ）に示すようにレ
ジスタ１２３に格納され、時刻ｔ３では同図（Ｅ）に示
すようにレジスタ１２４にシフトされる。また、ｌｌ′
ｆ刻ｔ３でレジスタ１２３に格納されたパリティビット
Ｐｂは、時刻ｔ４でレジスタ１２４にシフトされる。
ノｌ−Ｐ ａは、時刻ｔ２で同図（Ｄ）に示すようにレ
ジスタ１２３に格納され、時刻ｔ３では同図（Ｅ）に示
すようにレジスタ１２４にシフトされる。また、ｌｌ′
ｆ刻ｔ３でレジスタ１２３に格納されたパリティビット
Ｐｂは、時刻ｔ４でレジスタ１２４にシフトされる。
セット信号発生回路１６は、時刻ｔｌに信号線４を介し
て送られた記憶モジュール起動信号を受信、解読して、
指定された記憶モジュール１２に対応するレジスタ８に
対して、時刻ｔ２でセット１．１吟線１７を介してセッ
ト信号を送出する。レジスタ９に対しては、同様に時刻
ｔ３でセット信号を送出する。
て送られた記憶モジュール起動信号を受信、解読して、
指定された記憶モジュール１２に対応するレジスタ８に
対して、時刻ｔ２でセット１．１吟線１７を介してセッ
ト信号を送出する。レジスタ９に対しては、同様に時刻
ｔ３でセット信号を送出する。
また、チェック信号発生回路１１８は、セット信号発生
回路１６がレジスタ８にセット信号を送出した時刻ｔ２
よりもｌクロックタイム遅れた時刻Ｌ３に、レジスタ８
を指定した選択信号１１９を選択回路２１に送り（第３
図（Ｆ）参照）、同１１′１にチェックイネーブル信号
１２０をチェック回路２２に送る（同図（Ｇ）参照）。
回路１６がレジスタ８にセット信号を送出した時刻ｔ２
よりもｌクロックタイム遅れた時刻Ｌ３に、レジスタ８
を指定した選択信号１１９を選択回路２１に送り（第３
図（Ｆ）参照）、同１１′１にチェックイネーブル信号
１２０をチェック回路２２に送る（同図（Ｇ）参照）。
時刻ｔ４では、レジスタ９を指定する選択信号１１９お
よびチェックイネーブル信号１２．０を送出する。選択
信号１１９およびチェックイネーブル信号１２０の送出
は、選択するレジスタにデータが格納された時点より１
クロツクタイム以に遅れ、該データに対応するパリティ
ビットがレジスタ１２４から出力される時期に同期して
いればよいのであって■クロックタイムのＲれに限定さ
れることはない。
よびチェックイネーブル信号１２．０を送出する。選択
信号１１９およびチェックイネーブル信号１２０の送出
は、選択するレジスタにデータが格納された時点より１
クロツクタイム以に遅れ、該データに対応するパリティ
ビットがレジスタ１２４から出力される時期に同期して
いればよいのであって■クロックタイムのＲれに限定さ
れることはない。
さて、第３図の時刻ｔ３の状態に石目すると、レジスタ
８の出力はデータＤａであり、レジスタ１２４の出力は
パリティピッ）Ｐａであり、選択信号１１９はレジスタ
８を指定しているから、選択回路２１の出力はデータＤ
ａであり、チェック回路２２は、チェックイネーブル信
号１２０によって上記ＤａとＰａに対してパリティチェ
ックを実施することになる。また、時刻ｔ４において
゛は、同様にデータＤｂとパリティビットＰｂに対して
パリティチェックが実施される。
８の出力はデータＤａであり、レジスタ１２４の出力は
パリティピッ）Ｐａであり、選択信号１１９はレジスタ
８を指定しているから、選択回路２１の出力はデータＤ
ａであり、チェック回路２２は、チェックイネーブル信
号１２０によって上記ＤａとＰａに対してパリティチェ
ックを実施することになる。また、時刻ｔ４において
゛は、同様にデータＤｂとパリティビットＰｂに対して
パリティチェックが実施される。
今、セット信号発生回路１６が故障して、例えばレジス
タ８が毎クロックごとに信号線７Ｌの〜、 データを格納するときは、時刻ｔ２４こおＩ／′１てデ
ータＤａを格納し１時刻ｔ３におし）て１±データＤｂ
？格納してしまう。従って、時刻ｔ３４こおｌ、％て本
来保持すべきデータＤａが喪失され、データＤｂとパリ
ティピッ１＝Ｐａとがチェック回路２２によってパリテ
ィチェックされることになる。従って、チェック回路２
２によって上記故障をエラーとして検出することができ
る。
タ８が毎クロックごとに信号線７Ｌの〜、 データを格納するときは、時刻ｔ２４こおＩ／′１てデ
ータＤａを格納し１時刻ｔ３におし）て１±データＤｂ
？格納してしまう。従って、時刻ｔ３４こおｌ、％て本
来保持すべきデータＤａが喪失され、データＤｂとパリ
ティピッ１＝Ｐａとがチェック回路２２によってパリテ
ィチェックされることになる。従って、チェック回路２
２によって上記故障をエラーとして検出することができ
る。
逆に、セット信号発生回路１６の故障によってセット信
号が送出されない場合ｔよ、レジスタ８〜１１は新しい
データを格納すること力くできなｌ、％。
号が送出されない場合ｔよ、レジスタ８〜１１は新しい
データを格納すること力くできなｌ、％。
しかし、パリティビットは、次々とレジスタ１２３、レ
ジスタ１２４で更新されるため、チェック回路２２に入
力されるデータとノく１ノテイビ゛′ノドの不符合が起
こり、ノくリテイチェックの結果故障が発見できる。
ジスタ１２４で更新されるため、チェック回路２２に入
力されるデータとノく１ノテイビ゛′ノドの不符合が起
こり、ノくリテイチェックの結果故障が発見できる。
以上は、説明を簡単にするために検査ビットとしてパ１
）ティビットを使用した力く、検査ビットは、パリティ
ビットではなく例えば現在の記憶装置で広く使用されて
いるハミング符号ビット等を使用してもよいことは勿論
である。
）ティビットを使用した力く、検査ビットは、パリティ
ビットではなく例えば現在の記憶装置で広く使用されて
いるハミング符号ビット等を使用してもよいことは勿論
である。
発明の効果
以上のように、本発明においては、データと検査ビット
とを別々のレジスタに保持させ、−１−記２つのレジス
タの更新条件を異ならせ、データを−１−記レジスタに
セットした時刻よりｌクロックタイム以上遅れた時点で
、パリティチェック等を行なうように構成したから、デ
ータを上記レジスタに七ツ１． Ｊせるためのセット（
８号を発生するセット信号発生回路が故障した場合にお
いても、Ｌ記セット信号発生回路の故障による誤りを検
出することができるという効果がある。すなわち、セッ
ト信号発生回路の誤り検査も同時に兼ねることがＯｆ能
である。
とを別々のレジスタに保持させ、−１−記２つのレジス
タの更新条件を異ならせ、データを−１−記レジスタに
セットした時刻よりｌクロックタイム以上遅れた時点で
、パリティチェック等を行なうように構成したから、デ
ータを上記レジスタに七ツ１． Ｊせるためのセット（
８号を発生するセット信号発生回路が故障した場合にお
いても、Ｌ記セット信号発生回路の故障による誤りを検
出することができるという効果がある。すなわち、セッ
ト信号発生回路の誤り検査も同時に兼ねることがＯｆ能
である。
第１図は従来の記憶装置および誤り検出回路の−・例を
示すブロック図、第２図は本発明の一実施例を示すブロ
ック図、第３図は上記実施例の各部１１１号の一例を示
すタイムチャーＩ・である。 図において、１：中央処理装置、２：記憶装置１１置
３，４：信号線、５，６：受付はレジスタ、７：信号線
、８〜１１：レジスタ、１２〜■５：記ｔ０モジュール
、１６：セット信号発生回路。 １７：セント信号線、１８，１１８＋チ工ツク信号発生
回路、１９，１１９：選択信号、２０゜１２０ ：チェ
ックイネープル信号、２１：選択回路、２２：チェック
回路、１２３．１２４：レジスタ。 出願人 ［１木電気株式会社 代理人 Ｊｒ理士 住田俊宗
示すブロック図、第２図は本発明の一実施例を示すブロ
ック図、第３図は上記実施例の各部１１１号の一例を示
すタイムチャーＩ・である。 図において、１：中央処理装置、２：記憶装置１１置
３，４：信号線、５，６：受付はレジスタ、７：信号線
、８〜１１：レジスタ、１２〜■５：記ｔ０モジュール
、１６：セット信号発生回路。 １７：セント信号線、１８，１１８＋チ工ツク信号発生
回路、１９，１１９：選択信号、２０゜１２０ ：チェ
ックイネープル信号、２１：選択回路、２２：チェック
回路、１２３．１２４：レジスタ。 出願人 ［１木電気株式会社 代理人 Ｊｒ理士 住田俊宗
Claims (1)
- 記憶モジュールに記憶させるデータを２クロツクタイム
以ＪＺ保持するための複数個のレジスタと、前記複数個
のレジスタに格納するデータおよび検査ビットを人力し
ｌクロックごとに出力する受信はレジスタと、該受イ」
けレジスタの出力デー ３゜夕を前記複数のレジスタの
うちの１つに格納させるためのセット信号を出力するセ
ット信号発生回路とを備えて、入力データを前記複数の
レジスタに順次格納し、前記複数のレジスタはそれぞれ
２クロックタイム以上デー７を保持してそれぞれに接続
された記憶モジュールに上記データを供給するように構
成された記憶装置の前記記憶モジュールへの占込みデー
タの誤りを検査する誤り検出回路において、前記受付は
レジスタの出力する検査ビットを格納しｌクロックごと
にシフト動作する前記シフトレジスタの出力する検査ヒ
ツトによってチェックするチェック回路と、前記複数の
レジスタの出力データをｌクロックタイム以上遅延させ
て前記チェック回路に供給し該データに対応する前記シ
フトレジスタからの検査ビットに同期して前記チェック
回路にチェックイネーブル信号を送出するチェック信号
発生回路とを備えたことを＠徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185075A JPS6077251A (ja) | 1983-10-05 | 1983-10-05 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185075A JPS6077251A (ja) | 1983-10-05 | 1983-10-05 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077251A true JPS6077251A (ja) | 1985-05-01 |
Family
ID=16164375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185075A Pending JPS6077251A (ja) | 1983-10-05 | 1983-10-05 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077251A (ja) |
-
1983
- 1983-10-05 JP JP58185075A patent/JPS6077251A/ja active Pending
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