CN100499872C - 没有回声消除的ip语音通信的装置和方法 - Google Patents

没有回声消除的ip语音通信的装置和方法 Download PDF

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Abstract

本发明提出了一种高度灵活和可升级的体系结构，可以实现TDM桥和与象互联网上的语音那样的电信接口应用有关的网络功能。由于分组容量很小，大大减小了分组化延迟，从而可以实现VOIP而不需要用昂贵的回声消除。高的密度允许在单个小型电路板上实时处理4K个同时语音信道。

Description

没有回声消除的IP语音通信的装置和方法
相关申请
本申请要求2000年6月2日递交的美国临时申请No.60/209,169的优先权。
技术领域
本发明属于数字数据、语音、视频和其他内容的网络通信技术领域，具体地说旨在提供一种融合计算机网络和电信技术实现诸如互联网上语音(“VOIP”)之类的各种网络通信功能的灵活的系统结构和方法。
发明背景
正当通信和计算机网络汇合时，各式各样的计算机联网和电信标准和协议不断在两者前沿发展。在物理层，双绞线、同轴电缆和其他铜导线正被光纤、宽带无线和其他技术所代替。利用大量不同的协议，从串行采样流到分组、信元、帧等，通过各种媒体和网络传送数据。一些目前在用的公共协议和接入标准包括SONET、ATM、帧中继和其他多种。封装使问题更为复杂，我们可以看到例如AALS上的LAN协议、ATM上的传统IP、ATM上的帧中继等等的封装。“VOIP”的预示正在成为实际现实，至少是在一些得到管理的网络上。
以特定的数据格式承载并用规定的协议通过选定类型的链路或连接发送和接收数字“内容”(从根本上说是一些比特)对于执行相应堆栈的另一个节点是比较直接的，至少在延迟可以控制的网络或连接上是这样。沿路线变换为不同的格式、协议或物理链路稍为复杂，但是已知有桥接和网关实现这样的任务。这些变换通常需要特定的同步、分段、缓存、分组化、封装等等(通常在目的地要脱去所有这些-去掉报头等)。因此“桥接”既增加设备成本，又影响处理开销和延迟方面的成本。对于有些应用，特别是语音应用，必须谨慎地控制延迟。
按照ITU语音延迟指导原则，认为如果执行回声消除，150毫秒(ms)以下的延迟对于大多数应用是可以接受的。没有回声消除时对于可以接受的业务质量(QOS)，最大容许延迟是总(单程)延迟为35毫秒。总延迟的一个明显的部分是分组化。分组化延迟是由于要将安置在净荷内的数字语音样点保留到收集到足以装满分组或信元净荷的样点而引起的。也就是说，它是积累足以建立分组净荷的数据所需的时间。回声消除为众所周知，可以用DSP(数字信号处理器)来实现，但是这样的解决方法显著地增加了系统的成本和复杂性。需要一种桥接各种格式和协议而将延迟和成本减到最小的方式。
一个有关问题是业务和功能的增多产生更多的以各种速度(速度不断加大)传送语音、数据、视频等的通信要求。每种新的应用需要一个新的硬件/软件解决方案，这意味着要设计或购买更多的设备，更多的备件库存，更多的潜在故障点和对设备各部分的技术人员更多的培训，所有这些都要增加获取和拥有的总费用，特别是对于电信设备的制造商和用户是这样。可以用一个适应多种协议和应用的单个通用解决方案来减少费用。剩下的要求是将大多数或所有的通信都统一到单一的网络主干线路上的一个多接入平台，只剩一套设备需维护和一个网络管理系统进行工作。本发明可以例如用来将光纤、混合光纤/铜线或微波或者其他一些路径上的语音、数据和视频通信无缝地综合在一起。
密度是另一个重要因素。较高的密度，即每个电路板或槽可处理较多的信道或呼叫，意味着在用户或CO应用中桥接器、网关和路由器此类的网络/电信设备内有较少的电路板，因此有较少的底板槽和功率较小的电源。所有这些因素都影响成本、性能和可靠性。因此，所需要的是单个电路板或SOC产品，不仅可以实现充足的信道，例如4k个同时语音信道，而且在软件控制下完全可配置地支持各种协议和接口。
发明概要
本发明的一个方面是提出一种新颖的TDM桥系统，用来处理诸如采样的(数字)语音数据之类的实时TDM数据，以可以不需要回声消除的足够小的延迟通过分组交换网发送。这种TDM桥系统在软件/主机的控制下可动态地配置成与诸如以太网、ATM之类的的各种媒体和协议对接。
这种体系结构可以配置成实现各种类型的桥，包括：ATM分段重装(SAR)操作；TDM至TDM功能；以太网至以太网；ATM至SONET；IP至ATM；IP至SONET；TDM至Sonet上的分组等。由于具体的协议、分组化等是软件可配置的，因此能以单个呼叫作为单位动态地予以改变。例如，可以将一组TDM信道桥接至以太网，而将其他的流桥接至SONET上的ATM或IP。因此，可以用一个产品代替现有技术中需要的不同的硬件产品。在一个实施例中，本发明可以在诸如小型PCI板(cPCI板)之类的单个电路板上实现，方便地与通信系统的其他部件对接。
本发明的另一方面提出了一种数字接口系统，用来对接一个与一个并行数据总线连接的网络处理器，以便产生一个连续的串行TDM数据流。这种系统包括一个从一个所连接的网络处理器接收并行数据字节的并行总线接口。我们用“并行数据字节”指在单个总线读或写操作中“宽边(broadside)”传送的两个或更多字节。它们实际上是连接的。一个专门的“发送部件”与并行总线接口连接，用来缓存和安排接收到的并行数据字节，以便形成一个串行TDM数据流。对于本说明书来说，我们任意将一个发送方向定义为通常是分组至TDM的方向，而相反的接收方向表示TDM至分组方向(无论是什么具体的物理接口或协议)。配置有一个TDM输出端口，用来发送串行TDM数据流，这个流包括基本上连续的一系列与一个帧脉冲信号同步的时域多路复用时隙，每个时隙分别与一个传送数字语音内容的虚拟信道相应。
具体地说，发送部件包括一个发送存储器，用来暂时存储从并行总线接收到的数据字节。发送存储器最好被组织成确定至少两个逻辑发送存储条，每个发送存储条的容量可以存储要串行化成一帧串行TDM数据的多个所述数据字节。例如，每个条可以是128字节长，以便缓存一帧数据。此外，每个发送存储条可有选择地配置为一个可供卸载所存储的数据字节使用的“活动”存储条，或者为一个可供按原样存储从并行总线接口接收到的数据字节使用的“非活动”存储条。随着数据流通过设备，这些标志以一个“轮流”型协议的形式不断改变。因此，发送部件包括控制发送存储器的装置，以便在将先前存储的数据字节从一个活动存储条同时传送给一个并行-串行变换器的同时，将所接收的数据字节存入非活动存储条。并行-串行变换器将每个缓存的数据字节再变换成一个相应的时隙，以形成TDM输出数据流。
上述的并行总线接口与发送存储器连接，用来在单个宽边写操作中将多个字节数据例如4个或8个字节(64个比特)存入多个当前非活动存储条。每个数据字节按自然顺序存储在这些非活动存储条中一个相应非活动存储条内，以便随后相继读取一个所选的单独存储条将产生一系列要串行化成一帧TDM数据的字节。
对于接收方向，有一个“接收部件”实现类似的基本原理，即将一个连续的串行TDM数据流接至一个网络处理器用于随后分组化。接收部件负责缓存和装配接收到的TDM数据，以便形成并行数据字节和将这些字节提供给网络处理器而没有显著的延迟。接收部件包括一个由一系列存储条组成的接收存储器，包括至少一个在将先前缓存的数据在宽字(并行)读操作中传送给网络处理器的同时存储进入的数据的“备用”条。发送和接收部件是一个集成的缓冲接口部件(“BIC”)的一部分，在一个给出的实施例中以一个FPGA或ASIC实现。“BIC”还包括指示缓冲存储器操作和总线联络的逻辑。
网络处理器提供一个到主处理器的接口，用RAM进行分组处理，维护活动呼叫表，并配置BIC和时隙交换芯片。所说明的体系结构适应多种协议和应用。它提供了一个“多接入平台”，使许多通信要求统一到单个网络主干上，只需维护一套设备和操作一个网络管理系统。本发明可以例如用来将光纤、混合光纤/铜线或微波或者其他一些路径上的语音、数据和视频通信无缝地综合在一起。
从以下结合附图对本发明的优选实施例所作的详细说明中可以看到本发明的其他一些方面和优点。
附图简要说明
图1为例示在一个信道化的T-1电路(现有技术)中一个通用时域多路复用(TDM)数字语音数据流的示意图。
图2为例示按照H.110总线标准传送TDM或其他采样数据的时序图。
图3为按照本发明设计的一个TDM桥系统的体系结构方框图。
图4示出一个已知的时隙交换芯片。
图5为例示缓冲接口部件的发送部件的工作情况的例示图。
图6A为例示根据本发明在一个网络处理器与一个BIC之间的数据流动情况的简化方框图。
图6B示出一个可以由本发明实时实现的封装TDM数据的例子。
图7A-7B示出图3的网络处理器的工作情况。
图8为例示在一个以太网帧内对采用因特网协议的语音数据分组进行分组化的例示图。
图9A-9B示出本发明的体系结构分别在实现集线器和TDM桥中的应用。
图10A-10B示出本发明的体系结构分别在实现ATM SAR功能和TDM多路复用器中的应用。
图11为缓冲接口部件的例示性的存储器配置图。
图12为BIC的接收缓存器的工作情况的例示图。
图13为可配置成执行ATM、SONET、IP或一些协议的组合的本发明的另一个实施例的方框图。
图14示出本发明的另一种配置和应用。
图15为一个对接送至和来自一个网络处理器总线的时隙数据流的数字接口系统的系统方框图。
图16为本发明的一个缓冲接口芯片(“BIC”)的简化方框图。
图17更为详细地示出数据流入图15的接口系统内的接收部件存储器(RAM)的情况。
图18示出图15的接口系统的接收缓冲存储器的存储器结构的例子。
图19更为详细地示出数据流出图15的接口系统内的发送部件存储器(RAM)的情况。
图20示出图15的接口系统的发送缓冲存储器的存储器结构的例子。
优选实施例详细说明
背景-TDM数据流
图1为一个已知的将数据从一个数字电路的第一主机(100)发送到接收终揣(106)的时分多路复用(TDM)电路的示意图。在一种典型配置中，这个TDM电路实现24个逻辑信道。具体地说，一个连续的数字数据“流”(104)被时间多路复用成将每个“帧”的一个预定部分分配给24个相继的“时隙”中的每个时隙。在图1中，示出一个帧(120)有24个时隙的情况。每个帧以一个定帧比特(122)开始，用来提供同步。每个时隙包括一个字节或8比特的数据。在图中，时隙14示为包括一个字节(124)。TDM流(104)提供在发送方向(图中示为左到右方向)上的数据。一个类似的TDM流承载在箭头(126)所示的相反或者说接收方向上的数据。在接收节点(106)处，用电路分开或者说恢复各个信道(1-24)，将它们传送给示为PC(108)和(110)的各个目的节点。
“T载波(T-carrier)”是一种众所周知的专用数字、通常是租用线路的业务，采用时分多路复用，以便从以全双工传输模式工作的单个四线制电路中得出多个信道。这种业务具有数字差错少、带宽大和带宽利用得到改善的优点。T载波是单独于媒体的，也就是说，它可以通过诸如双绞线、同轴电缆、微波、红外或光缆之类的各种传输媒体提供，至少是以DS-0和T-1的较低的传输率提供。上面所说明的图1示出信道化T-1电路的实现。
图2为例示H.110总线的工作情况的时序图，这种总线也称为CT(计算机电话)总线。H.110将H.100标准规定为在小型PCI(cPC1)总线上实现的。H.100与H.110之间的主要差别是H.110支持小型PCI热交换(hot swap)。在CT总线上有四类信号：核心信号，兼容性信号，可选信号，以及保留信号。核心信号包括/CT_FRAME_A帧同步。这是一个负实脉冲，标称122纳秒宽，跨在第一个时隙的第一个比特的开始处。CT_FRAME_A提供了TDM帧同步信号，它的周期为125毫秒。
参见图2，第一波形(200)示出/CT_FRAME信号。图2中的第二个信号示出CT_C8比特时钟。这个时钟的频率标称为8.192MHz。这个信号的占空比标称为50％。接着，图2示出串行数据线CT_Dx(204)。串行数据线可以由系统内的任何电路板驱动。然而，在每个流的任何给定时隙只有一个电路板可以驱动一个总线。在这里所谓“流(stream)”是指出现在H.110总线的一条选定的串行数据线上的连续数据流。每个信号(实现一个流)含有每帧(帧频为8.192MHz)128个时隙。这32个流一起称为CT_D总线。
最后，在图2中，定时信号(210)示出时隙0-127。如图所示，每个时隙包括一个8比特数据的字节(204)。因此，每个125毫秒长的帧包括1024个比特。帧同步后的第一个组或者说时隙标为CT_Dx；TS0(数据流x；时隙0)；第二个8比特的组为CT_Dx；TS1(数据流x；时隙1)诸如此类。在语音应用中，一个信道或者说电话在一个选定的流的一个所指配的时隙内输送。因此，H.110总线可以承载最多32乘128个时隙，或者说4096路同时发生的通话。然而，由于语音电话需要全双工通信，每路通话占用两个时隙，因此总线可以承载2048路通话。表1汇总了标准的数字线速度(T载波和光)：
表1.标准的数字线速度-T载波和光
Figure C01812209D00171
TDM桥硬件概况
图3为按照本发明设计的一个“TDM桥”系统的体系结构方框图。在这里应当指出，除了通常称为TDM桥的之外，本发明还可以用于许多应用。确实，本体系结构是有益的，因为各式各样的不同的桥可以在软件控制下实现。本体系结构的与桥(或者说网关)有关的应用例如包括：
●ATM分段重装功能
●TDM至TDM功能
●以太网至以太网功能
●ATM<->SONET
●IP<->ATM
●IP<->SONET
●TDM<->Sonet上的分组
●MPEG<->IP或以太网或Sonet
●路由选择，多路复用
下面，将结合图3所示的作为一个TDM桥的系统说明这种应用，例示本发明的体系结构、特点和工作情况。可以将在接收方向，即从TDM数据流到因特网协议(IP)分组的基本数据的流动情况结合图3概括如下。诸如CPCI-P4连接器之类的连接器(302)将电路板(300)连接到H.110总线(未示出)上。在工作中，H.110总线承载32个并行数据流，如上所述，每个数据流有128个TDM信道。H.110总线通过并行总线(304)连接到一个时隙交换器(TSI)或者说“交换芯片”(306)上。市场上可买到适当的TSI，例如Lucent技术公司的Ambassador T8105时隙交换器。虽然现在这种芯片可能没有足够的带宽来处理所有的32个流，但是新的版本和其他类似的器件无疑不久就可以这样做。Lucent芯片提供H.110总线所需的总线接口信号。本机接口根据图3中在(308)所示的Lucent集中高速通道接口(CHI)包括16个串行输入端和16个串行输出端。
如所指出的那样，H.110总线承载32个流乘128个TDM信道，总共4096个语音信道。H.110总线上的所有32个流与一个公共的帧脉冲信号同步，这个公共的帧脉冲信号即为上面结合图2所说明的/CT_FRAME_A帧同步(下面简称为“帧脉冲”)。帧脉冲每125毫秒出现一个。TSI芯片与帧脉冲同步，可以选择和基本上实时地将任何指定的流和流内一个或多个语音信道(时隙)转给它的输出端。因此，TSI可以选择任何或所有这4K个语音信道。TSI通过一个微处理器接口(307)配置和动态地选择时隙，这在以后还要说明。
TSI芯片(306)通过CH1总线(308)将每个选定的时隙输出给缓冲接口部件(“BIC”)(320)。CHI是一个串行数据接口，基本上包括数据传送时钟、帧同步脉冲、数据发送和数据接收连接。在每个方向上规定了16个本地数据流连接。概括地说，在接收方向上，BIC缓存在CHI总线(308)上接收到的数据，将数据装配后输出给网络处理器总线(326)。可以任意将这规定为接收方向。相反，BIC在发送方向上提供缓存和串行化处理，如稍后要进一步说明的那样。在所示实施例中，BIC(320)通过一个与数据通路分开的单独总线(“慢端口”或“SP总线”324)配置。可以视情况采用不同的控制和数据总线配置，以与所选的网络处理器对接而实现同样的功能。对于开发工作来说，BIC可以方便地用一个现场可编程门阵列(FPGA)集成电路实现。对于生产来说，它可以用一个ASIC实现。随着技术的发展，可以期望在这里所说明的TDM桥电路板上的许多部件进一步集成入少数甚至是单个集成电路或SOC内。
BIC(320)提供的数据通过高速网络处理器总线(“IX总线”)(326)输入网络处理器(340)。一个适当的网络处理器的例子是市场上可买到的美国英特尔公司(Intel Corporation，Santa Clara，California)的IXP1200网络处理器。另一个例子是IBM电力网处理器4GS3。本说明假设采用美国英特尔公司部件只是作为例示而不是限制。网络处理器(340)通过存储器总线(342)与同步SRAM数据存储器(344)和SRAM缓存器(346)连接。网络处理器装配来自每个活动语音信道(由TSI选定)的数据的一个或多个字节，按照一个选定的诸如因特网协议之类的协议封装。这些分组在同步SDRAM存储器345内装配。所得到的数据分组通过IX总线(326)输出给八进制MAC(媒体接入控制器)(350)，例如如下面要进一步说明的那样。
MAC引用众所周知的定义与拓扑结构无关的接入控制协议的数据链路层的IEEE规范。MAC是IEEE规范内的一个媒体特定接入控制协议。例如，它包括对于令牌环、令牌总线和CSMA/CD的各个变形。在这个例子中，MAC用来控制对一个诸如以太网连接之类的共享媒体的接入。八进制MAC部件是市场上可买到的成品；一个例子是美国英特尔公司的IXF440双速多端口以太网MAC。MAC 350的输出通过链路(352)耦合给HEX PHY(354)，顾名思义，它实现16个信道(在每个方向上8个比特)，为一个诸如以太网之类的网络的物理连接提供收发器。HEX PHY收发器是已知的，可在市场上从各个来源得到。一个例子是美国英特尔公司的LXT974四端口PHY快速以太网收发器，支持IEEE 802.3的10和100MBPS的物理层应用。因此，MAC 350和HEXPHY 354将数据分组发送给诸如RJ-45之类的以太网连接器(360)。RJ-45连接器在本优选cPCI实施例中可以是后变换模块(“RTM”)的一部分。以上简要地说明了本体系结构和数据从H.110连接器(302)流到以太网连接器(360)实现一个TDM桥的概况。这个基本数据通路在图3中以粗实线示出。
时隙管理
图4更为详细地示出时隙交换部件(306)的情况。参见图4，TSI(306)接到承载32个数据流的H.110总线(304)上。在接收方向上，TSI(306)将选定的时隙数据发给本地或CHI总线(308A)。CHI(集中高速通道接口)由AT&T为终端和数字交换机开发，是一个用于语音传送的全双工TDM串行接口规范。它具有四个信号线：时钟、定帧、接收数据和发送数据。
相反，在发送方向上，TSI(306)将接收CHI输入总线(308B)上的时隙数据。选择具体的流和信道(时隙)是可通过微处理器接口(400)配置的。微处理器接口包括地址、数据和控制信号，一起由标记(307)标示，接到如图3中所示的SP总线(324)上。参见图3，这个总线接到网络处理器(340)上，以便按动态协调哪些语音信道是活动的。网络处理器软件将活动呼叫表保存在它的存储器内，按此配置TSI。例如，网络处理器可以在内部存储器内为每个活动呼叫保存一个指出它的发起方、目的地和协议的表。网络处理器也知道呼叫排序。
再来看图4，TSI通过将数据缓存在内部SRAM内和利用通过微处理器接口(400)配置的内部连接存储器实现各个时隙的选择。TSI还包括板上时钟电路(未示出)，它包括一个与上面所述的H.110总线时钟同步的数字锁相环。
回想一下，在H.110总线(304)上有32个数据流，16个进16个出。每个流是一个连续的比特序列，分成一些帧，每帧以一个帧脉冲开始，长度为125毫秒。各个帧进一步分成128个信道或时隙，各个时隙包括一个8比特字节的数据。总线上的所有的32个流与单个帧脉冲同步。因此，如果我们看到一个帧脉冲后的第一个时隙，称它为信道1，所有的16流的信道1的时隙并行(同时)到达。然后是时隙2，另一个字节，所有的16个流的时隙2到达，诸如此类。在125毫秒的未端，在下一个帧脉冲到达时，16个流的所有的128个时隙到达，总共为2K个字节，2K个语音信道中每个信道一个字节。(对于全双工通信，16个外发信道的情况也是这样。)TSI芯片有选择地将活动时隙的字节传送到本地总线上，而忽略不活动的时隙。从TSI输出到总线(308)上的数据流输入下面要说明的BIC芯片(320)。
缓冲接口芯片(BIC)
图15为将H.110总线(或者任何其他媒体)上的TDM数据接到网络处理器的系统的简化方框图。从左至右，接口系统的主要器件是H.110总线(304)、TDM交换机(TSI)(306)、BIC接口(320)、IX总线(326)和最后的网络处理器(340)。这种接口是必需的，因为一个典型的网络处理器总线以多个接入(例如8个接入)的突发脉冲串传送数据，每个接入并行传送多个(例如64个)比特的数据。网络处理器总线通常是效率最高的，可以同时传送大量数据。在突发脉冲串模式，可以达到平均读周期时间为15纳秒左右。由于本地TSI实时向BIC发送串行数据和从BIC接收串行数据，BIC的功能是缓存两个方向上的数据，从而使网络处理器可以传送一些具有许多突发脉冲串的组。每次传送必需的突发脉冲串数可用软件配置。BIC必须适应TDM侧流动的连续实时串行数据，同时与网络处理器总线对接。
图16A为一个例示性的BIC设计的高层方框图，示出了数据通常流动情况而不是实际信号连接。在图16A中，BIC的主要部件有与接收缓冲电路(1610)连接的输入总线(1602)，接收机缓冲电路(1610)通过输出总线(1612)和驱动器(1614)与网络处理器或IX总线(1620)连接。总线1620还与发送缓冲电路(1630)连接，由发送缓冲电路(1630)将TDM发送数据输出到总线1632上。CPU接口部件(1632)与IX慢端口(图3中的324)连接。如所示出的那样，在CPU接口(1632)与接收缓存器(1610)和发送缓存器(1630)之间交换状态和控制信号。接收缓存器(1610)包括一个串行-并行变换器和数据存储器，如下面还要说明的那样。相反，发送缓冲器(1630)包括数据存储器和并行-串行变换器。最后，这个方框图示出了上面提到的环回通路(1640)。
图5为例示在接收方向上将数据缓存入BIC器件的示意图。对于在H.110总线(304)上接收到的数据，BIC与TSI(306)提供的Tx帧脉冲同步。参见图5，数据在(308)处接收，存入一个存储缓冲器。具体地说，有一个串并行变换器(图16A中的1611)根据结合图2所说明的时钟在时隙边界处从输入的串行数据流“切下”一个个字节。接收到的第一个字节-信道0，字节1(“ch0 b1”)在一个新的帧脉冲(FP)处开始。因此，ch0 b1后立即就是ch1 b1、ch2 b1、ch3 b1、等等。在图中的505指出了这个字节“b1”的流。最后一个字节，chN b1后是一个帧脉冲，开始下一个帧。(对于一个标准的语音TDM流，N”等于127。)
响应这下一个帧脉冲，将第一字节b1(对于所有的128个信道或时隙)移入RAM或FIFO存储器(510)。然后，下一个帧的ch0 b2、ch1 b2、ch2 b2等等流入存储器，一直继续到这个帧的结束，总共128个字节。此时，又接收到下一个帧脉冲，数据(对于所有的128个信道)的第二字节移入FIFO。随着数据按时钟进入BIC芯片，这个过程不断进行。在接收到选定数量的字节(或者帧)后，就将存储在FIFO(510)内的数据发送到IX总线(图3中的326)上，如不久要进一步说明的那样。在TDM桥应用的一个给出的优选实施例中，数据在接收到4个字节(128个时隙)相应于总共0.5毫秒的每个信道上的语音内容后发送给IX总线。这个参数是可配置的，可以在主机的控制下调整。在缓存每个信道的8个字节(即8个帧)后传送数据是方便的，因为在这个例子中8个字节(64个比特)是网络处理器总线的宽度。所以，在这一点上传送得到了优化。BIC接收、存储和发送每个时隙，无论在任何特定时间哪些时隙是活动的。网络处理器如上所述知道哪些时隙是活动的。图5只示出了一个TDM数据流用于说明；在实际应用中总是最少有两个流，一个发送一个接收。
在一个给出的优选商用实施例中，TDM桥在所说明的定时限制内适应一个全H.110总线，即16个全双工的语音数据流。图11示出了一个例示性的缓存16个流的存储器分配图。这个存储器可以是BIC ASIC芯片的片上存储器。在图11中，存储器(1100)是8字节或64比特宽的，这些字节在图的底部编号为0至7。字节的边界示为虚线，例如字节3的边界(1114)和(1116)。每128行一条水平线，例如(1110)，相应于一个TDM数据流。因此，方框(1120)示出了一个TDM帧，即128个时隙的一个字节。存储器1100长为1K(1024)个行，相应于8个流。第二存储器或页1102同样是宽为8个字节、长为1K个行或时隙。因此，可以缓存16个数据流的各8个字节或帧。第三和第四存储页(1104)和(1106)也是宽为8个字节、长为1K个行。这个附加的存储器可用来缓存另一个端口，诸如结合图14所说明的SONET端口之类，或者可用作“双缓存器”总线传送的工作存储器。
在一个给出的可取实施例中，BIC用一个ASIC实现；它支持在每个方向上的16个TDM流或“高速通道(HWY)”，缓存所有高速通道的8个帧的每个时隙。BIC以64比特IX总线模式工作，能为在一个总线接入中的单个时隙传送8个帧(即8个字节的数据)。BIC包括发送计数和接收计数寄存器，用来与网络处理器联络，使网络处理器的软件可以监视BIC缓存器指针的位置。这信息可以通过慢端口总线(324)用微处理器型接口327与BIC交换(参见图3)。
BIC还包括分组长度寄存器，使IX总线可以接入和接纳长度可配置的BIC。这个特点使软件能忽略所有高于一个可编程层的所有高速通道和时隙。TDM数据的环回模式提供了一个具有最小设置的实用TDM接口。(环回示于图16)。此外，TDM数据高速通道允许寄存器允许用户可以三态单独TDM输入高速通道。最好，BIC芯片还在控制/状态寄存器(图16B中的CSR 1668)内包括一个使软件可以将BIC复位到预定的加电或缺省状态的软件复位比特。每当没有及时从IX总线接收到新的数据，输出的TDM数据始终为帧内每个时隙重复上一帧的值。避免这种工作模式所需的数据量最好是可配置的。BIC的这个优选实施例具有一个灵活的可以适应最多2048个全双工时隙、缓存最多8个帧的可升级结构。这种配置使网络处理器可以读呈一个自然的8字节四倍字或“宽字”的TDM数据，以按网络处理器总线的每个读周期传送相当1毫秒的数据。当然，这些技术规格可以随着可得到处理器的改善而改变，这并不背离本发明的原理。
如一开始所指出的那样，关键是避免需要昂贵的DSP硬件和软件的回声消除。BIC要排多到每个时隙8个帧(或字节)的数据的队，这是在最初阶段的8 x 125μs或1毫秒的延迟。工业标准(和实际的QOS)允许不需要回声消除的总延迟最大为35毫秒。8个字节的数据构成一个小的分组，因而分组就多，但是在回声时间限制内本体系结构适应这种业务，如下面所要说明的那样。
BIC接收部件缓冲存储器的工作情况
图17示出数据流入BIC接收部件(图16A的1610)的缓冲存储器的情况。最好是，在这个图中的缓冲存储器配置成呈现为一个具有等于相应网络处理器数据总线规格(例如如图所示的“IX总线四倍长字”)的宽度的有效并行端口。存储器的每个列，例如列1720和1722，相应于一个帧的数据，即宽为一个字节、长为128个时隙。在这个实施例中，有8列RAM表示8个帧(64比特)的数据。
在工作中，从在右边的第一列RAM(1724)内的第一个字节开始存储进入缓存器的TDM数据；一次一个字节地自顶到底继续存储接收到的数据，直到以字节(1726)结束第一帧。(回想一下，串行TDM流由图16A的串并行变换器1611转换成数据的一些字节。)然后，填充下一个帧的存储器(1722)，在图中同样是自顶到底；等等，在图中从右到左。这个过程一直重复到总共8个帧的最后一个字节写入存储单元1730。
同样应指出的是“接收”和“发送”方向由单独的模块处理，用于同时操作，如图16A所示。此外再回想一下，在本说明书中，所谓“接收”通常是指TDM至IXP数据流动方向，而“发送”是指IXP至TDM数据流动。(然而，在BIC内“接收”的数据不久就在网络处理器发送缓冲器内结束，提供净荷随后在分组内发送给例如一个以太网端口，如下面所述。)一旦在BIC接收缓冲器内收集到8个帧，BIC接收部件逻辑电路将数据可卸载通知网络处理器。作为响应，网络处理器启动一个读程序，逐时隙并行卸载所有8个帧缓冲器。这个传送过程下面还要结合网络处理器的操作进行说明。
然而，关键性的是BIC缓冲存储器不断接收和缓存进入的TDM数据，甚至在它正在将数据卸载给网络处理器时，因为TDM流是实时不间断的。这个要求可以按如下所述达到。图18更为具体地示出了一个接收缓冲器(1610)内的例示性存储器结构。图18示出了9条存储器，标为RAM0至RAM8。每个RAM条(每个存储单元)是16比特或2字节宽。因此，在这个模块中9个RAM块可以存储两个流或高速通道(HWY)，因此模块可以缓存最多16个TDM高速通道各8个帧。接收到的语音数据如上所述一次8个字节从这个模块读出，为每个字节保留一个特定的时隙的一个不同的帧的表示。因此，每个64比特的IX总线读取含有对于这个时隙的一个毫秒的语音数据(每帧125毫秒乘8个帧)。
在一个实施例中，有如图18所示的9条RAM，即使一次只可以读8条。剩下的这一条RAM始终可供IX总线接入使用，虽然另一个RAM块正在填以TDM数据。这种配置使网络处理器有一段125毫秒的时间在出现溢出前清空整个接收RAM，这有助于消除由于多个同时接入而引起数据损坏的可能性。
在这种配置中，在读出数据时，有一个高速通道切换信号指出从一个给定的RAM块中哪个数据(高低字节或低位字节)是“活动”字节。概括地说，一个活动存储条可用来存储进入的数据，而“非活动”或者说备用RAM条可用来向并行总线接口传送先前存储的数据字节。所标示的“活动”RAM条不断周转；随着一个装满，就使下一个成为活动的。在收集到8个帧后，接收就绪标志置位，在接着的网络处理器读访问期间从“非活动”条读出数据。备用RAM条然后在下一个8帧的循环期间成为活动帧0，从而使活动标志以“循环”方式轮转。接收模块内的RAM最好具有寄存的输出，以改善在对于IX总线数据的RAM输出与BIC输出寄存器之间的定时限制。
接收和发送模块(在图16A中分别为1610和1630)在适应简化软件操作时可以同步。具体地说，在两个模块同时启用时，接收模块并不开始对帧计数，直到首先完成网络处理器发送传送。这个同步步骤具有两个优点：第一，环回模式将使写入BIC的同样数据在8个帧后从BIC读出。第二，发送就绪信号将在接收就绪标志前一个帧出现，因此将网络处理器的负担分摊给两个帧。CSR在可以用软件实现时可用来控制各种同步模式。
所例示的体系结构可以在大约64微秒内处理2,000个信道，但对于有些以太网来说数据率是个难题。另一种配置对网络连接要求不多。它包括一个附加缓存器或存储池；这个池可以指定为工作或备用池。例如，每个信道可以增添一个可存储8个帧的附加存储器。这使得在卸载先前存储的数据的同时可以缓存另外的8个帧。采用双缓存，可用8个帧的时间或者说整整一个毫秒来卸载非活动存储条，如果必要的话。附加存储器可以增添在BIC ASIC或SOC内。
BIC发送部件缓冲存储器的工作情况
BIC发送模块(1630)处理发送方向的传送，包括数据缓存和处理器总线信令。数据从发送模块以串行方式发送，因此这个模块取并行RAM字节，将它们串行化后输出到TDM总线(1632)上。再来看图16A，发送模块1630包括一个并行-串行变换器1631，连接成将TDM数据字节加到CHI总线1632上。在一个例示性的配置中，模块1630含有每个高速通道5个128 x 16个RAM块，即4个RAM块加一个备用块。它可以在单个电路板缓存最多16个8帧深的TDM高速通道。发送语音数据从网络处理器总线1620一次写入这个模块8个字节，每个字节含有相应时隙的一个不同的帧(125μs采样)。当然，可以改变这种配置，例如在一个总线写周期内传送任何从2个到16个的字节，这取决于网络处理器、处理器总线规格、速度等。
下面来看图20，图中将一个例示性的实施例中的发送模块RAM缓存器例示为一些分别标为“RAM0”-“RAM4”的RAM条。5个128x16的RAM块组织成如图所示，每条存储两个帧的数据。在发送模块就绪准备接收数据时，它通过将发送就绪标志置位通知网络处理器。接着这个标志，IXP如上面所说明的那样发送数据。发送控制模块将这数据存入图20的RAM结构，选择“非活动”RAM条来存储。始终保留当前“活动”条，用于将TDM数据卸载到本地TDM总线上。在图20中，活动条示为“备用RAM条”。活动条不断周转，使8个帧可以写入发送RAM，同时保护当前正在卸载本地TDM数据的条。最好，发送控制模块可以单独地启用/停用。例如，这可以用CSR来实现。在停用时，这个模块可用来跟踪从IX总线写入的时隙，但帧计数器不会加1，因此TDM数据不会从BIC RAM写到TDM总线上。
在图6A这个方框图中概括地示出了在网络处理器与BIC之间基本的数据流动情况。图6A示出了与BIC 604连接的网络处理器602。网络处理器配置有一个MAC接收缓存器，它将数据从MAC接收缓存器写入(606)BIC发送存储器。相反，BIC配有一个接收缓存器(610)，它由网络处理器(602)的读操作(612)卸载。网络处理器配有(内部或外部)一个MAC发送缓存器，用于与以太网或其他分组交换信道的连接。
网络处理器的操作和编程
图7A和7B示出网络处理器在本发明的环境中的工作情况。适当的网络处理器的一个例子是美国英特尔公司的IXB1200。这个处理器包括6个集成的可编程、多线程(四个线程)微引擎和一个“Strong Arm”RISC处理器内核。IXB1200通过图3中的64比特数据总线(349)与一个最多256MB的SDRAM对接，单独的32比特SRAM总线(342)支持最多8MB的同步SRAM(344)和8MB引导ROM(FLASH 325)。该ROM和SDRAM可用来将设备编程成通常进行如下操作。
首先来看图7B，在(705)，预先检查从以太网MAC或其他分组交换接口(730)接收到的分组，检测出管理分组(与数据分组不同)。管理分组送至ARM(RISC处理器)(708)，因为它处理网络处理器的管理和配置任务。它的任务之一是维护存储器内的活动呼叫表(731)。因此，可以从主机处理器接收到一个带有建立(或者撤消)一个呼叫连接的指令的分组。ARM按此更新它的活动信道映射(731)。它还用这信息动态地配置TSI，如前面所述；在图7A中概括地示为维护配置数据(706)。管理分组还可以使处理器更新系统状态或警报(710)。这些和其他一些与主机或系统处理器(未示出)的通信可以通过诸如PCI总线之类的公共微处理器总线或者通过本地网络进行。可以为与ARM的通信提供串行连接(例如RS-232)，以在没有主机处理器的情况下寻找故障和进行开发工作。非管理分组被识别(705)，然后确定非管理分组的类型(760)，确定SDRAM地址(762)，剥去报头(764)，最后将数据写入SDRAM存储器(766)。
下面来看图7A，图中示出接收操作。从图的右上方开始，BIC接口(320)如上面所述提供缓存的数据，通知网络处理器读数据就绪。回想一下，处理器必须在用新的数据装满可用的“活动”存储器所用的时间内卸载整个接收缓冲器的“非活动”存储器。在实际应用中，为此提供了至少一个或两个帧的“额外存储器”，在后面的例子中允许用250微秒执行2K次读网络处理器总线。在一个给出的优选商用实施例中，可以用工作存储器的一个完整的补充即8帧来双缓冲总线传送。
在网络处理器，每个微引擎具有它自己的从总线接收数据的寄存器。这样，每个微引擎能以内核速度(通常为160-200MHz量级)执行四个并行线程。可以指配一个线程将数据，例如8个字节，收入它的寄存器。第二个线程可以将数据移入SDRAM。第三个线程可以建立一个分组，增添报头信息等。在这样进行时，第二微引擎可以用第一线程接收数据，用第二线程将数据移入SDRAM，等等。因此，这些微引擎交错从总线取数。这种并行性使数据可以立即得到处理和建立分组。同样可以指配其他微引擎同时接收和分析进入的分组、分拆净荷和将数据写入总线。
通过对进入的字节进行计数(或者根据存储器地址)，软件确定对于所指示的协议一个完整的净荷是否到达(726)。如果还没有接收到一个完整的净荷，就将当前的字节存入SDRAM，继续循环(728)。在已经存储了一个完整的分组净荷时(728)，对它进行如下处理。下面来看图7A的左下方，这个过程包括：在与所关注的当前信道相应的指针地址从SDRAM存储器读出数据(730)；确定编址类型(732)(SAR、ATM、Sonet、SDH、以太网等)；确定MAC地址(734)；为分组增添一个MAC报头(736)；确定报头或帧类型(738)(Sonet、ATM等)；按照标明的类型将报头或帧装入分组(740)；以及将分组发送给以太网MAC(742)或者其他所注明的I/O端口。注意，可以指配一个微引擎线程进行分组封装，而另一个线程可以处理与一个MAC或其他输出信道的对接。这样，数据可以在软件控制下以很高的速度按照很多种协议中的任何协议封装。此外，可以将数据或分组发给如在别处提到的各种I/O端口。
图6B示出了一个送出的分组的例子，它是通过以太网封装的IP语音。图8更为详细地示出这些字段和将RTP(实时传送协议)数据报作为在一个IP(因特网协议)上的UDP(用户数据报协议)内的净荷通过以太网物理帧承载的典型封装分层结构。在图中注明了每个层次的各个字段，它们通常是众所周知的，因为它们反映的是IETF和其他工业标准。例外的是IP分组，由于图中的空间太小，无法列出各个字段，因此示于下面的表中：
表2.IP分组报头字段
名称      字段        注释           比特
 
VERS 1 IP协议版本 0-3
HLEN 2 报头长度(32比特字)(typ.5) 4-7
业务类型 3 优先权，延迟，吞吐量，可靠性 8-15
总长度 4 以八位字节为单位的数据报总长度(64k) 16-31
标识符 5 标识片段的ID号码 32-47
标记 5 分段控制 48-51
片段偏移量 6 分段离数据报报头的偏移量 (等)
驻留时间 7 数据报驻留的最大时间
协议 8 在一个网络帧内的同样类型字段
 
报头校验和 9 检验报头的完整性
源IP地址 A 发送方的32比特IP地址
目的地IP地址 B 预定接收方的32比特IP地址
IP选项 C 可选；测试和调试
填充 D 填充到所规定的最小分组长度
数据 也称为净荷
再来看图16B，BIC的CPU接口模块最好配有一些控制和状态寄存器，主要用来方便与网络处理器相互作用。这些寄存器最好包括接收计数(1660)和发送计数(1662)，以使网络处理器软件可以监视BIC缓存器指针的位置。溢出状态比特(1664)和帧计数(1666)提供如它们的名称所意味的状态。分组长度控制寄存器，即接收分组长度寄存器(1650)和发送分组长度寄存器(1652)允许网络处理器总线接入长度可配置的BIC和BIC接入网络处理器总线。这个特点使软件能忽略所有高于一个可编程水平的所有高速通道和时隙。高速通道启用屏蔽使各用户可以三态单独TDM输入高速通道。控制寄存器(1658)包括发送和接收启用，以分别启用相应的BIC部件。控制/状态寄存器CSR(1668)包括一个允许软件将系统复位到一个规定的加电复位状态的软件复位比特。当然，类似的功能可以用对控制和状态寄存器的各种重新配置来实现。非数据通信通过“慢端口”总线或类似的控制信道进行，这取决于具体的处理器。
如读者现在可以看到的那样，所介绍的这种体系结构是高度可升级和灵活的。图9A示出一种将84个T-I线(大约2,000个信道)中一些集中入单个SONET/0C3管道的集线器应用。这种实现只需要在基本体系结构上再增加一个SONET/0C3 I/O端口，或者用SONET/0C3 I/O端口代替以太网端口。对网络处理器改变软件可以执行适当的SONET协议。例如，图13示出了这种体系结构采用一个光接口的变形。这个和其他的物理接口可以方便地由本发明的单板实施例内的PMC(“子卡”)提供。图9B示出了一个与上面详细说明的实施例相应的TDM桥，用来处理从H.110总线到4个以太网端口(以及相反方向)的TDM流。然而，这种应用可以配置成跳过IP封装而直接将TDM传送给以太网。图10A示出一种SAR应用，可以例如用于ATM与OC/3对接的环境。这种应用，包括AAL2的实现，也可以用与上面所说明的相同的基本体系结构以软件实现。图10B示出了一种多路复用应用，其中672个DS0信道有些可以在主机/软件的控制下切换为一个T-3连接。使用例如84个T-I连接的电缆管理问题可以通过将这些连接多路复用成最多三个T-3连接得到缓解，需要的只是三个BNC电缆连接器。
图14示出本发明的另一种配置和应用。在图14中，如上面所说明的TDM桥系统概括地示为“桥路由器”(1400)。可见，在这种配置有8个以太网连接(1402)的情况下，可以提供总共最多800兆比特的带宽。桥(1400)连接到一个H.110总线上，如上所述，用来发送和接收最多2k个全双工语音信道。一个附加的I/O端口实现SONET连接(1510)。SONET接口(市售)具有可以处理大约4k个时隙或者说2k个全双工连接的容量，类似于H.110总线的带宽，大致等于84个T-1连接。在这个例子中的网络处理器被编程以使TSI和BIC包含附加的SONET端口。在这点上，设备可以用作一个桥、集线器或路由器。例如，可以将TDM数据转给SONET连接，如虚线(1412)所示。在SONET缓存器装满时，附加的呼叫可以从H.110总线传送给一个或多个以太网连接，如虚线(他1414)所示，一些选定的流或呼叫在需要时可以传送给这三个接口中的任何接口或从这三个接口中的任何接口传送，例如虚线(1420)所示。这些操作有点类似于一个增添/分出多路复用器的操作。这些特点可以用上面所述的方法和设备，与适应缓存SONET接口的附加存储器一起以软件实现。作为一个实际问题，SONET接口可以方便地通过PMC站点添加给一个小型PCI板装置。
对于熟悉这个技术领域的人员来说，在不背离本发明的基本原理的情况下可以对以上说明的本发明的实施例的细节作出许多改变是显而易见的。因此，本发明的范围应仅由所附权利要求书确定。

Claims (29)

1.一种缓冲接口系统，用于将一个连续的串行TDM数据流接至一个网络处理器，所述接口系统包括：
一个输入端口，用来接收至少一个串行TDM数据流，每个数据流包括与一个公共的帧脉冲信号同步的连续的一系列时域多路复用时隙，每个时隙分别与一个用于传送数字语音内容的虚拟信道相应；以及
一个与所述输入端口连接的接收部件；
所述接收部件包括一个串-并行变换器，用来将每个时隙的串行数据流变换成一个相应的数据字节，以及
所述接收部件还包括一个存储所述数据字节的接收存储器；
其中，所述接收存储器包括至少两个逻辑接收存储条，每个所述接收存储条有选择地可配置为一个可存储由所述串-并行变换器提供的一系列所述数据字节的活动存储条，或者为一个可将先前存储的数据字节传送给网络处理器的非活动存储条；以及
其中，所述接收部件还包括控制接收存储器的装置，以便将所述进入的数据字节存入所述存储条中的一个活动存储条，同时将先前存储的数据字节从非活动存储条同时传送给网络处理器，从而处理输入端口上的实时TDM数据流。
2.一种按照权利要求1所述的接口系统，其中所述接收存储器包括N+1个随机存取存储器块，安排成每次将所述存储器块中的一个选定存储器块配置为一个活动存储器块，同时将剩下的N个存储器块配置为用来将先前存储的数据字节同时传送给网络处理器的非活动存储器块，N为一个正的非零整数。
3.一种按照权利要求2所述的接口系统，其中每个存储器块包括至少128个字节，用来存储与一帧TDM数据相应的数据。
4.一种按照权利要求2所述的接口系统，其中每个存储器块包括128个16比特的字，可选为用来存储与来自两个流中的每个流的一帧TDM数据相应的数据的高位和低位字节。
5.一种按照权利要求1所述的接口系统，其中所述接收存储器包括用于连接多个非活动存储条中各字节的装置，以便形成一个用于并行传送给网络处理器的宽字。
6.一种按照权利要求1所述的接口系统，其中所述接收存储器包括9个随机存取存储器块，安排成每次将所述存储器块中的一个选定存储器块配置为一个活动存储器块，同时将剩下的8个存储器块配置为非活动存储器块，并且其中，所述接收存储器包括用于卸载和连接所述8个非活动存储条中各读取字节的装置，以便形成一个用于宽边传送给网络处理器的8字节的宽字，所述宽字包括与所述时隙中一个选定时隙相应的8字节数据。
7.一种按照权利要求1所述的接口系统，所述接口系统包括一个整数M页随机存取存储器，每页存储器包括相应的N+1块所述随机存取存储器，每页安排成缓存和装配一个提供给输入端口的附加TDM数据流。
8.一种接口系统，用于对接与一个并行数据总线连接的一个网络处理器，以便产生一个连续的串行TDM数据流，所述接口系统包括：
一个与所述并行数据总线连接的发送部件，用来缓存和安排接收到的并行数据字节，以便形成串行TDM数据流；以及
一个TDM输出端口，用来发送串行TDM数据流，所述串行TDM数据流包括与一个公共的帧脉冲信号同步的基本连续的一系列时域多路复用时隙；
所述发送部件包括一个发送存储器，用来存储所接收的数据字节；
所述发送存储器包括至少两个逻辑发送存储条，每个发送存储条的容量可以存储用来串行化成一帧串行TDM数据的多个所述数据字节；
其中，每个发送存储条有选择地可配置为一个可卸载所存储的数据字节的活动存储条，或者为一个可按原样存储从并行数据总线接收到的数据字节的非活动存储条；以及
其中，所述发送部件包括一个并行-串行变换器，用来将每个所存储的数据字节变换成TDM数据流的一个相应时隙；以及
其中，所述发送部件还包括用于将所接收的数据字节存入非活动存储条，同时将先前存储的数据字节从一个活动存储条同时传送给并行-串行变换器的逻辑单元。
9.一种按照权利要求8所述的接口系统，其中所述发送存储器包括N+1个随机存取存储器块，安排成每次将所述存储器块中的N个选定存储器块配置为非活动存储器块，同时将剩下的存储器块配置为用来将先前存储的数据字节同时传送给并行-串行变换器的活动存储器块，N为一个正的非零整数。
10.一种按照权利要求8所述的接口系统，其中：
所述并行数据总线与发送存储器连接，用来在单个宽边写操作中将一个多字节数据单元存入多个非活动存储条，将每个数据字节存储在这些非活动存储条中一个相应的非活动存储条中，使得随后相继读这些存储条中一个选定存储条会产生一系列与一帧TDM数据相应的字节。
11.一种按照权利要求10所述的接口系统，所述接口系统还包括一个CPU接口部件，所述CPU接口部件包括一个控制接口，用来控制与一个网络处理器的通信；所述控制接口包括至少一个允许可配置长度的网络处理器总线接入的分组长度寄存器。
12.一种系统，用于将一个连续的串行TDM数据流接至与一个并行数据总线连接的一个网络处理器，所述接口系统包括：
一个输入端口，用来接收至少一个串行TDM输入数据流，每个输入数据流包括与一个公共的帧脉冲信号同步的连续的一系列时域多路复用时隙，每个时隙分别与一个用于传送数字语音内容的虚拟信道相应；
一个与所述输入端口连接的接收部件，包括一个接收缓冲存储器，用来装配所接收的TDM输入数据，以便形成并行数据的第一字节；
一个输出端口，用来发送至少一个串行TDM输出数据流；
一个与所述输出端口连接的发送部件，包括一个发送缓冲存储器，用来分拆并行数据的第二字节，以便形成串行输出的TDM数据；以及
一个并行总线，与所述接收部件连接，用来将并行数据的所述第一字节传送给一个所连接的网络处理器，而且与所述发送部件连接，用来将并行数据的所述第二字节从所连接的网络处理器同时传送给所述发送部件。
13.一种按照权利要求12所述的接口系统，所述接口系统还包括一个CPU接口部件，所述CPU接口部件包括一个控制接口，用来控制与一个网络处理器的通信。
14.一种按照权利要求13所述的接口系统，其中所述CPU接口部件包括至少一个控制寄存器。
15.一种按照权利要求14所述的接口系统，其中所述控制寄存器包括至少一个分组长度寄存器。
16.一种按照权利要求13所述的接口系统，其中所述CPU接口部件包括一个接收计数(1660)寄存器和一个发送计数(1662)寄存器，以允许网络处理器分别监视接收和发送部件缓冲存储器。
17.一种按照权利要求13所述的接口系统，其中所述CPU接口模块包括至少一个状态寄存器，用来与网络处理器联络。
18.一种按照权利要求17所述的接口系统，其中所述状态寄存器包括接收计数寄存器、发送计数寄存器和溢出状态比特寄存器中至少一个。
19.一种按照权利要求12所述的接口系统，其中所述接收部件包括用于在缓冲存储器内的数据已准备好可以卸载时通知网络处理器的逻辑。
20.一种按照权利要求12所述的接口系统，其中所述接收部件包括一个备用缓冲存储器和用于在缓冲存储器内的数据已准备好可以卸载时通知网络处理器的逻辑，而且还包括用于在缓冲存储器内的数据正在卸载到网络处理器的同时将数据存入备用缓冲存储器的逻辑。
21.一种包括一个配置成用于一个主电信系统的电路板的TDM桥，所述TDM桥包括：
一个安装在所述电路板上的第一输入连接器，用来接收遵从预定协议的TDM输入数据，所述TDM数据包括至少一个由连续的一系列时域多路复用时隙组成的流，每个流与一个公共的帧脉冲信号同步，而且每个时隙分别与一个用于传送数字语音内容的虚拟信道相应；
一个安装在所述电路板上并与所述第一输入连接器连接的时隙交换装置，用来可控地选择TDM输入数据的至少一个时隙，并将所选时隙的串行数据提供给一个本地总线；
一个安装在所述电路板上并与本地总线连接的缓冲接口部件，用来接收所选的TDM数据并形成宽数据字，每个宽数据字包括多个数据字节，而且每个宽数据字内的所有数据字节与TDM输入数据的一个所选时隙信道相应；
一个在电路板上实现的并与所述接口部件连接的网络处理器总线，用来接收宽数据字；
一个安装在所述电路板上并与所述网络处理器总线连接的网络处理器，用来形成一系列封装由缓冲接口部件在网络处理器总线上提供的宽数据字的数据分组；以及
一个安装在所述电路板上的输出连接器，用来将所述数据分组发送到一个与该输出连接器连接的分组交换网络上。
22.一种按照权利要求21所述的TDM桥，其中所述宽数据字每一个都包括最多8个字节，相应于对于每个活动时隙的8帧TDM数据或者1毫秒的采样语音内容。
23.一种按照权利要求22所述的TDM桥，所述TDM桥包括用于将所形成的数据分组发送到一个IEEE 802.3网上的装置。
24.一种按照权利要求22所述的TDM桥，所述TDM桥包括用于将所形成的数据分组发送到一个ATM网上的装置。
25.一种按照权利要求22所述的TDM桥，所述TDM桥包括用于将所形成的数据分组发送到一个SONET网上的装置。
26.一种按照权利要求22所述的TDM桥，其中所述宽数据字包括个数等于网络处理器总线的数据信号线数的比特，用于在单个读操作中传送给网络处理器。
27.一种将TDM数据桥接至一个分组交换网而不用回声消除的方法，所述方法包括下列步骤：
接收一个TDM数据流，所述数据流包括与一个帧脉冲信号同步的连续的一系列时域多路复用时隙，而且每个时隙分别与一个用于传送数字语音内容的虚拟信道相应；
将TDM流的各比特在每个时隙边界变换成一个相应的字节，从而形成与TDM流相应的连续的一系列字节；
提供N+1个存储条，其中N为一个正整数；
将所述一系列字节中的第一帧存入这些存储条中的第一存储条；
将所述一系列字节中的每个后续帧存入这些存储条中的下一个后续存储条，直到数据的N个帧分别存储在相应的存储条内；
将所述一系列字节的下一个后续帧存储在第N+1个存储条内；以及
在存储所述一系列字节的所述下一个后续帧的同时，将数据的前N个帧从前N个存储条同时卸载到一个处理器；
响应下一个帧脉冲信号，轮转这些存储条；然后
以不间断方式重复所述存储和卸载所述一系列数据字节的步骤，用于连续实时操作；以及
在处理器内同时封装宽数据字，以形成一系列承载TDM数据的数据分组；以及
将所述一系列数据分组发送到一个分组交换网上。
28.一种按照权利要求27所述的方法，其中所述卸载步骤包括下列步骤：
并行读取N个存储条中每个存储条的第一字节，从而读取第一时隙的N个字节；
连接所有N个字节，形成第一时隙数据的宽字；
将所述宽数据字写入一个处理器；以及
对于所述流内每个后续时隙重复所述读取、连接和写入步骤。
29.一种按照权利要求28所述的方法，其中每个读取步骤包括并行读取N个存储条中每个存储条的多个字节，用于同时传送给处理器。
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