JPH1013432A - ２次元配列メモリを用いたセル遅延揺らぎ吸収装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル通信システムに使用されるＡＴＭ
伝送機器に備えられるセル遅延揺らぎ吸収機能におい
て、バッファに対する書き込み及び読み出しアドレスの
計算を簡素化し、回路及びソフトウェア規模を縮小し削
減することを目的とする。 【解決手段】 バッファメモリ手段に２次元配列メモリ
手段101を用いることで、書き込み及び読み出しのアド
レス生成を行アドレス生成手段104，106と列アドレス生
成手段105，107に分割する。行アドレスと列アドレスを
個別に制御し、列アドレスは有効データ範囲を示し、行
アドレスは揺らぎ吸収の動的制御を行うことによって、
時分割多重化で帯域制限や複数チャネルが束ねられたユ
ーザーデータをセル分解及びユーザーフレームの組立ま
でを１つのバッファメモリで処理可能なセル遅延揺らぎ
吸収機能が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル伝送シス
テムに用いる、非ＡＴＭインタフェース端末接続用のＡ
ＴＭセル組立／分解装置、特にセル遅延揺らぎ吸収装置
に関するものである。

【０００２】

【従来の技術】従来、セル遅延揺らぎ吸収バッファ、す
なわち装置としては、例えば特開平４−156025号公報，
特開平４−177945号公報，特開平４−179341号公報など
に記載されたものが知られている。図13は従来のセル遅
延揺らぎ吸収方式の概略の構成を示しており、これは１
次元配列のメモリ素子を用いてバッファメモリ(ＦＩＦ
Ｏメモリ)1301を形成するとともに、書き込みアドレス
生成手段1302、読み出しアドレス生成手段1303、アドレ
ス比較・設定制御手段1304、書き込み制御手段1305、及
び読み出し制御手段1306から構成されている。セル1307
が到着すると、書き込みアドレス生成手段1302がバッフ
ァメモリ1301にセルを書き込むアドレスを出力し、書き
込み制御手段1305がタイミングを制御してバッファメモ
リ1301に格納する。一方、読み出し制御手段1306は位相
比較発振器などを用いて生成されたジッタの少ないタイ
ミングをもとにバッファメモリ1301内の情報を読み出
し、それの次段にセル1308を送出する。この際、読み出
しアドレス生成手段1303がバッファメモリ1301から情報
を読み出すアドレスを生成する。それぞれのアドレス生
成手段1302，1303は、バッファメモリ1301の１ワードを
読み書きするとアドレスに１を加えて次のアドレスとす
る。アドレス比較・設定制御手段1304は、常に書き込み
アドレス生成手段1302の出力アドレスと読み出しアドレ
ス生成手段1303の出力アドレスとを比較し、バッファメ
モリのオーバーフロー／アンダーフロー、揺らぎ吸収範
囲の逸脱等を検出してそれぞれのアドレス生成部が出力
するアドレスを初期化する。

【０００３】図14に従来の技術を用いた装置例を示す。
図14(a)は専用線エミュレーションを行うセル化伝送装
置の受信部のブロック図であり、図14(b)は多チャネル
を扱うセル化伝送装置の受信部のブロック図である。

【０００４】図14(a)において、セル化伝送装置受信部1
401は、ＡＴＭ伝送路インタフェース手段1402とＡＴＭ
セル同期手段1403とセル遅延揺らぎ吸収手段1404とセル
分解手段1405と伝送制御情報生成手段1406と時分割多重
化手段1407と端末インタフェース手段1408と設定・監視
手段1409とから構成されている。ＡＴＭ伝送路1411から
セル1410を受信すると、伝送路インタフェース手段1402
で伝送フレームを終端し、ＡＴＭセル同期手段1403でセ
ルを識別し、図13に示す構造のセル遅延揺らぎ吸収手段
1404で伝送に伴う遅延の揺らぎを吸収し、セル分解手段
1405でセル内に多重化されたユーザーデータを復号し、
伝送制御情報生成手段1406で生成した伝送制御情報と時
分割多重化手段1407で多重化され、端末回線のフレーム
を構成し、端末インタフェース手段1408で電気レベル変
換を行った後、出力フレーム1412として端末1413に送出
される。ここで、伝送制御情報生成手段1406では、フレ
ーム同期、誤り検出などの端末回線上の伝送制御情報
と、未使用領域に多重化された固定パターンを生成す
る。

【０００５】図14(b)において、セル化伝送装置受信部1
421は、ＡＴＭ伝送路インタフェース手段1422とＡＴＭ
セル同期手段1423とチャネルごとにセルを振り分けるセ
ル分配手段1424と、扱うチャネル数に応じたセル遅延揺
らぎ吸収手段1425及びセル分解手段1426の組と、伝送制
御情報生成手段1427と時分割多重化手段1428と端末イン
タフェース手段1429と設定・監視手段1430とから構成さ
れている。ＡＴＭ伝送路1432からセル1431を受信する
と、伝送路インタフェース手段1422で伝送フレームを終
端し、ＡＴＭセル同期手段1423でセルを識別し、セル分
配手段1424でチャネルごとにセルを振り分ける。図13に
示す構造のセル遅延揺らぎ吸収手段1425とセル分解手段
1426はチャネルごとに１組ずつ用意され、セル分配手段
1424で振り分けられた特定チャネルのセルを扱い、各チ
ャネルごとのユーザーデータを復号する。伝送制御情報
生成手段1427で生成した端末回線上のフレーム同期や誤
り検出などのための伝送制御情報と各チャネルのユーザ
ーデータを時分割多重化手段1428で多重化して端末回線
上の伝送フレームを構成し、端末インタフェース手段14
29で電気レベル変換を行い、出力フレーム1433を時分割
多重化回線用の交換機1434等に送出する。交換機1434は
複数の端末1435を収容し、それぞれの端末の通信に各チ
ャネルを動的に割り当てて通信を行う。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のセル遅延揺らぎ吸収装置においては、セル内の情報
を復号化するための外づけ回路が必要であり、基本的に
１つのチャネルのセル流を扱う装置のため複数のチャネ
ルのセルを扱う際にはアドレス生成制御が複雑になるか
もしくはチャネル数に応じた複数の揺らぎ吸収手段を必
要とするという問題を有していた。

【０００７】本発明は、上記従来の問題を解決するもの
で、実現回路等の規模を縮小し、低コスト、高信頼性を
実現する優れたセル遅延揺らぎ吸収装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】上記問題を解決するため
に本発明は、２次元配列のメモリセルを用い、その行ア
ドレスと列アドレスを個別に制御することにより復号の
際に必要となる制御情報領域の生成や複数のチャネルを
同時に扱うことを可能としたものである。

【０００９】以上により、実現回路等の規模を縮小し、
低コスト、高信頼性を実現する優れたセル遅延揺らぎ吸
収装置を提供することが可能となる。

【００１０】

【発明の実施の形態】本発明の請求項１記載の発明は、
メモリ素子を２次元に配置し、書き込み側の行アドレス
をカウントする手段と列アドレスを生成する手段及び読
み出し側の行アドレスをカウントする手段と列アドレス
を生成する手段をそれぞれ個別に備え、読み出し側の列
アドレスの列アドレス桁上げ信号を用いて行アドレスの
生成を行うこととしたものであり、書き込み、読み出し
の１組のデータ量が互いに素である場合にも、またこの
１組のデータ量が電子回路等で実現の容易な２のベキ乗
ではない場合であっても、それらに関する書き込み、及
び読み出しのアドレス計算を簡略化することができる、
という利点を有する。

【００１１】また、請求項２に記載の発明は、請求項１
記載のセル遅延揺らぎ吸収装置において、書き込み側の
列アドレスの桁上げ信号を用いて行アドレスの生成を行
い、セルペイロードの多重分離手段によってセルペイロ
ードを直接書き込むこととしたものであり、これによっ
てセル分解と遅延揺らぎ吸収を１つのバッファメモリす
なわち吸収装置で実現できる、という利点を有する。

【００１２】また、請求項３に記載の発明は、請求項２
記載のセル遅延揺らぎ吸収バッファすなわち装置におい
て、時分割多重化されたフレーム長と２次元メモリの列
数を一致させるようにしたものであり、時分割多重化に
おける未使用の領域がある場合にセルで伝送されない未
使用領域のデータを出力フレームのフレームごとに生成
する手段が不要になる、という利点を有する。

【００１３】また、請求項４に記載の発明は、請求項３
記載のセル遅延揺らぎ吸収装置において、２次元メモリ
に固定初期値を設定する手段を備えることとしたもので
あり、未使用領域や出力フレームのヘッダなどに固定値
を与える際に、フレームごとに情報を付加する手段が不
要になる、という利点を有する。

【００１４】また、請求項５に記載の発明は、請求項２
記載のセル遅延揺らぎ吸収装置において、任意のタイミ
ングで書き込みアドレスを初期化できる構造とし、この
際の初期値として読み出しアドレスに対するオフセット
を与えるようにしたものであり、伝送路障害により揺ら
ぎ吸収動作点の初期化や伝送中のセル損失による動作点
補正、許容値以上の遅延が発生したことによるアンダー
フローに対する動作点補正、読み出しクロック以上の転
送レートでセルが到着したときに発生するオーバーフロ
ーに対する動作点補正処理が容易に実現できる、という
利点を有する。

【００１５】また、請求項６に記載の発明は、請求項３
記載のセル遅延揺らぎ吸収装置において、書き込みアド
レスと読み出しアドレスの差を出力し、これを平滑化し
た出力により可変周波数発振器を制御して読み出しクロ
ック生成を行うようにしたものであり、ＩＴＵ−Ｔ勧告
などにも規定されている適応クロック型クロック伝送法
に準じたクロック再生を簡素な回路で実現できる、とい
う利点を有する。

【００１６】また、請求項７に記載の発明は、請求項１
記載のセル遅延揺らぎ吸収装置において、チャネルごと
に個別に書き込みアドレス初期値生成手段を備え、セル
多重分離手段によってセルペイロードを取り出し、書き
込み列アドレスをチャネルの番号から一意的に生成し、
１つのセルの到着時に書き込み行アドレスのみをカウン
トすることによって２次元メモリにセルペイロードを書
き込み、複数のチャネルが時分割多重化されたフレーム
のフレーム長と２次元配列メモリの列数を一致させるよ
うにしたものであり、複数のチャネルに対して１つの手
段でセル分解、及び遅延揺らぎ吸収が実現できる、とい
う利点を有する。

【００１７】また、請求項８に記載の発明は、請求項７
記載のセル遅延揺らぎ吸収装置において、２次元メモリ
に固定初期値を設定する手段を備えることとしたもので
あり、時分割多重化された未使用チャネルに対して出力
フレームのフレームごとに未使用情報を生成する手段が
不要になる、という利点を有する。

【００１８】以下、本発明の斬新な構成並びに作用効果
のより良き理解のために、それを具現した３つの実施の
形態について、図１から図12を参照して説明する。

【００１９】（実施の形態１）図１は本発明をセル伝送
装置に適用した場合の基本部分(以降、揺らぎ吸収部と
呼ぶ)のブロック構成を示している。図１において２次
元配列メモリ手段101は到着セル109を一時的に格納する
ものであり、書き込み制御手段102は到着したセル109を
２次元配列メモリ手段101に格納する際のタイミングな
どの制御を行う。また、読み出し制御手段103は遅延揺
らぎを吸収した出力フレーム110のデータを２次元配列
メモリ手段101から取り出す際のタイミングなどの制御
を行うものである。書き込み行アドレス生成手段104及
び書き込み列アドレス生成手段105はそれぞれ、２次元
配列メモリ手段101への書き込みの行アドレス及び列ア
ドレスを生成するカウンタ回路であり、読み出し行アド
レス生成手段106、及び読み出し列アドレス生成手段107
はそれぞれ、２次元配列メモリ手段101からの読み出し
の行アドレス及び列アドレスを生成するカウンタ回路で
ある。書き込み列アドレス生成手段105の桁上げ信号は
書き込み行アドレス生成手段104のアドレス更新入力に
接続されている。読み出し列アドレス生成手段107の桁
上げ信号は読み出し行アドレス生成手段106のアドレス
更新入力に接続されている。競合調停制御・監視手段10
8は初期値設定や読み出し、書き込みが同時に要求され
た際の調停などを司る回路またはソフトウェアである。

【００２０】ここで２次元配列メモリの行数をｍとする
一方、２次元配列メモリの列数を出力されるフレーム長
ｎに等しくｎとし、かつ到着するセル109から復号する
出力フレーム110内の情報長をｋ(ｋ≦ｎ)とする。従っ
て、２次元配列メモリ手段101は、ｍ行×ｎ列以上の大
きさを持ち、書き込み行アドレス生成手段104、及び読
み出し行アドレス生成手段106はｍ進カウンタ回路であ
り、書き込み列アドレス生成手段105はｋ進カウンタ回
路、読み出し列アドレス生成手段107はｎ進カウンタ回
路である。

【００２１】以上のように構成された揺らぎ吸収部につ
いて、図２から図５を用いてその動作を説明する。図２
は実施の形態１における装置例、セル化伝送装置受信部
のブロック図である。図２において、セル化伝送装置受
信部201は、ＡＴＭ伝送路インタフェース手段202とＡＴ
Ｍセル同期手段203とセル遅延揺らぎ吸収・セル分解手
段204と端末インタフェース手段205と設定・監視手段20
6とから構成される。ＡＴＭ伝送路207から本装置ＡＴＭ
セル209を受信し、ユーザー端末208に非ＡＴＭ、つまり
ＳＴＭの連続データ210を送出する。遅延揺らぎ吸収・
セル分解手段204は図１に示した構成をとり、本発明を
実施するものである。到着したＡＴＭセル209はＡＴＭ
伝送路インタフェース手段202によって伝送フレームか
ら取り出され、ＡＴＭセル同期手段203によってセルの
識別が行われる。セル遅延揺らぎ吸収・セル分解手段20
4では伝送に伴う遅延揺らぎを吸収し、セル内に多重化
されたユーザーの連続データ210を取り出す。取り出さ
れた連続データ210は、端末インタフェース手段205によ
って端末208との伝送路フレームに多重化されて、ユー
ザー端末208に送出される。

【００２２】まず、図３(a)を用いて遅延揺らぎを持っ
たセルが到着した場合の２次元配列メモリ101へ書き込
む動作を説明する。書き込み制御手段102はセル109の到
着に応じて競合調停制御・監視手段108に対して書き込
み要求301を行い、競合調停・監視手段108からの書き込
み許可302が得られたところで２次元配列メモリ手段101
の語長に合わせてセルデータを分割し、順に２次元配列
メモリ手段101に書き込む。ここで、書き込み制御手段1
02は２次元配列メモリ手段101の語長に合わせて書き込
み動作を行うため、２次元配列メモリ手段101側ではセ
ルの有効データ長を認識する必要はない。書き込み行ア
ドレス生成手段104の初期値をｉ、書き込み列アドレス
生成手段105の初期値を１とすると、書き込み順303に示
すように、到着したセルに対しまずｉ行１列目から、順
にｉ行ｋ列目に向かってデータを書き込む。ｉ行ｋ列目
の次には書き込み順304に示すように、書き込み列アド
レス生成手段105が桁上げを起こして１に戻り書き込み
行アドレス生成手段104は１カウントして(ｉ＋１)を出
力し(ｉ＋１)行１列目にデータを書き込む。以降、１行
目と同様に(ｉ＋１)行ｋ列目へ向かってデータを書き込
み、ｍ行ｋ列目にデータを書き込んだ次には書き込み順
305に示すように、書き込み行アドレス生成手段104が桁
上げを起こして１行１列目へ戻る。

【００２３】次に図３(b)を用いて復号した出力フレー
ム110を２次元配列メモリ手段101から読み出す動作を説
明する。セル遅延揺らぎを吸収するためには、２次元配
列メモリ手段101からほぼ等間隔で読み出し動作を行う
必要がある。従って、図１における読み出し制御手段10
3は、一定時間間隔で読み出し要求311を競合調停制御・
監視手段108に対して行い、競合調停制御・監視手段108
からの読み出し許可312が得られたところで読み出し動
作を開始する。読み出し行アドレス生成手段106、読み
出し列アドレス生成手段107の初期値をそれぞれ１とす
ると、読み出し順313に示すように、到着したセルに対
しまず１行１列目から、順に１行ｎ列目に向かってデー
タを読み出す。１行ｎ列目の次には読み出し順314に示
すように、読み出し列アドレス生成手段107が桁上げを
起こして１に戻り読み出し行アドレス生成手段106は１
カウントして２を出力し２行１列目からデータを読み出
す。以降、１行目と同様に２行ｎ列目へ向かってデータ
を読み出し、ｍ行ｎ列目のデータを読み込んだ次には読
み出し順315に示すように、読み出し行アドレス生成手
段106が桁上げを起こして１行１列目へ戻る。

【００２４】ここで、書き込み行アドレス生成手段104
の初期値をｉとすると、到着した最初のセルはｉ行１列
目から書き込まれる。読み出し側がｉ行目に到達するの
は(ｉ−１)行分のデータを読み出した後となる。従っ
て、セル遅延揺らぎ吸収手段としては(ｉ−１)フレーム
分の定常遅延が設定されたことになる。セルの到着が遅
延した場合は２次元配列メモリ101内の滞留情報量が減
少し、セルが予定より早く到着した場合は２次元配列メ
モリ101内の滞留情報量が増加する。同一メモリセルへ
の書き込み、読み出しアクセスが発生するまでの動作を
有効とすると、到着セルに許容される予定時刻からの遅
延は(ｉ−１)フレーム時間となり、逆に予定時刻より早
く到着することが許容されるセルは(ｍ−ｉ＋１)フレー
ム時間分となる。従って、遅延揺らぎ吸収の初期状態は
遅れ側(ｉ−１)フレーム時間、進み側(ｍ−ｉ＋１)フレ
ーム時間となる。但し厳密には、セルの到着がバースト
トラフィックであるため、最大揺らぎ吸収量は１つのセ
ルに含まれるデータ量分だけ上記値より少なくなる。

【００２５】最後に、セル網による4.5Ｍbit／s専用線
エミュレーションを行った場合のセル遅延揺らぎ吸収部
の動作について図４を用いて説明する。4.5Ｍbit／s専
用線とは、２次群6.312Ｍbit／sの物理フレーム(789bit
×8,000／s)に多重化された4.608Ｍbit／sの情報を伝送
するものであり、図４(a)に２次群6.312Ｍbit／sフレー
ム401の構造を示す。789bitのフレームの内、768bitが
ユーザー情報多重化用領域402であり、ここではその内
の伝送領域403の576bitを使用することで4.608Ｍbit／s
の伝送を行う。残りの192bitは未使用領域404である。
続く16bitは予約タイムスロット405であり、通常使用せ
ず全ビット１とする。残る５bitはフレーム同期や警報
転送の目的の伝送制御用領域406であり、４フレーム周
期で値が規定されている。図４(b)にＩＴＵ−Ｔ勧告な
どの標準に従って組み立てられたセルの構造を示す。53
oct(424bit)のセル411は、５oct(40bit)のセルヘッダ41
2、１oct(８bit)または２oct(16bit)のアダプテーショ
ンヘッダ413、47oct(376bit)または46oct(368bit)のユ
ーザーデータ領域414から構成されている。アダプテー
ションヘッダ413が２octの場合にユーザーデータ領域41
4内のユーザーフレーム401の位置情報が多重化される。
図４(a)における、伝送領域403は隙間なく並べられ、ユ
ーザーデータ領域414に多重化される。図４(c)にセル遅
延揺らぎ吸収回路装置の設定と動作を示す。１つのセル
411には46oct(368bit)または47oct(376bit)のユーザー
データ領域414が多重化される。２次元配列メモリ手段4
21の語長を１bitとし、128行×789列の配列サイズとす
る。動作を開始する前に、２次元配列メモリ手段421の5
77列目から789列目には初期値を設定しておく。未使用
領域404に対応する577列目から768列目の192列(未使用
領域に対応する領域423)と予約タイムスロット405に対
応する769列目から784列目の16列(予約タイムスロット
に対応する領域424)には全１を設定しておく。伝送制御
用領域406に対応する785列目から789列目の５列(伝送制
御用領域に対応する領域425)には２次群フレームの規定
に沿って４フレーム周期の固定パターンを設定してお
く。書き込み行アドレス生成手段104は128進カウンタと
し、その初期状態は65行目、書き込み列アドレス生成手
段105は576進カウンタとし、書き込み列アドレス生成手
段の初期状態は、標準に従い最初に多重化位置情報が含
まれるセル109の到着でアダプテーションヘッダ413内に
記録されている多重化位置情報を基に設定する。セルペ
イロードはユーザー情報領域に対応する領域422内に書
き込み順428に従って、書き込み位置426，427の順に書
き込まれる。読み出し行アドレス生成手段106は128進カ
ウンタとしその初期状態は１行目、読み出し列アドレス
生成手段107は789進カウンタとしその初期状態は１列目
とする。出力フレームは２次元配列メモリ手段421内か
ら読み出し順429に従って読み出される。

【００２６】ここでは初期状態における読み出しと書き
込みのアドレス差が64行となり、図３で説明したとおり
前後に64フレーム、即ち±８msの遅延揺らぎ吸収が可能
となる。さらに読み出し制御手段からの出力データはそ
のまま伝送フレームの形態をしており、電気レベル変換
手段を接続するだけで端末に出力できる。

【００２７】なお、遅延揺らぎ吸収量は、書き込み行ア
ドレスと読み出し行アドレスの差のみで決定されるた
め、遅延揺らぎ吸収のための定常遅延を小さくしたい場
合には初期値の設定値を小さくとり、定常遅延よりも遅
延揺らぎ吸収量を重視したい場合には初期値の設定値を
大きくとればよい。書き込み行アドレスと読み出し行ア
ドレスの初期値の設定値を変更するだけで多様な伝送回
路の遅延揺らぎ吸収に対応することが可能である。

【００２８】ここで、図５を用いて、遅延揺らぎが本遅
延揺らぎ吸収回路配置の能力を超えた場合、伝送路障害
や伝送クロック異常が発生した場合の動作について説明
する。

【００２９】まず、図５(a)はセル遅延が一時的に増
大、もしくはセル分解後のフレーム送出クロック周波数
がセル送出側クロックより低下した場合の動作を示した
図である。網掛け部は有効な情報が格納されている領域
を示している。最終書き込み位置をｉ行ｊ列目とする
と、一定時間間隔で読み出しを続けた結果読み出しアド
レスｉ行(ｊ−１)列目、ｉ行ｊ列目と進み、次のタイミ
ングではｉ行(ｊ＋１)列目に達してしまい、バッファア
ンダーフローとなる。そこで読み出し行アドレス生成手
段の出力値から64を減算し、ｉ行ｊ列目の次には(ｉ−6
4)行(ｊ＋１)列目から読み出すようにする。ここでの演
算は剰余系で行うため、(ｉ−64)が１より小さくなった
ときは128を加算する。その結果、読み出しアドレスが
現在の最終書き込みアドレスに到達するには64行分、す
なわち初期状態と同じ１／8000秒×64＝８msの揺らぎ吸
収能力が復活する。なお、２次元配列メモリの行数を２
のベキ乗にとり、初期状態を中点にとるとここでの演算
が上位ビットの反転のみになり、さらに演算が簡素化で
きる。さらに、ここでは読み出し行アドレスを負方向に
ずらしたが、書き込み行アドレスを正方向にずらしても
同様の効果を得られる。

【００３０】次に、図５(b)はセル遅延が一時的に減
少、もしくはセル分解後のフレーム送出クロック周波数
がセル送出側クロックより高くなった場合の動作を示し
た図である。網掛け部は有効な情報が格納されている領
域を示している。現在の最終読み出し位置をｉ行ｊ列目
とすると、セルの到着により書き込みアドレスがｉ行
(ｊ−１)列目、ｉ行ｊ列目と進み、次のタイミングでは
ｉ行(ｊ＋１)列目に達してしまい、バッファオーバーフ
ローとなる。そこで書き込み列アドレス生成手段の出力
値から64を減算し、ｉ行ｊ列目の次には(ｉ−64)行(ｊ
＋１)列目から書き込むようにする。ここでの演算は剰
余系で行うため、(ｉ−64)が１より小さくなったときは
128を加算する。その結果、書き込みアドレスが現在の
最終書き込みアドレスに到達するには64行分、すなわち
初期状態と同じ１／8000秒×64＝８msの揺らぎ吸収能力
が復活する。なお、２次元配列メモリの行数を２のベキ
乗にとり、初期状態を中点にとるとここでの演算が上位
ビットの反転のみになり、さらに演算が簡素化できる。
そして、ここでは書き込み行アドレスを負方向にずらし
たが、読み出し行アドレスを正方向にずらしても同様の
効果を得られる。

【００３１】図５による説明では、バッファのオーバー
フロー，アンダーフローが実際に発生したときに行アド
レスをずらす処理を行う例を示した。この処理は読み出
しアドレス、書き込みアドレスが一定距離以下になった
とき、もしくは行アドレスだけが同じになったときに行
っても同様の効果を得られる。本発明の特徴は、行アド
レスだけを変更できるところにあり、時分割多重化され
たユーザーデータの位置関係を不変のままでアンダーフ
ロー，オーバーフロー処理することが可能である。図５
(a)より明らかなように、アンダーフロー時に挿入され
るのは直前の同じ多重化位置の情報であり、他の多重化
位置のデータが挿入されるわけではないので特別な処
理、例えば混信防止のためのマスク処理などを必要とし
ない。

【００３２】さらに、回線状態に応じて遅延揺らぎ吸収
量を制御する適応型遅延揺らぎ吸収を行いたい場合に
は、バッファのアンダーフロー，オーバーフローの判定
しきい値に達していない時点でも任意に書き込み行アド
レス，読み出し行アドレスを変更することで遅延揺らぎ
吸収量の制御が可能となる。そこで遅延揺らぎ吸収量の
動的変更制御の動作を説明する。制御内容は初期遅延揺
らぎ吸収量±８msを±２msに変更することとする。±２
msの遅延揺らぎ吸収量は２次元配列メモリの16行に相当
する。そこで、書き込み行アドレスの初期値を読み出し
行アドレスの初期値＋16とし、オーバーフローしきい値
を書き込み行アドレスが読み出し行アドレス＋32以上に
なったこと、アンダーフローしきい値を読み出しアドレ
スが書き込みアドレスに一致したこととすればよい。現
在の動作点をほぼ初期状態に等しい８ms差とすると、読
み出し行アドレスに初期値の差、即ち−48を加算し、オ
ーバーフロー判定値を変更することで制御が完了する。

【００３３】なお、２次元配列メモリ手段は、メモリセ
ルの多少の無駄を許容できる場合には汎用のＲＡＭ(ラ
ンダム・アクセス・メモリ)を用いて構成できる。列数
ｎ以上の２のベキ乗数

【００３４】

【外１】

【００３５】ＲＡＭのアドレス信号線の任意のｘ本(例
えば、０番から(ｘ−１)番)を列アドレス指定に、残り
のアドレス信号線(例えば、ｘ番から上位)を行アドレス
として用いることにより実現できる。さらに、汎用のデ
ュアルポートＲＡＭを用いれば、競合調停制御・監視手
段108の調停機能の一部を含めることが可能であり、よ
り安価に本発明の装置を実現することができる。

【００３６】本発明の実施の形態１によるセル遅延吸収
装置の特性と従来のセル遅延揺らぎ吸収装置の特性を比
較する。

【００３７】本発明のセル遅延揺らぎ吸収装置の実施の
形態１では、セルペイロード部分の書き込みのためにフ
レーム境界部分でのアドレス計算は桁上げ処理だけで実
現しており、セル分解後のフレーム形成のための手段が
省略できており、障害発生時のアドレス補正処理におい
ても書き込み行アドレスもしくは読み出し行アドレスの
一方の変更だけで対応できる。これに対して従来のセル
遅延揺らぎ吸収装置では、フレーム形成のために未使用
領域、フレームの制御領域などの情報生成及び多重化手
段が必要となる上、障害発生時の補正処理においては時
分割多重化位置のずれによる混信を防止するために、補
正後の多重化位置が変わらないよう複雑なアドレス計算
が必要であった。

【００３８】以上のように本発明の実施の形態１によれ
ば、２次元配列のメモリに書き込み，読み出しそれぞれ
について行アドレス，列アドレスを個別に制御すること
により書き込みアドレス計算を簡素化することができ、
セルペイロード部分のみを書き込むことによりセル分解
バッファと遅延揺らぎ吸収バッファの共通化が可能にな
り、出力フレーム長と２次元メモリの列数を一致させる
ことにより、補正アドレス計算の簡素化とフレーム形成
手段を削減することができ、未使用領域に対応する２次
元配列メモリへの初期値設定を可能とすることによりフ
レーム形成時の信号生成手段の削減が可能となり、任意
のタイミングで行アドレスの再設定を可能にすることに
よって単純な制御でアドレス補正が可能となる、といっ
た点で優れた効果が得られる。

【００３９】なお、叙上ではもっぱら各アドレス生成手
段としてカウンタ回路を用いた場合について説明した
が、シフトレジスタなどの他の形態の回路、マイクロプ
ロセッサなどのソフトウェアによるアドレス生成におい
ても実質的に同様の効果を期待できることは詳述するま
でもない。

【００４０】（実施の形態２） 適応型クロック再生 図６は、本発明装置の実施の形態２の基本構成、特にそ
れを含む適応型クロック再生系を示すブロック図であ
る。図６において２次元配列メモリ手段601は到着セル6
09を一時的に格納するものであり、書き込み行アドレス
生成手段602と書き込み列アドレス生成手段603は到着し
たセル609を書き込み制御手段611の制御のもとで２次元
配列メモリ手段601のどの位置に格納するかを指し示す
ものであり、読み出し行アドレス生成手段604と読み出
し列アドレス生成手段605は遅延揺らぎを吸収しタイミ
ングクロックを平滑化した情報列を読み出し制御手段61
2の制御のもとで２次元配列メモリ手段601のどの位置か
ら取り出すかを指し示すものであり、滞留情報量算出手
段606は書き込み行アドレス生成手段602及び書き込み列
アドレス生成手段603と読み出し行アドレス生成手段604
及び読み出し列アドレス生成手段605の出力差から２次
元配列メモリ手段601内に滞留している情報量を求める
ものであり、平滑化手段607は滞留情報量算出手段606か
ら出力される滞留情報量の時間的な加重平均を求めるも
のであり、可変周波数クロック生成手段608は平滑化手
段607の出力によりクロックの周波数制御を行うもので
あり、この可変周波数クロック生成手段608の出力は次
段の端末インタフェース手段や読み出し制御手段612に
供給され、２次元配列メモリ手段601からデータを読み
出すタイミングクロックとして用いられる。ここで、滞
留情報量算出手段606は減算器やソフトウェア処理など
で実現でき、平滑化手段607は低域通過フィルタ回路や
ソフトウェアによる一定個数の時系列値の重み係数付き
の平均演算処理などで実現でき、可変周波数クロック生
成手段608は電圧制御可変周波数発振器や分周比が設定
可能な分周器，周波数シンセサイザなどで実現できる。

【００４１】図７は、本発明の実施の形態２の装置を用
いた適応型クロック再生系の動作説明用波形図である。
書き込みアドレスと読み出しアドレスの差を時系列デー
タとしてグラフ化している。図７(a)の実線は送信側と
受信側クロック周波数に差がないときのアドレス差の変
化であり、図７(b)の実線は送信側クロックが受信側ク
ロックより周波数が高いときのアドレス差の変化であ
り、図７(c)の実線は送信側クロックが受信側クロック
より周波数が低いときのアドレス差の変化であって、い
ずれもセル到着時には短時間の内にセル内の情報量分が
一度に増加し、読み出し時に１単位ずつ減少する鋸状の
グラフとなる。これらの十分長い時間での平均値をそれ
ぞれ破線で示す。図６における平滑化手段607は滞留量
から平均値を生成するものであり、この平均値を可変周
波数クロック生成手段608を用いてフィードバック制御
することにより送信側のクロック再生が可能となる。即
ち、アドレス差の平均値が上昇した場合には再生するク
ロックの周波数を上げることにより読み出し速度を上昇
させ、アドレス差の平均値が下降した場合には再生する
クロックの周波数を下げることにより読み出し速度を下
降させればよい。

【００４２】ところで、このアドレス差は十分な長い時
間での平均を使うため、アドレスを丸めた上で差を求め
てもほぼ同様の動作が期待できる。従って、本実施の形
態においては行アドレスのみの差を求めることでも同様
の結果が得られる。本実施の形態２では、オーバーフロ
ーやアンダーフローの判定、初期値の設定などで行アド
レスの操作を行っているので、ここに差を求める手段を
追加するだけで、周波数制御の基本となる情報を得るこ
とができ、実現手段の簡素化を図ることができる。

【００４３】さらに、本実施の形態２では周波数制御の
もととなる情報がアドレス差という数値で得られるた
め、ソフトウェアとの親和性が高く、安定度が高く、か
つ引込みの速い非線形フィードバック系が容易に実現で
きる。

【００４４】以上のように本発明の実施の形態によれ
ば、遅延揺らぎ吸収バッファの書き込みアドレスと読み
出しアドレスの差を遅延揺らぎ吸収手段内に持たせるこ
とにより、簡素な回路で容易に高度なクロック再生制御
が実現可能といった点で優れた効果が得られる。

【００４５】（実施の形態３） 複数チャネル多重接続 図８は本発明の複数チャネルを収容するセル伝送装置の
電子回路に適応した場合の基本部分のブロック構成を示
している。図８において２次元配列メモリ手段801は到
着セル809を一時的に格納するものであり、書き込み制
御手段802は到着したセル809を２次元配列メモリ手段80
1に格納する際のタイミングなどの制御を行うものであ
り、読み出し制御手段803と遅延揺らぎを吸収したユー
ザーデータを２次元配列メモリ手段801から読み出す際
のタイミングなど制御を行うものであり、書き込み行ア
ドレス生成手段804、及び書き込み列アドレス生成手段8
05は２次元配列メモリ手段801への書き込みの行アドレ
ス及び列アドレスを生成するものである。書き込み行ア
ドレス生成手段804は扱うチャネル数に応じた数を備
え、各チャネルごとのカウンタであり、書き込み列アド
レス生成手段805はチャネルごとに設定される番号を一
時的に保持するラッチであり、読み出し行アドレス生成
手段806、及び読み出し列アドレス生成手段807は２次元
配列メモリ手段801からの読み出しの行アドレス及び列
アドレスを生成するカウンタ回路である。読み出し列ア
ドレス生成手段の桁上げ信号は読み出し行アドレスのア
ドレス更新入力に接続されている。競合調停制御・監視
手段808は、初期値設定や読み出し、書き込みが同時に
要求された際の調停などを司る回路またはソフトウェア
である。

【００４６】ここで２次元配列メモリ手段801の行数は
ｍとし、列数は出力されるフレーム長のｎに一致させて
ｎとし、到着するセルから復号するフレーム内の情報チ
ャネル数をｋ(ｋ≦ｎ)とする。従って、２次元配列メモ
リ手段801は、ｍ行×ｎ列以上の大きさを持ち、書き込
み行アドレス生成手段804、及び読み出し行アドレス生
成手段806はｍ進カウンタ回路であり、書き込み列アド
レス生成手段805はｋ以上の値を保持できるラッチ回
路、読み出し列アドレス生成手段807はｎ進カウンタ回
路である。

【００４７】以上のように構成された揺らぎ吸収部につ
いて、図９から図12を用いてその動作を説明する。図９
は実施の形態３における装置例、多チャネルに対応した
セル化伝送装置受信部のブロック図である。図９におい
て、セル化伝送装置受信部901は、ＡＴＭ伝送路インタ
フェース手段902とＡＴＭセル同期手段903とセル遅延揺
らぎ吸収・セル分解手段904と端末インタフェース手段9
05と設定・監視手段906とから構成される。ＡＴＭ伝送
路907から本装置はＡＴＭセル909を受信し、音声交換機
などの複数チャネルを収容するユーザー端末908に非Ａ
ＴＭの連続データ910を送出する。遅延揺らぎ吸収・セ
ル分解手段904は図８に示した構成をとり、本発明を実
施するものである。到着したＡＴＭセル909は、ＡＴＭ
伝送路インタフェース手段902によって伝送フレームか
ら取り出され、ＡＴＭセル同期手段903によってセルの
識別が行われる。セル遅延揺らぎ吸収・セル分解手段90
4ではチャネルごとに伝送に伴う遅延揺らぎを吸収し、
セル内に多重化されたユーザーの連続データ910を取り
出す。取り出された連続データ910は端末インタフェー
ス手段905によって端末908との伝送路フレームに多重化
され端末908に送出される。一般に、端末908は複数チャ
ネルを利用するため、電話機などの複数のエンドユーザ
ー用端末が接続されている。

【００４８】まず図10(a)を用いて遅延揺らぎを持った
セル809が到着した場合の２次元配列メモリへ書き込む
動作を説明する。書き込み制御手段802はセルの到着に
応じて競合調停制御・監視手段808に対して書き込み要
求1001を行い、競合調停制御・監視手段808からの書き
込み許可1002が得られたところで２次元配列メモリ手段
801の語長に合わせてセルのペイロードデータを分割
し、順に２次元配列メモリ手段801に書き込む。書き込
み列アドレス生成手段805は書き込み制御手段802よりセ
ルヘッダから得られたチャネル情報を受け、チャネルに
応じた位置情報を出力する。書き込み行アドレス生成手
段804も同様にチャネル情報を受け、そのチャネルに対
応するカウンタを有効とする。ここでこのチャネル位置
情報をｊとする。書き込み行アドレス生成手段804の初
期値をｉとすると、到着したセルに対しまずｉ行ｊ列目
から、順にｍ行ｊ列目に向かって書き込み順1003に従っ
て書き込みを行う。即ち書き込み行アドレス生成手段80
4は書き込みごとに１ずつ出力値をカウントアップす
る。ｍ行ｊ列目の書き込みを行った後、書き込み手順10
04に従い１行ｊ列目に戻る。即ち行アドレス生成手段80
4の出力はｍの次には１へ戻る。さらに書き込み順1005
に示すように行アドレスをカウントアップしながら順に
セル内のデータを書き込んでいく。

【００４９】次に図10(b)を用いて復号した情報フレー
ム810を２次元配列メモリ手段801から読み出す動作を説
明する。セル遅延揺らぎを吸収するためには、２次元配
列メモリ手段801からほぼ等間隔で読み出し動作を行う
必要がある。従って、図８における読み出し制御手段80
3は、一定時間間隔で読み出し要求1011を競合調停制御
・監視手段808に対して行い、競合調停制御・監視手段8
08からの読み出し許可1012が得られたところで読み出し
動作を開始する。読み出し行アドレス生成手段806、読
み出し列アドレス生成手段807の初期値をそれぞれ１と
すると、読み出し順1013に示すように、到着したセルに
対しまず１行１列目から、順に１行ｎ列目に向かってデ
ータを読み込む。１行ｎ列目の次には読み出し順1014に
示すように、読み出し列アドレス生成手段807が桁上げ
を起こして１に戻り、読み出し行アドレス生成手段806
は１カウントして２を出力し２行１列目からデータを読
み出す。以降、１行目と同様に２行ｎ列目へ向かってデ
ータを読み出し、ｍ行ｎ列目にデータを書き込んだ次に
は読み出し順1015に示すように、読み出し行アドレス生
成手段806が桁上げを起こして１行１列目へ戻る。

【００５０】ここで、チャネルｊに対応した書き込み行
アドレス生成手段804の初期値をｉとすると、到着した
最初のセルはｉ行ｊ列目から書き込まれる。読み出し側
がｉ行目に到達するにはｉ−１行分のデータを読み出す
必要がある。従って、セル遅延揺らぎ吸収回路としては
ｉ−１フレーム分の定常遅延が設定されたことになる。
同一メモリセルへの書き込み、読み出しアクセスが発生
するまでの動作を有効とすると、遅延揺らぎ吸収の初期
状態は遅れ側ｉ−１フレーム時間、進み側ｍ−ｉ＋１フ
レーム時間となる。ただし厳密には、セルの到着がバー
ストトラフィックであるため、最大揺らぎ吸収量は１つ
のセルに含まれるデータ量分だけ上記値より少なくな
る。

【００５１】最後に、セル網による２Ｍbit／ｓ構内交
換機間接続エミュレーションを行った場合のセル遅延揺
らぎ吸収部の動作について図11を用いて説明する。２Ｍ
bit／ｓ構内交換機間接続とは、ＴＴＣ標準2.048Ｍbit
／ｓの物理フレーム(８bit×32TS×8,000／ｓ)に多重化
された64kbit／ｓ×30チャネルのユーザー情報と１kbit
×30チャネルの、シグナリング情報を伝送するものであ
って、図11(a)にＴＴＣ2.048Ｍbit／ｓフレーム1101の
構造を示す。256bitのフレームは８bit単位のタイムス
ロット32個から構成され、先頭からＴＳ0，ＴＳ1，…
…、ＴＳ31と呼ぶ。ＴＳ1〜ＴＳ15、ＴＳ17〜ＴＳ31の3
0個のタイムスロットがユーザー情報多重用領域1102で
あり、１つのタイムスロットで１つのチャネルのデータ
を伝送する。ＴＳ0は伝送制御用領域1103であり、ここ
に、シグナリング情報やフレーム制御情報が多重化さ
れ、８マルチフレームで値が規定されている。残りのＴ
Ｓ16は未使用予約領域(予約タイムスロット)1104であ
り、通常全ビット１とする。

【００５２】図11(b)にＩＴＵ−Ｔ勧告などの標準に従
って組み立てられたセルの構造を示す53oct(424bit)の
セル1111は、５oct(40bit)のセルヘッダ1112、１oct(８
bit)のアダプテーションヘッダ1113、47oct(376bit)の
ユーザーデータ領域1114から構成されている。図11(a)
におけるユーザー情報多重化領域1102内の１つのチャネ
ルのデータが隙間なく並べられ、ユーザーデータ領域11
14に多重化される。

【００５３】図11(c)にセル遅延揺らぎ吸収手段の設定
と動作を示す。１つのセルには47oct(376bit)のユーザ
ーデータが多重化される。２次元配列メモリ手段801の
語長を１oct(８bit)とし、256行×32列の配列サイズと
する。動作を開始する前に、２次元配列メモリの１列目
と17列目には初期値を設定しておく。ＴＳ0に対応する
１列目1125には標準で規定されているとおり８フレーム
周期の固定パターン、即ちマルチフレーム同期パターン
と各チャネルに対応するシグナリングビット(使用して
いるチャネルには０)を設定しておく。ＴＳ16に対応す
る17列目1126には全１を設定しておく。また、未使用の
チャネルに対応する列1127、ここではｋ列目とするが、
ここにも全１を設定しておく。書き込み行アドレス生成
手段804は256進カウンタとしその初期値は129行目、書
き込み列アドレス生成手段805には対応するチャネルに
応じて２〜16、及び18〜32の値がラッチされる。ここで
ｊ列目に対応するチャネルのセル809が到着した場合、1
29行ｊ列目から書き込み順1121に従って２次元配列メモ
リ内にセルペイロードを書き込む。順に書き込まれた２
つのセルペイロードを1122及び1123で示す。読み出し行
アドレス生成手段806は256進カウンタとしその初期状態
は１行目、読み出し列アドレス生成手段807は32進カウ
ンタとしその初期状態を１列目とする。１行１列目より
読み出しを開始し、読み出し順1124に従って２次元配列
メモリ内のデータを読み出す。

【００５４】初期状態における読み出しと書き込みのア
ドレス差が128行となり、図10で説明したとおり前後に1
28フレーム、即ち±16msの遅延揺らぎ吸収が可能とな
る。さらに読み出し制御手段803から出力されるデータ
はそのまま伝送フレームの形態をしており、電気レベル
変換手段を接続するだけで端末に出力できる。

【００５５】なお、遅延揺らぎ吸収量は、書き込み行ア
ドレスと読み出し行アドレスの差のみで決定されるた
め、遅延揺らぎ吸収のための定常遅延を小さくしたい場
合には初期設定値を小さくとり、定常遅延よりも遅延揺
らぎ吸収量を重視したい場合には初期設定値を大きくと
ればよい。書き込み行アドレスと読み出し行アドレスの
初期設定値を変更するだけで多様な伝送回線の遅延揺ら
ぎ吸収に対応することが可能である。

【００５６】もし、動作中に使用するチャネルに変更が
発生した場合は、動作を停止することなく設定を変更す
ることが可能である。まず未使用チャネルを使用するよ
う変更する場合は、１列目のシグナリングビットが初期
設定されている領域の対応するビットすべてを０に設定
する。対応するチャネルのセルが到着した際、読み出し
行アドレス生成手段806の出力に128行分のオフセットを
与えたものを書き込み行アドレス生成手段804の該当チ
ャネルの初期値に設定する。このセルのユーザデータ
は、この位置から順に書き込まれる。すなわち、セルが
到着した時点で遅延揺らぎ吸収量の初期値が±16msに設
定される。一方の使用中のチャネルの伝送を停止する変
更の場合は、１列目のシグナリングビットが初期設定さ
れている領域の対応するビットすべてを１に設定する。
また該当チャネルに対応する列すべてを１に設定する。
これにより、端末側には未使用チャネルに対応するタイ
ムスロットは常に全１信号が出力される。

【００５７】ここで図12を用いて、遅延揺らぎが本遅延
揺らぎ吸収手段の能力を超えた場合、伝送路障害や伝送
クロック異常が発生した場合の動作について説明する。

【００５８】まず、図12(a)はセル遅延が一時的に増
大、もしくはセル分解後のフレーム送出クロック周波数
がセル送出側クロックより低下した場合の動作を示した
図である。網掛け部は有効な情報が格納されている領域
を示している。ｊ列に対応するチャネルの最終書き込み
位置を(ｉ−１)行ｊ列目とすると、一定時間間隔で読み
出しを続けた結果読み出しアドレスがｉ行(ｊ−２)列
目，ｉ行(ｊ−１)列目と進み、次のタイミングではｉ行
ｊ列目に達してしまい、バッファアンダーフローとな
る。そこで書き込み行アドレス生成手段については、読
み出し行アドレス生成手段の出力値に128を加算し、ｉ
行(ｊ−１)列目の次には(ｉ＋128)行ｊ列目から書き込
むようにする。ここでの演算は剰余系で行うため、(ｉ
＋128)が256より大きくなったときは256を減算する。そ
の結果、読み出しアドレスが新たな書き込みアドレスに
到達するには128行分、即ち初期状態と同じ１／8,000秒
×128＝16msの揺らぎ吸収能力が復活する。なお、２次
元配列メモリの行数を２のベキ乗にとり、初期状態を中
点にとると、ここでの演算は上位ビットの反転のみにな
って、さらに演算が簡素化できることになる。

【００５９】次に、図12(b)はセル遅延が一時的に減
少、もしくはセル分解後のフレーム送出クロック周波数
がセル送出側クロックより高くなった場合の動作を示し
た図である。網掛け部は有効な情報が格納されている領
域を示している。現在の最終読み出し位置をｉ行目とす
ると、セルの到着により書き込みアドレスが(ｉ−１)行
ｊ列、ｉ行ｊ列目と進み、次のタイミングでは(ｉ＋１)
行ｊ列目に達してしまい、バッファオーバーフローとな
る。そこで書き込み行アドレス生成手段の出力値から12
8を減算し、(ｉ−１)行ｊ列目の次には(１−128)行ｊ列
目から書き込むようにする。ここでの演算は剰余系で行
うため、(１−128)が１より小さくなったときは256を加
算する。その結果、書き込みアドレスが現在の最終書き
込みアドレスに到達するには128行分、すなわち初期状
態と同じ１／8,000秒×128＝16msの揺らぎ吸収能力が復
活する。なお、２次元配列メモリの行数を２のベキ乗に
とり、初期状態を中点にとるとここでの演算が上位ビッ
トの反転のみになり、さらに演算が簡素化できる。

【００６０】図12による説明では、バッファつまり吸収
装置のオーバーフロー，アンダーフローが実際に発生し
たときに行アドレスをずらす処理を行う例を示した。こ
の処理は読み出しアドレス、書き込みアドレスが一定距
離以下になったとき、もしくは行アドレスだけが同じに
なったときに行っても同様の効果を得られる。本発明の
特徴は、行アドレスだけを変更できるところにあり、時
分割多重化されたユーザーデータの位置関係を不変のま
までアンダーフロー，オーバーフロー処理することが可
能である。図12(a)より明らかなように、アンダーフロ
ー時に挿入されるのは直前の同じ多重化位置の情報であ
り、他の多重化位置のデータが挿入されるわけではない
ので、特別な処理、例えばチャネル間の混信防止のため
のマスク処理などは特に必要でない。

【００６１】さらに、回線状態に応じて遅延揺らぎ量を
制御する適応型遅延揺らぎ吸収を行いたい場合には、バ
ッファのアンダーフロー，オーバーフローの判定しきい
値に達していない時点でも任意に書き込み行アドレス、
読み出し行アドレスを変更することで遅延揺らぎ吸収量
の制御が可能となる。そこで遅延揺らぎ吸収量の動的変
更制御の動作を説明する。制御内容は初期遅延揺らぎ吸
収量±16msを±10msに変更することとする。±10msの遅
延揺らぎ吸収量は２次元配列メモリの80行に相当する。
そこで、書き込み行アドレスの初期値を読み出し行アド
レスの初期値＋80とし、オーバーフローしきい値を書き
込み行アドレスが読み出し行アドレス＋160以上になっ
たこと、アンダーフローしきい値を読み出しアドレスが
書き込みアドレスに一致したこととすればよい。現在の
動作点をほぼ初期状態に等しい16ms差とすると、読み出
し行アドレスに初期値の差、即ち−48を加算し、オーバ
ーフロー判定値を変更することで制御が完了する。

【００６２】本発明の実施の形態３によるセル遅延吸収
装置の特性と従来のセル遅延揺らぎ吸収装置の特性を比
較する。

【００６３】本発明のセル遅延揺らぎ吸収装置では、セ
ルペイロード部分の読み出しのためのフレーム境界部分
でのアドレス計算は桁上げ処理だけで実現しており、セ
ル分解後のフレーム形成のための手段が省略できてお
り、障害発生時のアドレス補正処理においても書き込み
行アドレスの変更だけで対応でき、複数のチャネルを同
時に扱いながらチャネル個別に管理する情報は書き込み
行アドレスだけでありそれ以外の回路は１組でよい。従
来のセル遅延揺らぎ吸収装置では、フレーム形成のため
に未使用領域、フレームの制御領域などの情報生成及び
多重化手段が必要となる上、障害発生時の補正処理にお
いては時分割多重化位置のずれによる混信を防止するた
め補正後の多重化位置が変わらないよう複雑なアドレス
計算が必要になり、複数のチャネルを扱うときにはメモ
リを含めてすべての構成要素がチャネル数分必要とな
る。

【００６４】以上のように本発明の実施の形態３によれ
ば、２次元配列のメモリに書き込み、読み出しそれぞれ
について行アドレス、列アドレスを個別に制御すること
により書き込みアドレス計算が簡素化できる上にほとん
どの構成要素が共通化でき、セルペイロード部分のみを
書き込むことによりセル分解バッファと遅延揺らぎ吸収
バッファの共通化が可能になる。また、出力フレーム長
と２次元メモリの列数を一致させることにより、補正ア
ドレス計算の簡素化とフレーム形成手段の削減ができ、
未使用領域に対応する２次元配列メモリへの初期値設定
を可能とすることによりフレーム形成時の信号生成回路
の削減が可能となり、任意のタイミングで行アドレスの
再設定を可能にすることによって単純な制御でアドレス
補正が可能となる。以上のように数々の点で優れた効果
が得られる。

【００６５】なお、各アドレス生成手段としてカウンタ
回路を用いた場合を説明したが、シフトレジスタなどの
他の形態の回路、マイクロプロセッサなどのソフトウェ
アによるアドレス生成においても実質的に上述と同様の
効果が得られる。

【００６６】

【発明の効果】以上のように本発明は、２次元配列のメ
モリセルを用い、その行アドレスと列アドレスを個別に
制御することにより、復号の際に必要となる制御情報領
域の生成や複数のチャネルを同時に扱うことを可能とし
た上で、実現回路の規模を縮小できる、という有用性の
ある効果を奏するものである。

【図面の簡単な説明】

【図１】本発明のセル遅延揺らぎ吸収装置の実施の形態
１における基本となる部分のブロック図である。

【図２】本発明の実施の形態１の装置を含むセル化伝送
装置受信部を主要構成とするシステムのブロック図であ
る。

【図３】本発明の実施の形態１の装置の動作説明図であ
る。

【図４】本発明の実施の形態１のセル遅延揺らぎ吸収装
置の動作説明のために4.5Ｍbit／s専用線エミュレーシ
ョンに適用した場合の説明図であり、(a)はユーザーフ
レームの構成図、(b)は伝送セル構成図、(c)は初期値設
定を示した図である。

【図５】本発明の実施の形態１のセル遅延揺らぎ吸収装
置における障害発生時等の動作点変更処理を説明する図
であり、(a)はオーバーフロー時の動作説明図、(b)はア
ンダーフロー時の動作説明図である。

【図６】本発明の実施の形態２の装置の基本構成を示す
ブロック図である。

【図７】本発明の実施の形態２の装置の動作説明図であ
り、(a)は送信側と受信側のクロック周波数に差がない
ときの動作タイミング、(b)は送信側クロックが受信側
クロックより周波数が高いときの動作タイミング、(c)
は送信側クロックが受信側クロックより周波数が低いと
きの動作タイミングをそれぞれ示すものである。

【図８】本発明の実施の形態３の装置の基本構成を示す
ブロック図である。

【図９】本発明の実施の形態３の装置を含むセル伝送装
置受信部を主要構成とするシステムのブロック図であ
る。

【図１０】本発明の実施の形態３の装置の動作説明図で
ある。

【図１１】本発明の実施の形態３の装置の動作説明のた
めに2.048Ｍbit／sフレーム構内交換機間接続に適用し
た場合の説明図であり、(a)はユーザーフレームの構成
図、(b)は伝送セルの構成図、(c)は初期値設定を示した
図である。

【図１２】本発明の実施の形態３の装置において障害発
生時の動作点変更処理を説明する図であり、(a)はオー
バーフロー時の動作説明図、(b)アンダーフロー時の動
作説明図である。

【図１３】従来のセル遅延揺らぎ吸収装置の概略構成を
示すブロック図である。

【図１４】同じく従来の技術を含むシステムのブロック
図であり、(a)は専用線エミュレーションセル化伝送装
置受信部のブロック図、(b)は多チャネルセル化伝送装
置受信部のブロック図である。

【符号の説明】

101,421,601,801…２次元配列メモリ手段、 102,611,8
02…書き込み制御手段、103,612,803…読み出し制御手
段、 104,602,804…書き込み行アドレス生成手段、 1
05,603,805…書き込み列アドレス生成手段、 106,604,
806…読み出し行アドレス生成手段、 107,605,807…読
み出し列アドレス生成手段、 108,808…競合調停制御
・監視手段、 109,609,809…到着セル、 110,610,810
…出力フレーム、 201,901…セル化伝送装置受信部、
202,902…ＡＴＭ伝送路インタフェース手段、 203,9
03…ＡＴＭセル同期手段、 204,904…セル遅延揺らぎ
吸収・セル分解手段、 205,905…端末インタフェース
手段、 206,906…設定・監視手段、 207,907…ＡＴＭ
伝送路、 208…ユーザー端末、 209,411,1111…ＡＴ
Ｍセル、 210…連続データ、 301,1001…書き込み要
求、 302,1002…書き込み許可、 303…書き込み側(右
隣のメモリ素子へ移る)、 304…書き込み側(次の行へ
移る)、 305…書き込み側(先頭へ戻る)、 311,1011…
…読み出し要求、312,1012…読み出し許可、 313…読
み出し側(右隣のメモリ素子へ移る)、 314…読み出し
側(次の行へ移る)、 315…読み出し側(先頭へ戻る)、
401…２次群6.312Ｍbit／s物理フレーム、 402…２
次群ユーザー情報多重用領域、 403…4.608Ｍbit／s伝
送領域、 404…未使用領域、 405,1104…予約タイム
スロット、 406,1103…伝送制御用領域、 412,1112…
セルヘッダ、 413,1113…アダプテーションヘッダ、
414,1114…ユーザーデータ領域、 422…ユーザー情報
領域に対応する領域、 423…未使用領域に対応する領
域、 424…予約タイムスロットに対応する領域、 425
…伝送制御用領域に対応する領域、 426,427…書き込
み位置、 428,1003,1004,1005,1121…書き込み順、 4
29,1013,1014,1015,1124…読み出し順、 606…滞留情
報量算出手段、 607…平滑化手段、 608…可変周波数
クロック生成手段、 908…ユーザー端末(音声交換
機)、 909…到着セル(ＡＴＭセル)、 910…出力フレ
ーム(連続データ)、 1101…ＴＴＣ標準2.048Ｍbit／s
物理フレーム、 1102…ユーザー情報多重用領域、 11
22,1123…書き込まれたセルペイロード、 1125…伝送
制御用領域に対応した列、 1126…未使用予約領域に対
応した列、 1127…未使用のチャネルに対応した列。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜越 玲臣 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリ素子が２次元に配置された２次元
   メモリを備えるとともに、書き込み側の行アドレスを生
   成する手段と列アドレスを生成する手段及び読み出し側
   の行アドレスを生成する手段と列アドレスを生成する手
   段をそれぞれ個別に備え、読み出し側の列アドレス桁上
   げ信号を用いて行アドレスの生成を行うことを特徴とす
   るセル遅延揺らぎ吸収装置。
2. 【請求項２】 請求項１記載のセル遅延揺らぎ吸収装置
   において、書き込み側の列アドレスの桁上げ信号を用い
   て行アドレスの生成を行い、前記２次元メモリ内にセル
   内のペイロード多重分離手段を用いてセルペイロードを
   直接書き込むようにしたことを特徴とするセル遅延揺ら
   ぎ吸収装置。
3. 【請求項３】 請求項２記載のセル遅延揺らぎ吸収装置
   において、時分割多重化されたフレーム長と前記２次元
   メモリの列数を一致させるようにしたことを特徴とする
   セル遅延揺らぎ吸収装置。
4. 【請求項４】 請求項３記載のセル遅延揺らぎ吸収装置
   において、前記２次元メモリに固定初期値を設定する手
   段を備えたことを特徴とするセル遅延揺らぎ吸収装置。
5. 【請求項５】 請求項３記載のセル遅延揺らぎ吸収装置
   において、任意のタイミングで書き込みアドレスを初期
   化できる構造とし、この際の初期値として読み出しアド
   レスに対するオフセットを与えるようにしたことを特徴
   とするセル遅延揺らぎ吸収装置。
6. 【請求項６】 請求項３記載のセル遅延揺らぎ吸収装置
   において、書き込み側の行または列アドレスと読み出し
   側の行または列アドレスの差を出力し、これを平滑化し
   た出力により可変周波数発振器を制御して読み出しクロ
   ック生成を行うことを特徴としたセル遅延揺らぎ吸収装
   置。
7. 【請求項７】 請求項１記載のセル遅延揺らぎ吸収装置
   において、チャネルごとに個別に書き込みアドレス初期
   値生成手段を備え、セル多重分離手段を用いてセルペイ
   ロードを取り出し、書き込み列アドレスをチャネルの番
   号から一意的に生成し、１つのセルの到着時に書き込み
   行アドレスのみをカウントすることによって２次元メモ
   リにセルペイロードを書き込み、複数のチャネルが時分
   割多重化されたフレームのフレーム長と２次元配列メモ
   リの列数を一致させるようにしたことを特徴とするセル
   遅延揺らぎ吸収装置。
8. 【請求項８】 請求項７記載のセル遅延揺らぎ吸収装置
   において、前記２次元メモリに固定初期値を設定する手
   段を備えてなることを特徴とするセル遅延揺らぎ吸収装
   置。