JP2818523B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2818523B2 JP2818523B2 JP4254416A JP25441692A JP2818523B2 JP 2818523 B2 JP2818523 B2 JP 2818523B2 JP 4254416 A JP4254416 A JP 4254416A JP 25441692 A JP25441692 A JP 25441692A JP 2818523 B2 JP2818523 B2 JP 2818523B2
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- supply voltage
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に微小信
号の増幅部およびこの増幅部にカスケードに接続された
バッファ段が形成された増幅回路を有する集積回路装置
に関する。
号の増幅部およびこの増幅部にカスケードに接続された
バッファ段が形成された増幅回路を有する集積回路装置
に関する。
【０００２】
【従来の技術】従来の微小信号の増幅部および負荷を駆
動するためのバッファ段が１枚の半導体基板上に形成さ
れた集積回路装置は、図６のブロック回路図に示すよう
に、非反転＋、および反転−の二つの入力端子を有する
増幅部Ａ１と、増幅部Ａ１にカスケードに接続されたバ
ッファ段Ｂ１とを具えた構成となっている。
動するためのバッファ段が１枚の半導体基板上に形成さ
れた集積回路装置は、図６のブロック回路図に示すよう
に、非反転＋、および反転−の二つの入力端子を有する
増幅部Ａ１と、増幅部Ａ１にカスケードに接続されたバ
ッファ段Ｂ１とを具えた構成となっている。
【０００３】図２（Ａ）は、このような集積回路装置の
増幅部Ａ１の入力対出力特性を示す特性曲線図であり、
特に、電源電圧５Ｖで非反転＋の入力端子１に入力信号
を加えたときの出力端子２の出力の例である。図におい
て、電源電圧に対して、２．５Ｖを動作中心点にした±
１Ｖの電圧を出力する。
増幅部Ａ１の入力対出力特性を示す特性曲線図であり、
特に、電源電圧５Ｖで非反転＋の入力端子１に入力信号
を加えたときの出力端子２の出力の例である。図におい
て、電源電圧に対して、２．５Ｖを動作中心点にした±
１Ｖの電圧を出力する。
【０００４】図２（Ｂ）は、バッファ段Ｂ１の電源電圧
５Ｖのときの入力対出力の特性曲線図である。図では、
増幅部Ａ１の２．５Ｖ±１Ｖの出力電圧をそのままバッ
ファ段Ｂ１に入力され、２．５Ｖ±２．５Ｖの出力電圧
が出力端子２に得られる。
５Ｖのときの入力対出力の特性曲線図である。図では、
増幅部Ａ１の２．５Ｖ±１Ｖの出力電圧をそのままバッ
ファ段Ｂ１に入力され、２．５Ｖ±２．５Ｖの出力電圧
が出力端子２に得られる。
【０００５】図７（Ａ）は図６の増幅部Ａ１特性に対応
して、同じＡ１において、電源電圧を３Ｖとしたときの
特性曲線図であり、図では、横軸の入力電圧１．５Ｖの
点を動作中心点とした±０．２Ｖの入力電圧に対して、
１．２Ｖを動作中心点とした±０．６Ｖの出力電圧が出
力端子２に出力する。
して、同じＡ１において、電源電圧を３Ｖとしたときの
特性曲線図であり、図では、横軸の入力電圧１．５Ｖの
点を動作中心点とした±０．２Ｖの入力電圧に対して、
１．２Ｖを動作中心点とした±０．６Ｖの出力電圧が出
力端子２に出力する。
【０００６】図７（Ｂ）は、図６のバッファ段Ｂ１の特
性に対応する、電源電圧３Ｖのときの特性曲線図であ
り、本例では、電源電圧３Ｖのときの増幅部Ａ１の出
力、１．２Ｖを動作中心点とした±０．６Ｖの出力電圧
をそのまま入力電圧としたとき、動作中心点を２．４Ｃ
とした、プラス側０．６Ｖ、マイナス側１．９Ｖの非対
称電圧が出力される。
性に対応する、電源電圧３Ｖのときの特性曲線図であ
り、本例では、電源電圧３Ｖのときの増幅部Ａ１の出
力、１．２Ｖを動作中心点とした±０．６Ｖの出力電圧
をそのまま入力電圧としたとき、動作中心点を２．４Ｃ
とした、プラス側０．６Ｖ、マイナス側１．９Ｖの非対
称電圧が出力される。
【０００７】
【発明が解決しようとする課題】上述の従来の集積回路
装置では、電源電圧５Ｖで設計されたものであるため、
電源電圧５Ｖのときの増幅部の出力の動作中心点が、バ
ッファ段の動作中心点と適合している。しかし、５Ｖの
電源電圧を３Ｖに変えたとき、増幅部Ａ１の出力は、
１．２Ｖを動作中心点として、±０．６Ｖの出力であ
る。この出力を、電源電圧３Ｖのときのバッファ段Ｂ１
の入力とすると、１．２Ｖの動作中心点は電源電圧３Ｖ
の半分の１．５Ｖに対して０．３Ｖのずれがあり、当然
それだけバッファ段Ｂ１の出力特性の高電位側の余裕が
少なく、かつバッファ段の応答速度も劣化するという欠
点があった。
装置では、電源電圧５Ｖで設計されたものであるため、
電源電圧５Ｖのときの増幅部の出力の動作中心点が、バ
ッファ段の動作中心点と適合している。しかし、５Ｖの
電源電圧を３Ｖに変えたとき、増幅部Ａ１の出力は、
１．２Ｖを動作中心点として、±０．６Ｖの出力であ
る。この出力を、電源電圧３Ｖのときのバッファ段Ｂ１
の入力とすると、１．２Ｖの動作中心点は電源電圧３Ｖ
の半分の１．５Ｖに対して０．３Ｖのずれがあり、当然
それだけバッファ段Ｂ１の出力特性の高電位側の余裕が
少なく、かつバッファ段の応答速度も劣化するという欠
点があった。
【０００８】
【課題を解決するための手段】上記課題に対して本発明
では、予め決められた電源電圧により類別された、増幅
部とバッファ段からなる複数の増幅回路を設けておい
て、電源電圧を変えるのにしたがって、変えられた電源
電圧に応じて自動的にその電源電圧に適合する増幅回路
を選択するようにしている。
では、予め決められた電源電圧により類別された、増幅
部とバッファ段からなる複数の増幅回路を設けておい
て、電源電圧を変えるのにしたがって、変えられた電源
電圧に応じて自動的にその電源電圧に適合する増幅回路
を選択するようにしている。
【０００９】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック回路図である。
図において、電源電圧５Ｖで設計された、図６に示した
と同じ増幅部Ａ１とバッファ段Ｂ１からなる増幅回路１
１と、電源電圧３Ｖで設計された増幅部Ａ２とバッファ
段Ｂ２からなる増幅回路１２とが、非反転＋と反転−の
入力端子がそれぞれ共通にして並列に設けられている。
そして、増幅回路１１と増幅回路１２のそれぞれの出力
はセレクタ４に接続され、さらに、セレクタ４にセレク
トを指示する制御信号を加えるコンパレータ３が設けら
れ、コンパレータ３には検知すべき電源電圧ＶＤＤが入
力されていて、その電源電圧を検知して、検知した電源
値によりセレクタ４を制御する制御信号を出力する。
る。図１は本発明の一実施例のブロック回路図である。
図において、電源電圧５Ｖで設計された、図６に示した
と同じ増幅部Ａ１とバッファ段Ｂ１からなる増幅回路１
１と、電源電圧３Ｖで設計された増幅部Ａ２とバッファ
段Ｂ２からなる増幅回路１２とが、非反転＋と反転−の
入力端子がそれぞれ共通にして並列に設けられている。
そして、増幅回路１１と増幅回路１２のそれぞれの出力
はセレクタ４に接続され、さらに、セレクタ４にセレク
トを指示する制御信号を加えるコンパレータ３が設けら
れ、コンパレータ３には検知すべき電源電圧ＶＤＤが入
力されていて、その電源電圧を検知して、検知した電源
値によりセレクタ４を制御する制御信号を出力する。
【００１０】このような本発明では、電源電圧５Ｖのと
きは、コンパレータ３が５Ｖの電圧値を検知して増幅回
路１１を選択する制御信号をセレクタ４に加える。その
制御信号によりセレクタ４は増幅回路１１の出力を出力
端子５に接続する。そこで、増幅部Ａ１およびバッファ
段Ｂ１は先に説明した図２（Ａ），（Ｂ）の特性を有す
ることにより、何等の支障のない増幅が行われる。
きは、コンパレータ３が５Ｖの電圧値を検知して増幅回
路１１を選択する制御信号をセレクタ４に加える。その
制御信号によりセレクタ４は増幅回路１１の出力を出力
端子５に接続する。そこで、増幅部Ａ１およびバッファ
段Ｂ１は先に説明した図２（Ａ），（Ｂ）の特性を有す
ることにより、何等の支障のない増幅が行われる。
【００１１】電源電圧３Ｖのときは、コンパレータ３が
３Ｖの電圧を検知し、電源電圧３Ｖで設計された、図３
（Ａ）、図３（Ｂ）の特性をそれぞれに有する増幅部Ａ
２とバッファ段Ｂ２からなる増幅回路１２を選択する制
御信号をセレクタ４に加え、その制御信号によりセレク
タ４が増幅回路１２の出力を出力端子５に接続する。そ
の結果、電源電圧３Ｖにおいて、増幅部Ａ２の１．５Ｖ
の出力動作中心点と、バッファ段Ｂ２の１．５Ｖの入力
動作中心点とが一致しているので、増幅回路１２におい
て何の支障もなく微細信号の増幅が行われる。
３Ｖの電圧を検知し、電源電圧３Ｖで設計された、図３
（Ａ）、図３（Ｂ）の特性をそれぞれに有する増幅部Ａ
２とバッファ段Ｂ２からなる増幅回路１２を選択する制
御信号をセレクタ４に加え、その制御信号によりセレク
タ４が増幅回路１２の出力を出力端子５に接続する。そ
の結果、電源電圧３Ｖにおいて、増幅部Ａ２の１．５Ｖ
の出力動作中心点と、バッファ段Ｂ２の１．５Ｖの入力
動作中心点とが一致しているので、増幅回路１２におい
て何の支障もなく微細信号の増幅が行われる。
【００１２】図４は本発明の実施例２のブロック回路図
である。図において、これを図１の実施例１と比べる
と、増幅部Ａ１およびバッファ段Ｂ１を有する同じ増幅
回路１１に加えて、増幅部Ａ１の出力を分岐してバッフ
ァ段Ｂ３に入力し、バッファ段Ｂ３の出力をセレクタ４
に接続している。本例では、電源電圧５Ｖのときはセレ
クタ４によりバッファ段Ｂ１の出力が選択され、電源電
圧３Ｖのときは、コンパレータ３が電圧３Ｖを検知して
セレクタ４がバッファ段Ｂ３の出力を選択し出力端子５
に接続する。
である。図において、これを図１の実施例１と比べる
と、増幅部Ａ１およびバッファ段Ｂ１を有する同じ増幅
回路１１に加えて、増幅部Ａ１の出力を分岐してバッフ
ァ段Ｂ３に入力し、バッファ段Ｂ３の出力をセレクタ４
に接続している。本例では、電源電圧５Ｖのときはセレ
クタ４によりバッファ段Ｂ１の出力が選択され、電源電
圧３Ｖのときは、コンパレータ３が電圧３Ｖを検知して
セレクタ４がバッファ段Ｂ３の出力を選択し出力端子５
に接続する。
【００１３】本例では、増幅部Ａ１の電源電圧３Ｖのと
きの特性は、図５（Ａ）および図７（Ａ）の特性曲線図
で示したように、１．２Ｖを動作中心点として±０．６
Ｖの出力電圧が次段のバッファ段Ｂ３に加えられる。バ
ッファ段Ｂ３の電源電圧３Ｖのときの特性は図５（Ｂ）
ように、動作中心点１．２Ｖに設計されているので、増
幅部Ａ１、バッファ段Ｂ３からなる増幅回路は両者がう
まく整合して、問題なく微小信号の増幅が行われる。
きの特性は、図５（Ａ）および図７（Ａ）の特性曲線図
で示したように、１．２Ｖを動作中心点として±０．６
Ｖの出力電圧が次段のバッファ段Ｂ３に加えられる。バ
ッファ段Ｂ３の電源電圧３Ｖのときの特性は図５（Ｂ）
ように、動作中心点１．２Ｖに設計されているので、増
幅部Ａ１、バッファ段Ｂ３からなる増幅回路は両者がう
まく整合して、問題なく微小信号の増幅が行われる。
【００１４】本例では実施例１に比べて回路構成が簡単
な割りには、性能はほとんど変われないという効果があ
る。
な割りには、性能はほとんど変われないという効果があ
る。
【００１５】
【発明の効果】以上説明したように本発明は、電源電圧
の変改に伴ってその変えられた電源電圧に適合した増幅
回路を自動的に選択するので、このような選択のない従
来例に比べて非対称動作や、応答速度の劣化が避けられ
るという効果が得られる。
の変改に伴ってその変えられた電源電圧に適合した増幅
回路を自動的に選択するので、このような選択のない従
来例に比べて非対称動作や、応答速度の劣化が避けられ
るという効果が得られる。
【図１】本発明の一実施例のブロック回路図である。
【図２】分図（Ａ）は増幅部Ａ１の電源電圧５Ｖ時の入
出力特性曲線図、同図（Ｂ）はバッファ段Ｂ１の入出力
特性曲線図である。
出力特性曲線図、同図（Ｂ）はバッファ段Ｂ１の入出力
特性曲線図である。
【図３】分図（Ａ）は増幅部Ａ２の電源電圧３Ｖ時の入
力出力特性曲線図、同図（Ｂ）はバッファ段Ｂ２の入力
出力特性曲線図である。
力出力特性曲線図、同図（Ｂ）はバッファ段Ｂ２の入力
出力特性曲線図である。
【図４】本発明の実施例２のブロック回路図である。
【図５】分図（Ａ）は増幅部Ａ１の電源電圧３Ｖ時の入
力出力特性曲線図、同図（Ｂ）は３Ｖ電源時のバッファ
段Ｂ３の入力出力特性曲線図である。
力出力特性曲線図、同図（Ｂ）は３Ｖ電源時のバッファ
段Ｂ３の入力出力特性曲線図である。
【図６】従来の増幅回路のブロック回路図である。
【図７】分図（Ａ）は増幅部Ａ１の電源３Ｖ時の入力出
力特性曲線図、同図（Ｂ）はバッファ段Ｂ１の入力出力
特性曲線図である。
力特性曲線図、同図（Ｂ）はバッファ段Ｂ１の入力出力
特性曲線図である。
１ 非反転入力端子 ２ 出力端子 ３ コンパレータ ４ セレクタ ５ セレクタ出力端子 １１，１２ 増幅回路 Ａ１，Ａ２ 増幅部 Ｂ１，Ｂ２ バッファ段
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】 予め決められた複数種類の電源電圧に対
応した微小信号を入力とする増幅部とこの増幅部とカス
ケードに接続されたバッファ段とからなる複数の増幅回
路と、これら増幅回路のうちから一つの増幅回路の出力
を選択するためのセレクタと、前記電源電圧の種類を検
知しその検知した電源電圧に対応した増幅回路の出力を
選択するための制御信号を前記セレクタに加えるコンパ
レータとが一枚の半導体基板上に形成されていることを
特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254416A JP2818523B2 (ja) | 1992-09-24 | 1992-09-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254416A JP2818523B2 (ja) | 1992-09-24 | 1992-09-24 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112409A JPH06112409A (ja) | 1994-04-22 |
| JP2818523B2 true JP2818523B2 (ja) | 1998-10-30 |
Family
ID=17264678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254416A Expired - Fee Related JP2818523B2 (ja) | 1992-09-24 | 1992-09-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818523B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553070A (en) * | 1994-09-13 | 1996-09-03 | Riley; Robert E. | Data link module for time division multiplexing control systems |
| JP2006059910A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体装置 |
-
1992
- 1992-09-24 JP JP4254416A patent/JP2818523B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112409A (ja) | 1994-04-22 |
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| R250 | Receipt of annual fees |
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