JP3342345B2 - 利得制御回路 - Google Patents
利得制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、信号の大きさを自
動的に調整するＡＧＣ（自動利得制御）回路などに利用
される利得制御回路に関するもので、特に利得が高いと
同時に入力ダイナミックレンジが広い利得制御回路に関
する。
動的に調整するＡＧＣ（自動利得制御）回路などに利用
される利得制御回路に関するもので、特に利得が高いと
同時に入力ダイナミックレンジが広い利得制御回路に関
する。
【０００２】
【従来の技術】利得制御回路として差動増幅器を使用し
た分流型のものが知られている。図２はそのような利得
制御回路を示す。入力端子（１）（２）の間には入力信
号が印加される。該入力信号は、トランジスタ（３）
（４）を含む差動増幅器（５）に印加されトランジスタ
（３）（４）のコレクタに電流として発生する。トラン
ジスタ（３）のコレクタ電流は差動増幅器（６）の共通
エミッタに印加される。トランジスタ（４）のコレクタ
電流は差動増幅器（７）の共通エミッタに印加される。
た分流型のものが知られている。図２はそのような利得
制御回路を示す。入力端子（１）（２）の間には入力信
号が印加される。該入力信号は、トランジスタ（３）
（４）を含む差動増幅器（５）に印加されトランジスタ
（３）（４）のコレクタに電流として発生する。トラン
ジスタ（３）のコレクタ電流は差動増幅器（６）の共通
エミッタに印加される。トランジスタ（４）のコレクタ
電流は差動増幅器（７）の共通エミッタに印加される。
【０００３】差動増幅器（６）は共通エミッタに流れる
電流をトランジスタ（８）とトランジスタ（９）に分流
することができる。例えば、トランジスタ（８）をオ
ン、トランジスタ（９）をオフとすれば、トランジスタ
（９）のコレクタには信号が発生しない。逆に、トラン
ジスタ（８）をオフ、トランジスタ（９）をオンとすれ
ば、トランジスタ（９）のコレクタには１００％の信号
が発生する。分流比は可変電源（１０）の電圧により変
化する。
電流をトランジスタ（８）とトランジスタ（９）に分流
することができる。例えば、トランジスタ（８）をオ
ン、トランジスタ（９）をオフとすれば、トランジスタ
（９）のコレクタには信号が発生しない。逆に、トラン
ジスタ（８）をオフ、トランジスタ（９）をオンとすれ
ば、トランジスタ（９）のコレクタには１００％の信号
が発生する。分流比は可変電源（１０）の電圧により変
化する。
【０００４】差動増幅器（７）も差動増幅器（６）と同
様に分流動作を行う。このため、出力端子（１１）（１
２）には入力信号を可変電源（１０）でレベル調整した
互いに逆位相の信号が得られる。
様に分流動作を行う。このため、出力端子（１１）（１
２）には入力信号を可変電源（１０）でレベル調整した
互いに逆位相の信号が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
回路では利得の高さと、入力ダイナミックレンジの広さ
を同時に得ることが出来ないという問題がある。利得を
高くすると、入力ダイナミックレンジがせまくなり、逆
に入力ダイナミックレンジを広くすると利得が低下して
しまう。
回路では利得の高さと、入力ダイナミックレンジの広さ
を同時に得ることが出来ないという問題がある。利得を
高くすると、入力ダイナミックレンジがせまくなり、逆
に入力ダイナミックレンジを広くすると利得が低下して
しまう。
【０００６】図２において、入力端子（１）（２）の間
に印加される入力信号の入力ダイナミックレンジを取る
ためには抵抗ＲEの値を大きくするか、トランジスタ
（３）（４）のエミッタ電流を多くしてトランジスタ
（３）（４）のエミッタ内部抵抗ｒｅの値を小さくする
必要がある。抵抗ＲEの値を大きくすると、利得が低下
してしまう。トランジスタ（３）（４）のエミッタ内部
抵抗の値を小さくすると、負荷抵抗（１３）（１４）に
おける電圧降下が大きくなり、差動増幅器（６）、差動
増幅器（７）のトランジスタが飽和してしまう。
に印加される入力信号の入力ダイナミックレンジを取る
ためには抵抗ＲEの値を大きくするか、トランジスタ
（３）（４）のエミッタ電流を多くしてトランジスタ
（３）（４）のエミッタ内部抵抗ｒｅの値を小さくする
必要がある。抵抗ＲEの値を大きくすると、利得が低下
してしまう。トランジスタ（３）（４）のエミッタ内部
抵抗の値を小さくすると、負荷抵抗（１３）（１４）に
おける電圧降下が大きくなり、差動増幅器（６）、差動
増幅器（７）のトランジスタが飽和してしまう。
【０００７】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、エミッタが抵抗を介して互いに共通
接続された第１及び第２トランジスタを含み該第１及び
第２トランジスタのベース間に入力信号が印加される第
１差動増幅器と、エミッタが抵抗を介さずに互いに共通
接続された第３及び第４トランジスタを含み該第３及び
第４トランジスタのベース間に前記入力信号が印加され
る第２差動増幅器と、エミッタが共通接続された第５及
び第６トランジスタを含み該第５及び第６トランジスタ
の共通エミッタが前記第１及び第３トランジスタのコレ
クタに接続され分流回路として動作する第３差動増幅器
と、エミッタが共通接続された第７及び第８トランジス
タを含み該第７及び第８トランジスタの共通エミッタが
前記第２及び第４トランジスタのコレクタに接続され分
流回路として動作する第４差動増幅器と、利得制御信号
に応じて、前記第３及び第４差動増幅器の各々の電流の
分流比及び前記第２差動増幅器の利得を制御する調整手
段とを備え、前記調整手段により前記入力信号のレベル
が小さい時は前記第２差動増幅器の利得を高くし、前記
入力信号のレベルが大きい時は前記第２差動増幅器の利
得を低下させた後前記第３及び第４差動増幅器の各々の
電流の分流比を調整して出力信号のレベルを低下させる
ことを特徴とする。
みなされたもので、エミッタが抵抗を介して互いに共通
接続された第１及び第２トランジスタを含み該第１及び
第２トランジスタのベース間に入力信号が印加される第
１差動増幅器と、エミッタが抵抗を介さずに互いに共通
接続された第３及び第４トランジスタを含み該第３及び
第４トランジスタのベース間に前記入力信号が印加され
る第２差動増幅器と、エミッタが共通接続された第５及
び第６トランジスタを含み該第５及び第６トランジスタ
の共通エミッタが前記第１及び第３トランジスタのコレ
クタに接続され分流回路として動作する第３差動増幅器
と、エミッタが共通接続された第７及び第８トランジス
タを含み該第７及び第８トランジスタの共通エミッタが
前記第２及び第４トランジスタのコレクタに接続され分
流回路として動作する第４差動増幅器と、利得制御信号
に応じて、前記第３及び第４差動増幅器の各々の電流の
分流比及び前記第２差動増幅器の利得を制御する調整手
段とを備え、前記調整手段により前記入力信号のレベル
が小さい時は前記第２差動増幅器の利得を高くし、前記
入力信号のレベルが大きい時は前記第２差動増幅器の利
得を低下させた後前記第３及び第４差動増幅器の各々の
電流の分流比を調整して出力信号のレベルを低下させる
ことを特徴とする。
【０００８】
【発明の実施の形態】図１は、本発明の利得制御回路を
示す回路図で、（２０）はエミッタが２つの抵抗（Ｒ
E）を介して互いに共通接続された第１及び第２トラン
ジスタ（２１）（２２）を含み該第１及び第２トランジ
スタ（２１）（２２）のベース間に入力信号が印加され
る第１差動増幅器、（２３）はエミッタが互いに共通接
続された第３及び第４トランジスタ（２４）（２５）を
含み該第３及び第４トランジスタ（２４）（２５）のベ
ース間に前記入力信号が印加される第２差動増幅器、
（２６）はエミッタが互いに共通接続された第５及び第
６トランジスタ（２７）（２８）を含み該第５及び第６
トランジスタ（２７）（２８）の共通エミッタが前記第
１及び第３トランジスタ（２１）（２４）のコレクタに
接続され分流回路として動作する第３差動増幅器、（２
９）はエミッタが互いに共通接続された第７及び第８ト
ランジスタ（３０）（３１）を含み該第７及び第８トラ
ンジスタ（３０）（３１）の共通エミッタが前記第２及
び第４トランジスタ（２２）（２５）のコレクタに接続
され分流回路として動作する第４差動増幅器、（３２）
は前記第３及び第４差動増幅器（２６）（２９）の各々
の電流の分流比を利得制御信号に応じて調整する可変電
源である。
示す回路図で、（２０）はエミッタが２つの抵抗（Ｒ
E）を介して互いに共通接続された第１及び第２トラン
ジスタ（２１）（２２）を含み該第１及び第２トランジ
スタ（２１）（２２）のベース間に入力信号が印加され
る第１差動増幅器、（２３）はエミッタが互いに共通接
続された第３及び第４トランジスタ（２４）（２５）を
含み該第３及び第４トランジスタ（２４）（２５）のベ
ース間に前記入力信号が印加される第２差動増幅器、
（２６）はエミッタが互いに共通接続された第５及び第
６トランジスタ（２７）（２８）を含み該第５及び第６
トランジスタ（２７）（２８）の共通エミッタが前記第
１及び第３トランジスタ（２１）（２４）のコレクタに
接続され分流回路として動作する第３差動増幅器、（２
９）はエミッタが互いに共通接続された第７及び第８ト
ランジスタ（３０）（３１）を含み該第７及び第８トラ
ンジスタ（３０）（３１）の共通エミッタが前記第２及
び第４トランジスタ（２２）（２５）のコレクタに接続
され分流回路として動作する第４差動増幅器、（３２）
は前記第３及び第４差動増幅器（２６）（２９）の各々
の電流の分流比を利得制御信号に応じて調整する可変電
源である。
【０００９】尚、図１において、図２と同一の回路ブロ
ックについては同一の符号を付し説明を省略する。本発
明では第１差動増幅器（２０）と並列の関係に第２差動
増幅器（２３）を接続している。図示のように第１差動
増幅器（２０）と第２差動増幅器（２３）はベースとコ
レクタが共通に接続されている。異なる点は、第２差動
増幅器（２３）は利得をかせぐ目的で共通エミッタに抵
抗が挿入されていない。又、第２差動増幅器（２３）は
利得調整を行うようにしており、その共通エミッタに可
変電流源（３３）を接続している。
ックについては同一の符号を付し説明を省略する。本発
明では第１差動増幅器（２０）と並列の関係に第２差動
増幅器（２３）を接続している。図示のように第１差動
増幅器（２０）と第２差動増幅器（２３）はベースとコ
レクタが共通に接続されている。異なる点は、第２差動
増幅器（２３）は利得をかせぐ目的で共通エミッタに抵
抗が挿入されていない。又、第２差動増幅器（２３）は
利得調整を行うようにしており、その共通エミッタに可
変電流源（３３）を接続している。
【００１０】図１の回路において、入力端子（１）
（２）に加わる入力信号のレベルが小さくフルゲインに
する必要がある状態であるとする。この時には、可変電
流源（３３）は最大電流を流すようにする。同時に第５
トランジスタ（２７）をオフし、第６トランジスタ（２
８）をオンさせる。第７トランジスタ（３０）をオン
し、第８トランジスタ（３１）をオフさせる。第１差動
増幅器（２０）は利得が低いものの第２差動増幅器（２
３）のそれは高く、第３及び第４差動増幅器（２６）
（２９）の共通エミッタに大なる信号を供給できる。
（２）に加わる入力信号のレベルが小さくフルゲインに
する必要がある状態であるとする。この時には、可変電
流源（３３）は最大電流を流すようにする。同時に第５
トランジスタ（２７）をオフし、第６トランジスタ（２
８）をオンさせる。第７トランジスタ（３０）をオン
し、第８トランジスタ（３１）をオフさせる。第１差動
増幅器（２０）は利得が低いものの第２差動増幅器（２
３）のそれは高く、第３及び第４差動増幅器（２６）
（２９）の共通エミッタに大なる信号を供給できる。
【００１１】これによりフルゲインで信号が増幅され
る。この状態から入力端子（１）（２）に加わる入力信
号のレベルが大きくなり、徐徐に利得を低下させるとす
る。そのためには可変電流源（３３）の電流値を徐徐に
低下させればよい。この時、第３及び第４差動増幅器
（２６）（２９）の分流比は前述のままである。そし
て、入力信号のレベルがさらに大きくなると、最終的に
は可変電流源（３３）の電流値をゼロとする。可変電流
源（３３）の電流値がゼロとなると、第２差動増幅器
（２３）は動作を停止する。
る。この状態から入力端子（１）（２）に加わる入力信
号のレベルが大きくなり、徐徐に利得を低下させるとす
る。そのためには可変電流源（３３）の電流値を徐徐に
低下させればよい。この時、第３及び第４差動増幅器
（２６）（２９）の分流比は前述のままである。そし
て、入力信号のレベルがさらに大きくなると、最終的に
は可変電流源（３３）の電流値をゼロとする。可変電流
源（３３）の電流値がゼロとなると、第２差動増幅器
（２３）は動作を停止する。
【００１２】この時には入力端子（１）（２）に加わる
入力信号のレベルが十分大きくなっているが、ダイナミ
ックレンジの狭い第２差動増幅器（２３）は動作を停止
しているので問題ない。第１差動増幅器（２０）は、ダ
イナミックレンジが広いので信号がおおきくても歪みな
く増幅できる。
入力信号のレベルが十分大きくなっているが、ダイナミ
ックレンジの狭い第２差動増幅器（２３）は動作を停止
しているので問題ない。第１差動増幅器（２０）は、ダ
イナミックレンジが広いので信号がおおきくても歪みな
く増幅できる。
【００１３】この状態から更に入力端子（１）（２）に
加わる入力信号のレベルが大きくなり、更に利得を低下
させるとする。そのためには可変電源（３２）で第３及
び第４差動増幅器（２６）（２９）の分流比を調整す
る。即ち、第６トランジスタ（２８）と第７トランジス
タ（３０）に流れる電流を低下させる。この時、上述の
説明では可変電流源（３３）の電流値をゼロとしてか
ら、可変電源（３２）を変化させたが、オーバーラップ
させてもよい。
加わる入力信号のレベルが大きくなり、更に利得を低下
させるとする。そのためには可変電源（３２）で第３及
び第４差動増幅器（２６）（２９）の分流比を調整す
る。即ち、第６トランジスタ（２８）と第７トランジス
タ（３０）に流れる電流を低下させる。この時、上述の
説明では可変電流源（３３）の電流値をゼロとしてか
ら、可変電源（３２）を変化させたが、オーバーラップ
させてもよい。
【００１４】従って、図１の回路によれば、入力信号が
小さいときには大きい利得で増幅でき、入力信号が大き
いときには大きいダイナミックレンジで増幅できる。図
３は、図１の詳細な図である。尚、図３において、図１
と同一の回路ブロックについては同一の符号を付し説明
を省略する。図３の端子（４０）には利得制御信号が印
加される。利得制御信号はバイアス回路（４３）との間
の抵抗により分圧される。分圧された利得制御信号は、
第３及び第４差動増幅器（２６）（２９）の分流比を調
整するとともに第２差動増幅器（２３）の利得を調整す
る。端子（４０）からの利得制御信号は、差動増幅器
（４１）で増幅されて可変電流源として動作するトラン
ジスタ（４２）のベースに印加される。トランジスタ
（４２）のコレクタに接続された抵抗Ｒ0は、第２差動
増幅器（２３）の共通エミッタに流れる電流を決定す
る。
小さいときには大きい利得で増幅でき、入力信号が大き
いときには大きいダイナミックレンジで増幅できる。図
３は、図１の詳細な図である。尚、図３において、図１
と同一の回路ブロックについては同一の符号を付し説明
を省略する。図３の端子（４０）には利得制御信号が印
加される。利得制御信号はバイアス回路（４３）との間
の抵抗により分圧される。分圧された利得制御信号は、
第３及び第４差動増幅器（２６）（２９）の分流比を調
整するとともに第２差動増幅器（２３）の利得を調整す
る。端子（４０）からの利得制御信号は、差動増幅器
（４１）で増幅されて可変電流源として動作するトラン
ジスタ（４２）のベースに印加される。トランジスタ
（４２）のコレクタに接続された抵抗Ｒ0は、第２差動
増幅器（２３）の共通エミッタに流れる電流を決定す
る。
【００１５】今、入力端子（１）（２）に加わる入力信
号のレベルが小さくフルゲインにする必要がある状態で
あるとする。この時には、端子（４０）の利得制御信号
のレベルは低くなっている。すると、図３のＡ点の電圧
も低くなっており、トランジスタ（２８）（３０）（４
２）がオンする。すると、トランジスタ（４２）はオン
し、第２差動増幅器（２３）の利得が最大になるととも
に第３及び第４差動増幅器（２６）（２９）ではエミッ
タからの信号が１００％伝送される。
号のレベルが小さくフルゲインにする必要がある状態で
あるとする。この時には、端子（４０）の利得制御信号
のレベルは低くなっている。すると、図３のＡ点の電圧
も低くなっており、トランジスタ（２８）（３０）（４
２）がオンする。すると、トランジスタ（４２）はオン
し、第２差動増幅器（２３）の利得が最大になるととも
に第３及び第４差動増幅器（２６）（２９）ではエミッ
タからの信号が１００％伝送される。
【００１６】次に、入力端子（１）（２）に加わる入力
信号のレベルが大きくなりフルゲインから低下させる場
合であるとする。この時には、端子（４０）の利得制御
信号のレベルは高くなる。すると、図３のＡ点の電圧も
高くなり、トランジスタ（４３）のベース電圧が高くな
りトランジスタ（４２）のコレクタ・エミッタ電流が低
下する。すると、第２差動増幅器（２３）の利得が低下
し、利得制御が行われる。この時、第３及び第４差動増
幅器（２６）（２９）では状態が変わらないように設定
する。この設定は、差動増幅器（４１）の利得を変える
ことにより決定される。
信号のレベルが大きくなりフルゲインから低下させる場
合であるとする。この時には、端子（４０）の利得制御
信号のレベルは高くなる。すると、図３のＡ点の電圧も
高くなり、トランジスタ（４３）のベース電圧が高くな
りトランジスタ（４２）のコレクタ・エミッタ電流が低
下する。すると、第２差動増幅器（２３）の利得が低下
し、利得制御が行われる。この時、第３及び第４差動増
幅器（２６）（２９）では状態が変わらないように設定
する。この設定は、差動増幅器（４１）の利得を変える
ことにより決定される。
【００１７】端子（４０）の利得制御信号のレベルが更
に高くなると、トランジスタ（２８）（３０）に流れる
電流が低下する。即ち、先に、第２差動増幅器（２３）
の利得を低下させその後、分流比を変えて利得を低下さ
せる。
に高くなると、トランジスタ（２８）（３０）に流れる
電流が低下する。即ち、先に、第２差動増幅器（２３）
の利得を低下させその後、分流比を変えて利得を低下さ
せる。
【００１８】
【発明の効果】以上述べた如く、本発明に依れば、入力
信号が小さいときには大きい利得で増幅でき、入力信号
が大きいときには大きいダイナミックレンジで増幅で
き、利得が高いと同時に入力ダイナミックレンジが広い
利得制御回路が得られる。
信号が小さいときには大きい利得で増幅でき、入力信号
が大きいときには大きいダイナミックレンジで増幅で
き、利得が高いと同時に入力ダイナミックレンジが広い
利得制御回路が得られる。
【図１】本発明の利得制御回路を示す回路図である。
【図２】従来の利得制御回路を示す回路図である。
【図３】本発明の利得制御回路の具体例を示す回路図で
ある。
ある。
（２０） 第１差動増幅器 （２３） 第２差動増幅器 （２６） 第３差動増幅器 （２９） 第４差動増幅器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 3/10
Claims (2)
- 【請求項１】 エミッタが抵抗を介して互いに共通接続
された第１及び第２トランジスタを含み該第１及び第２
トランジスタのベース間に入力信号が印加される第１差
動増幅器と、 エミッタが抵抗を介さずに互いに共通接続された第３及
び第４トランジスタを含み該第３及び第４トランジスタ
のベース間に前記入力信号が印加される第２差動増幅器
と、 エミッタが共通接続された第５及び第６トランジスタを
含み該第５及び第６トランジスタの共通エミッタが前記
第１及び第３トランジスタのコレクタに接続され分流回
路として動作する第３差動増幅器と、 エミッタが共通接続された第７及び第８トランジスタを
含み該第７及び第８トランジスタの共通エミッタが前記
第２及び第４トランジスタのコレクタに接続され分流回
路として動作する第４差動増幅器と、 利得制御信号に応じて、前記第３及び第４差動増幅器の
各々の電流の分流比及び前記第２差動増幅器の利得を制
御する調整手段とを備え、前記調整手段により前記入力
信号のレベルが小さい時は前記第２差動増幅器の利得を
高くし、前記入力信号のレベルが大きい時は前記第２差
動増幅器の利得を低下させた後前記第３及び第４差動増
幅器の各々の電流の分流比を調整して出力信号のレベル
を低下させることを特徴とする利得制御回路。 - 【請求項２】前記調整手段は、前記第３及び第４トラン
ジスタの共通エミッタに接続された可変電流源と、前記
利得制御信号を分圧する抵抗と、を備え、前記抵抗によ
り分圧された利得制御信号に応じて、前記第３及び第４
差動増幅器の各々の電流の分流比を調整すると共に前記
可変電流源の電流値を調整することにより前記第２差動
増幅器の利得を調整することを特徴とする請求項１記載
の利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223797A JP3342345B2 (ja) | 1997-05-30 | 1997-05-30 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223797A JP3342345B2 (ja) | 1997-05-30 | 1997-05-30 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335959A JPH10335959A (ja) | 1998-12-18 |
| JP3342345B2 true JP3342345B2 (ja) | 2002-11-05 |
Family
ID=15310629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14223797A Expired - Fee Related JP3342345B2 (ja) | 1997-05-30 | 1997-05-30 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342345B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111412A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 増幅回路 |
-
1997
- 1997-05-30 JP JP14223797A patent/JP3342345B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10335959A (ja) | 1998-12-18 |
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