JP2998703B2 - テスト回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期ループ回路
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下「ＰＬ
Ｌ」という）を有する半導体集積回路に関し、特に、Ｐ
ＬＬのロック検出、及びＰＬＬがロックするのに必要な
サイクル数を容易に算出することができるようにした半
導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路は動作周波数の高
速化が図られている。特に、高い演算性能が求められる
マイクロプロセッサの動作周波数は急速に高速化が進め
られており、現在、数百ＭＨｚで動作するマイクロプロ
セッサも存在する。

【０００３】マイクロプロセッサを使用して情報機器を
設計する場合、マイクロプロセッサの動作周波数の高速
化が実現されているにもかかわらず、性能向上の妨げと
なる幾つかの問題点が生じている。

【０００４】その問題点の一つは、マイクロプロセッサ
が発するデータ転送要求に対し、データの読み書きに物
理的な動作を必要とする他の周辺機器（ハードディスク
等の各種記憶装置等）のデータ転送速度が追従できず、
マイクロプロセッサが動作を停止してデータ待ち状態と
なることから、情報機器全体の性能向上が図れない。

【０００５】また、情報機器上の他の半導体集積回路
（半導体メモリ、ゲートアレイ等）とマイクロプロセッ
サ間でも動作周波数の格差が広がっており、且つ、情報
機器基盤上の浮遊容量等の負荷による妨げもあって、マ
イクロプロセッサとのデータ転送効率が向上せず、情報
機器全体の性能が向上しない場合もある。

【０００６】二つ目の問題点として、コストの問題が存
在する。情報機器上の各種半導体集積回路とのデータ転
送効率を向上するために、基板上に各種の試みを用いる
と、基板設計に必要とする工数が増大し、併せて基板製
造コストも大きくなる。

【０００７】また、マイクロプロセッサにクロックを供
給する機器（一般に水晶発振器等）も、高速であるほど
高価であり、情報機器全体の製造コストを上げている。

【０００８】上記のような問題点を解決するために、近
年のマイクロプロセッサではＰＬＬによって、外部から
の入力クロックを逓倍した内部クロックにて、動作周波
数を上げているものが多い。なお、ＰＬＬの機能／構成
自体は公知であるので、ここでは、その説明は省略す
る。

【０００９】一般に、ＰＬＬは、発振開始時（ＳＴＯＰ
状態）から発振周波数が安定するまでに、内部のアナロ
グ的な回路が常時動作しており、ＰＬＬがロックしてか
らの方が消費電力が小さい。

【００１０】ところで、近年、電池駆動の携帯情報機器
用として、高性能／低消費電力のマイクロプロセッサの
需要が高まっている。

【００１１】高性能化を実現するためには、他の情報機
器と同様、マイクロプロセッサの動作周波数を上げ、演
算能力を上げている。そして、前述したように、外部周
辺機器とのデータ転送効率の問題、また製品の設計、製
造コストの上昇といった問題を回避するために、ＰＬＬ
を内蔵しているマイクロプロセッサが多い。

【００１２】また、消費電力を低減するために、通常動
作時の消費電力を下げる工夫を盛り込むのと同様、各種
ＳＴＯＰ（ストップ）モードを提供するマイクロプロセ
ッサが開発されている。

【００１３】ＳＴＯＰモードは大別して、ＰＬＬも含め
マイクロプロセッサを全停止させるモード、ＰＬＬは動
作しているが他の回路をストップ（停止）させるモード
等がある。

【００１４】また電池駆動型の携帯情報機器の電池の寿
命を延ばすためには、ＰＬＬも含めマイクロプロセッサ
を全て停止させることがよいと一般的に考えられてい
る。

【００１５】しかしながら、ＰＬＬを含めマイクロプロ
セッサを全停止させた場合、マイクロプロセッサが再起
動するためには、ＰＬＬがロックする迄の時間が必要と
なる。情報機器の性能指標に一般的に用いられるＣＰＩ
（Ｃｙｃｌｅ ｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ）に対
し高い値を示すマイクロプロセッサを使用したとして
も、ＰＬＬがロックする迄の時間が大きなものであれ
ば、実使用上の演算性能が上がったとは言えない。

【００１６】また、前記の通り、ＰＬＬがロックする
迄、ＰＬＬそのものが消費する電力は、ＰＬＬがロック
している状態よりも大きいため、結果的に、バッテリ駆
動型情報機器等の電池の寿命を短くする可能性がある。
これらの問題を解決するためには、ＰＬＬがロックする
迄の所要時間、及び消費電力の特性を踏まえた上で、各
種ＳＴＯＰモードを実使用条件に併せて効率的に使用す
るのがもっとも良いと考えられている。

【００１７】ところが、これまでのマイクロプロセッサ
では、ＰＬＬのロック検出、ＰＬＬがロックする迄の所
要時間、ロックする迄の消費電力を容易に算出する機能
を有するものが存在しない。

【００１８】よってＰＤＡ（パーソナルデジタルアシス
タンツ）等、低電力情報機器の設計の際に、対象ＭＰＵ
（マイクロプロセッサ）が有するＰＬＬの諸特性の実力
が不明である場合が多いため、十分な電力設計が行うこ
とが難しくなっている。

【００１９】ＰＬＬのロック検出に関連する公知文献と
して、例えば特開平７−９５０６１号公報には、デジタ
ル回路で構成でき、且つノイズの影響などを受けること
なく的確にロック検出が可能としたロック検出回路の構
成が提案されている。

【００２０】この従来のロック検出回路の構成、及び動
作原理を概説すると、ＰＬＬに入力される基準クロッ
ク、及びＶＣＯ（電圧制御発振器）の出力クロックに同
期してカウント値を更新するカウンタを設ける。

【００２１】まず上記したロック検出と同等の回路にて
ロック検出を簡略的に行った後、前記の各カウンタにリ
セット信号を入力し、カウント値の初期化を行った後、
ある一定期間、基準クロックにてカウンタのカウント値
を更新し、結果を保持しておく。次に基準クロックにて
カウンタを動作させた際と同じ期間、ＶＣＯ出力クロッ
クにてカウンタのカウント値を更新し、結果を保持す
る。基準クロック、ＶＣＯ出力クロックが同一周波数で
あれば、一定期間にカウントされるカウント値は同一で
あるので、二つのカウンタのカウント値を比較し、一致
しているならばロック検出信号を出力している。

【００２２】

【発明が解決しようとする課題】これまでＰＬＬのロッ
ク判定、ロック所要サイクル数を求めるためにはオシロ
スコープ等の外部測定機器に頼らなければ不可能であっ
た。

【００２３】また上記特開平７−９５０６１号公報記載
の回路では、ロック検出そのものは判定できるが、ロッ
クに必要なサイクル数を算出することは不可能である。

【００２４】ＰＬＬを内蔵し、かつＳＴＯＰモードの機
能を有したマイクロプロセッサを用いてＰＤＡ等の電池
駆動の情報機器を設計／製造する場合、高性能化、低消
費電力化を推進するためには、ＰＬＬがロックする迄の
所要サイクル数、電力等の諸特性をふまえた上で設計す
ることは不可欠であるが、実際に、前記諸特性を容易に
算出するための手段が存在していないというのが現状で
ある。

【００２５】したがって、本発明は、上記した問題点に
鑑みてなされたものであって、その目的は、従来、オシ
ロスコープ等の外部測定機器に頼らなければ不可能であ
ったＰＬＬのロック判定、及びロック所要サイクル数
（所要時間）を、容易に算出できるテスト回路をマイク
ロプロセッサに付加することにより、高性能／低電力の
情報機器を設計時の設計品質の向上を図るようにした半
導体集積回路装置を提供することにある。

【００２６】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、位相同期ループ回路（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ、以下「ＰＬＬ」という）を有する
半導体集積回路内にて構成されるテスト回路であって、
ＰＬＬの出力クロック、及び前記ＰＬＬに入力する基準
クロックにそれぞれ同期してカウント値を更新する第
１、及び第２のカウンタと、前記第１、及び第２のカウ
ンタが出力するカウント値の差を演算する減算器と、前
記減算器の減算結果出力を、前記基準クロックに同期し
て過去複数クロック分を記憶し、記憶されている複数の
減算結果の値が全て同一であるか否かを判定し、同一で
あればカウント値一致信号（「ＭＡＴＣＨ信号」とい
う）を出力する減算結果記憶手段と、を有することを特
徴とする。

【００２７】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ、以下「ＰＬＬ」という）のロック検
出を行うテスト回路において、ＰＬＬに入力する基準ク
ロック、及びＰＬＬの出力クロックにそれぞれ同期して
カウント値を更新する第１、及び第２のカウンタ（図１
の１１、１２）と、第１、及び第２のカウンタが出力す
るカウント値の差を演算する減算器（図１の１３）と、
この減算器の減算結果出力を、基準クロックに同期し
て、過去複数クロック分を記憶し、記憶されている複数
の減算結果の値が全て同一である時にロック検出信号を
出力する減算結果記憶手段（図１の１４）と、を備えて
構成される。本発明の実施の形態においては、ロックと
判定された際のカウント値を出力することにより、ＰＬ
Ｌがロックするまでに心要としたサイクル数を算出する
ことが可能となる。

【００２８】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００２９】［実施例１］図１は、本発明の一実施例の
構成を示すブロック図である。図１を参照すると、本実
施例のテスト回路（ロック検出回路）１００は、基準ク
ロックに同期してカウント値を更新する第１カウンタ１
１と、ＰＬＬ１０内のＶＣＯ（電圧制御型発振器）の出
力を分周器（不図示）を介してＰＬＬ１０内の位相周波
数差検出器（ＰＦＤ(不図示)）に入力されるクロック
（以下「フイードバッククロック」という）に同期して
カウント値を更新する第２のカウンタ１２と、第１、及
び第２のカウンタ１１、１２がそれぞれ出力するカウン
ト値（基準クロックカウント値、フィードバッククロッ
クカウント値）の差を演算する減算器１３と、減算器１
３の減算結果出力を、基準クロックに同期して、過去複
数クロック分を記憶し、記憶されている複数の減算結果
の値が全て同一である時にロック検出信号を出力する減
算結果メモリ１４と、を備えて構成されている。

【００３０】リセット入力端子からリセット信号を入力
して第１、第２のカウンタ１１、１２が初期化（カウン
ト値＝０）を行う。

【００３１】第１のカウンタ１１、及び第２のカウンタ
１２は、それぞれの入力クロックの立ち上がりエッジ同
期のカウンタである。カウンタの構成はＰＬＬが動作開
始してからロック終了迄に必要な基準クロック数より、
大きな値をカウントできるビット幅で構成する必要があ
る。必要な基準クロック数はＰＬＬ設計時より、ある程
度の見積もりが可能である。設計されたＰＬＬによって
ロックに必要とするサイクル数は異なるので、本実施例
では任意のビット数ｎで構成する。

【００３２】図１において、減算器１３、減算結果格納
メモリ１４も同一ビット幅（ｎビット）で構成される。

【００３３】次に本実施例の動作について説明する。

【００３４】基準クロックに所定のクロックを入力す
る。第１のカウンタ１１のカウント値、及び第２のカウ
ンタ１２のカウント値は、それぞれ基準クロックＣＬ
Ｋ、及びフィードバッククロックＦＢ−ＣＬＫの立ち上
がり毎に、カウント値を１ずつ更新していく。

【００３５】第１のカウンタ１１、及び第２のカウンタ
１２は逐次そのカウント値を、減算器１３の第１、第２
の入力端ＩＮ１、ＩＮ２に出力し、減算器１３は入力さ
れたカウント値の差分を演算し、結果を減算結果格納メ
モリ１４に転送する。

【００３６】演算結果格納メモリ１４は、減算器１３に
おける減算結果を格納する複数個のエントリで構成され
ている。エントリの数は任意とされ、本実施例では、図
２に示すように、エントリ０からエントリｍ−１の計ｍ
個として、以下にその動作を説明する。

【００３７】減算結果格納メモリ１４は、リセット信号
ＲＥＳＥＴの入力により初期化される。減算結果格納メ
モリ１４に、外部からＲＥＳＥＴ信号が入力されると、
エントリ０は全ビット値１を保持し、エントリ０以外の
エントリ１〜エントリｍ−１は全ビット値０を保持す
る。

【００３８】次に減算器１３より逐次、減算結果が入力
され、基準クロックＣＬＫの立ち下がりエッジに同期し
て、エントリ０にて減算結果を保持する。

【００３９】エントリ１以降のエントリは、前段のエン
トリが保持していた値を基準クロックＣＬＫの立ち下が
りエッジ毎に、逐次、後段のエントリにデータをシフト
して、各エントリで保持する。

【００４０】つまり、各エントリは初期化後、減算器１
３が出力する結果を、クロック端子ＣＬＫに入力される
基準クロック立ち下がりエッジ毎に、先読み先出しメモ
リ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、ＦＩＦ
Ｏ）と同様な動作を行い、エントリ０からエントリｍ−
１まで順次値をシフトさせ記憶する。

【００４１】また、エントリ１〜エントリｍ−１迄は、
自信が保持している値が更新されると、自身が保持して
いる値とエントリ０が保持している値とを比較し、一致
した場合、ＭＡＴ出力より論理値“１”を出力する。

【００４２】エントリ０を除く各エントリの全ＭＡＴ出
力の論理積（ＡＮＤ）をとり、ＭＡＴＣＨ信号として外
部に出力する。

【００４３】ＭＡＴＣＨ信号は、エントリ０〜エントリ
ｍ−１迄の全エントリが一致した場合のみ論理値“１”
となる。

【００４４】再び図１を参照して、ＰＬＬが動作を開始
した直後は、基準クロックＣＬＫとフィードバッククロ
ックＦＢ−ＣＬＫの周波数が異なり、かつフィードバッ
ククロックＦＢ−ＣＬＫの周波数は一定でないことか
ら、それぞれのクロックに同期して値を更新する、第
１、第２のカウンタ１１、１２は、ある一定期間中に更
新されたカウント数が異なる。

【００４５】このため、減算器１３が出力する、第１の
カウンタ１１、及び第２のカウンタ１２のカウント値の
差分も、一方のカウンタの値が更新する度に異なる。

【００４６】ある程度の時間が経過し、ＰＬＬがロック
した状態になると、フィードバッククロックＦＢ−ＣＬ
Ｋの周波数は基準クロックＣＬＫと同じになるので、あ
る一定期間中に更新されたカウント値は同じになる。す
なわち、減算器１３が出力する減算結果も常に一定とな
る。

【００４７】上記の動作をタイミングチャートで表す
と、図３に示すようなものとなる。図３では、ＲＥＳＥ
Ｔ信号により、本実施例の各回路を初期化した後、基準
クロックを入力し、その後の各信号のデータの遷移状態
を示している。

【００４８】本実施例は、一定期間中、減算器１３が出
力する結果を、減算結果格納メモリ１４を用いて保持
し、減算結果が常に一定であるかを減算結果格納メモリ
１４内で比較し、減算結果が全て等しければ、ＭＡＴＣ
Ｈ信号を出力することで、ＰＬＬのロック検出を行う。

【００４９】またＭＡＴＣＨ信号が論理値“１”を出力
した際の、第１のカウンタ１１のカウント値を読み出す
ことにより、ＰＬＬがロックする迄の所要クロック数を
算出することが可能となる。

【００５０】本実施例では、減算結果格納メモリ１４内
のエントリをｍ個と任意の実数で構成しているが、ｍの
値が大きいほど、ロック検出の精度があがる。

【００５１】本実施例の回路を、半導体集積回路内にイ
ンプリメントする際には、本実施例の回路搭載によるチ
ップ面積のオーバーヘッド等を考慮し、個々の半導体集
積回路の仕様に併せて設定するのが望ましい。

【００５２】［実施例２］本発明の第２の実施例とし
て、ＰＬＬがロックする迄に消費した電力を求める方式
を説明する。本実施例の目的はＰＬＬがロックする迄の
平均消費電力の算出であり、図４に、その回路構成を示
す。

【００５３】前記第１の実施例にて説明したとおり、Ｒ
ＥＳＥＴ信号が入力され、各回路は初期化される。

【００５４】その後、基準クロックを入力し、時間が経
過すると、ＰＬＬがロックし、ロック検出信号であるＭ
ＡＴＣＨ信号が論理値“０”から論理値“１”へと状態
が遷移する。

【００５５】上記ロック検出信号を基準クロックにて同
期化し、基準クロック１サイクル分のパルス（論理値
“１”）を、第１、第２のラッチ４５、４６にて生成す
る。

【００５６】第２のラッチ４６の出力はＰＬＬ４０のＳ
ＴＯＰ端子に入力され、第２のラッチ４６からのパルス
にて、ＰＬＬ４０の内部状態を初期化し、一時発振を停
止させる。この動作に伴い、第２のカウンタ４２はカウ
ントを停止するが、第１のカウンタ４１は基準クロック
にてカウント値を更新するのでカウント値が更新され、
減算器４３の出力結果は、随時、異なる値を出力する。

【００５７】よって減算結果格納メモリ４４内の各エン
トリが保持する値は、それぞれ異なるものとなり、ロッ
ク検出信号は論理値“１”から論理値“０”へと状態が
遷移する。

【００５８】ロック検出信号が論理値“０”へと状態遷
移したことにより、ＰＬＬ４０は、再度、ロックするま
で動作を位相比較を行い、周波数を変動させ、ＰＬＬを
ロック状態とする。

【００５９】再度、ＰＬＬがロックすれば、上記の通リ
ＰＬＬを強制的に初期化する。これらの動作は、無限に
繰り返されることとなり、この状態のＰＬＬの動作電流
をＬＳｌテスタなどの測定器にて外部測定することによ
り、ＰＬＬがロックするまでの消費電力を算出すること
が可能となる。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
従来、オシロスコープ等の外部測定機器に頼らなければ
測定不可能であった、ＰＬＬのロック判定、及びロック
所要サイクルを容易に算出することができる、という効
果を奏する。

【００６１】また、本発明によれば、ＰＬＬがロックす
るまでの消費電力の算出を容易とするという効果を奏す
る。

【００６２】さらに、本発明によれば、上記の機能が付
加されたことにより、ＰＬＬを内蔵し、かつＳＴＯＰモ
ードの機能を有したマイクロプロセッサを用いて高性能
／低電力の情報機器を設計／製造する場合、ＰＬＬがロ
ックする迄の所要サイクル数、電力等の諸特性をふまえ
た上で設計することが可能となり、設計品質を高めるこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第１の実施例における減算結果格納メ
モリブロック図である。

【図３】本発明の第１の実施例の動作を説明するタイミ
ングチャートであり、ＰＬＬ発振開始からのカウンタ、
減算器、減算結果格納メモリの状態遷移を示すタイミン
グチャートである。

【図４】本発明の第２の実施例の構成を示す図である。

【符号の説明】

１０、４０ ＰＬＬ １１、４１ 第１のカウンタ １２、４２ 第２のカウンタ １３、４３ 減算器 １４、４４ 減算結果格納メモリ ４５、４６ ラッチ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃ
   ｋｅｄ Ｌｏｏｐ、以下「ＰＬＬ」という）を有する半
   導体集積回路内にて構成されるテスト回路であって、 前記ＰＬＬに入力する基準クロック、及び前記ＰＬＬの
   出力クロックにそれぞれ同期してカウント値を更新する
   第１、及び第２のカウンタと、 前記第１、及び第２のカウンタが出力するカウント値の
   差を演算する減算器と、 前記減算器の減算結果出力を、前記基準クロックに同期
   して過去複数クロック分を記憶し、記憶されている複数
   の減算結果の値が全て同一であるか否かを判定し、同一
   であればカウント値一致信号（「ＭＡＴＣＨ信号」とい
   う）を出力する減算結果記憶手段と、 を有することを特徴とするテスト回路。
2. 【請求項２】位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃ
   ｋｅｄ Ｌｏｏｐ、以下「ＰＬＬ」という）のロック検
   出を行うテスト回路において、 前記ＰＬＬに入力する基準クロック、及び前記ＰＬＬの
   出力クロックにそれぞれ同期してカウント値を更新する
   第１、及び第２のカウンタと、 前記第１、及び第２のカウンタが出力するカウント値の
   差を演算する減算器と、 前記減算器の減算結果出力を、前記基準クロックに同期
   して、過去複数クロック分を記憶し、記憶されている複
   数の減算結果の値が全て同一である時にロック検出信号
   を出力する減算結果記憶手段と、 を有することを特徴とするテスト回路。
3. 【請求項３】前記減算結果格納手段が、前記複数クロッ
   ク分の段数の記憶部（「エントリ」という）を有し、前
   記基準クロック入力に同期して前段のエントリの保持デ
   ータをら次段のエントリに転送する、ことを特徴とする
   請求項２記載のテスト回路。
4. 【請求項４】前記ロック検出信号のラッチ出力により前
   記ＰＬＬがロックした場合、前記ＰＬＬを強制的に初期
   化し、再び前記ＰＬＬのロック検出動作が開始し、これ
   らの動作を繰り返し、この状態での前記ＰＬＬの動作電
   流を外部測定することにより、前記ＰＬＬがロックする
   までの消費電力を算出することを可能としたことを特徴
   とする請求項２記載のテスト回路。