TW574785B - Lock detection circuit - Google Patents

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574785 五、 發明說明（1 ) 發 明 背 明 領 域 本 發 明是有關於 一種 鎖住狀態偵測電路，更特別是一 種 提 供 具有計數器 之鎖 住狀態偵測電路。 習 知 技 術說明 近年 來，大家都 注意 到一種使用計數器之鎖住狀態偵 測 電 路 ，其用於偵 測相位鎖住迴路（P L L : P h a s e L 〇 c k e d Lo op)電路之鎖住狀態。 例如，日本之公開待審之專利 串 =?古 m 案 號No.海10 -3 222 00中揭示，如於第8圖中所示 —* 種 相 位鎖住狀態 偵測 電路，其中計數周期產生電路由 --- 輸 入 參考信號而 產生 計數期間，計數器在此計數期間 計 數 (c ount)PLL 電 路之 輸出信號，以及比較電路其比較 此 等 計 數値。 如於 第9圖中所 示， 在習知技術之PLL電路130中， 來 白 外 部之輸入參 考信 號RCLK(頻率fR)137被頻率分 割 器 (d ivider)136 分割 ，以致於其頻率爲輸入參考信號 之 4¾ 頻 率 之1/M(頻率 ：fR) 。此Μ頻率分割信號MCLK是參 考 信 號 ，其爲相位 比較 器131之兩個輸入之一。此比較 信 號 是 相位比較器 131 之另一個輸入它是Ν頻率分割信 Pete NCLK(其頻率爲 fN) ，它是使用頻率分割器1 3 5將 PLL 電 路1 3 0之輸 出信 號0CLK(其頻率爲f〇UT)分割而 得 以 便提供頻率 1/N 。此相位比較器1 3 1輸入作爲參 考 信 號 與比較信號 的是 :相對應於輸入於PLL電路130 之 參 考 信號之Μ頻率分割信號’與相對應於由PLL電路1 3 0 -3- 574785 五、發明說明（2) 所輸出信號之N頻率分割信號，此比較器在兩個信號之 間偵測出相位差，並且相對應其相位差而輸出相位比較 結果信號UP/DOWN。當由相位比較器13 1來的UP信號 是活性（a c t i v e)時，則充電泵1 3 2將電容充電（未圖示， 它可以是在迴路過濾器中之電容），而當由比較器來的 DOWN信號是活性時則將電容釋出。當此UP脈動（pulse) 與DO WN脈動均爲非活性時，則將此充電泵1 32關閉 (turn off)。迴路濾波器133將充電泵132之輸出信號穩 定（flatten)，其輸出電壓被供應作爲控制電壓至電壓控 制振盪器（VCO) 134。此VCO 134輸出信號其相對應於迴 路濾波器（13 3)之直流輸出電壓而改變振盪頻率。此信號 或爲PLL電路130之輸出信號OCLK。此輸出信號 OCLK被輸入至N頻率分割器135。此N頻率分割信號 NCLK，其中此輸出信號OCLK的頻率被分割成1/N，被 輸入於相位比較器1 3 1作爲回饋（feedback)信號。當 M= 1與N= 1時則不須提供Μ頻率分割器與N頻率分割 器。不具有Μ頻率分割器136或Ν頻率分割器135之 PLL電路是可以存在的。 (於第8圖中）之計數期間產生電路142將輸入參考信 號137輸入PLL電路130 ’以產生綜合（synthesized)之 計數期間信號脈衝，其具有預先設定多個週期之脈衝長 度。輸出信號計數器1 44使用此計數期間信號脈衝 (pulse)作爲致能（enable)信號用於計數在脈衝期間從 PLL電路130所輸出之輸出信號138之波數（週期數目） 574785 五、發明說明（3) 。對於此計數値比較電路1 4 8，則根據在PLL電路1 3 0 中計數期間信號脈衝之時間長度之設計之値與頻率轉換 比率，而設定預先決定之參考計算値。而鎖住決定電路 1 46則根據在輸出信號計數器1 44中，在參考計算値與 輸出計數値之間所測得之差異，來決定積體電路PLL 1 3 0之輸入與輸出信號之間之相位鎖住狀態。 此鎖住狀態偵測電路其使用計數器（counter)在預先設 定之計數期間（period)以計數（count)PLL電路之輸出信 號，並且然後與參考計算値（count value)比較以偵測其 鎖住/未鎖住，此電路會有的問題爲其用於偵測其鎖住 狀態或未鎖住狀態之時間可能較所須的時間爲長。其原 因如下所述。 如於第8圖中所示之在習知技術之鎖住狀態偵測電路 中，一直到在計數期間產生電路1 42中所產生的計數期 間終止爲止，此計數値比較電路1 48無法將輸出信號 OCLK的脈波（wave)數之計數値與參考計數値比較，並 且只有在計數期間產生電路1 42中所產生之每一個計數 期間才可以決定其鎖住或未鎖住之狀態。換句話說，此 計收器用於決定鎖住狀態之比較作業在每一個計數期間 只執行一次。當此鎖住狀態改變成非鎖住狀態時，此未 鎖住狀態如同鎖住狀態之決定是在計數期間後被偵測。 以此方式，在習知技術之鎖住狀態偵測電路中，其計數 器計數輸出信號的數目，而在相同的計數期間偵測其鎖 住或未鎖住狀態，以致於其鎖住狀態偵測時間與未鎖住狀 574785 五、發明說明（4 ) 態偵測時間不能被設定至最適（optimal)値。 發明總沭 本發明的目的是提供一種鎖住狀態偵測電路，其將 PLL電路之鎖住狀態偵測時間與未鎖住狀態偵測時間最 適化（optimize)。 根據本發明之一觀點，以提供裝置用於解決以上之問 題，此鎖住狀態偵測電路具有：相位比較電路，用於將參 考信號之相位與（根據輸出比較結果之輸出信號之）回饋 (feedback)信號之相位比較；振盪電路，用於改變根據 比較結果之輸出信號之振盪頻率；以及偵測電路，用於 偵測在預設期間內保持回饋信號頻率與參考信號的頻率 之一致，以允許鎖住信號之成爲活性（active)。 因此可以使用頻率之數位値以產生高度準確之鎖住信 號。 根據本發明之另一觀點，此鎖住狀態偵測電路具有：第 一計數器，用於輸入與計數此輸入於PLL電路之相位比 較器輸入端子之回饋信號；第二計數器，用於輸入與計 數此輸入於相位比較器另一輸入端子之參考信號；第三 計數器，其在當第一計數器之計數値等於預先設定之第 一値以及第二計數器之計數値等於第一値時執行計數運 算；以及決定（decision)電路，其在當第三計數器之計數 値等於此预先設定之第二値時輸出此顯示鎖住狀態之信 號。 根據本發明，此鎖住狀態偵測電路可以具有比較電路 574785 五、 發明說明 ( 5) ， 用 於在 當 第 -- 計 數 器 之 計 數 値 等 於 預 設之 第一値 以及 第 二 計 數 器 之 計 數 値 等 於 此 第 一 値 時 ， 輸出 信號其 狀態 顯 示 等 於 > 其 中 此 第 二 計 數 器 輸 入 此 由 比較 電路所 輸出 的 信 號 作 爲 控 制 此 計 數 運 算 之 信 Pcfe Wl > 而 在當 此由比 較電 路 所 輸 出 之 信 號 是 在 顯 示 等 於狀 態 中 時 ，此 第三計 數器 是 被 允 許 在計 數 致 能 (e na ble)狀態中， •並且計算此輸入 於 第 二 計 數 器 之 回 Atfa. 饋 信 號 〇 根 據 本 發 明 當 第 — 計 數 器 之 計 數 値 到達 所預先 設定 之 第 一値 並 且 此 等 二 計 數 器 之 計 數 値 不 等於 第一値 時， 則比 較 電 路 將 第 二 計 數 器 重 轨 設 定 (r( 2 s e 丨0， 並且當 此第 二 計 數 器 之 計 數 値 被 重 設 時 此 決 定 電 路輸 出一輸 出信 號 其 値 顯 示 未 鎖 住狀 態 0 如 同 在 以 下 之 說明 中爲明 顯， 此 以 上 之 問 題 同 樣 可 以 以 本 發 明 之 串 請 專利 範圍解 決。 圖 式 簡 口 η 早 說 明 第 1 圖 爲 顯 示 本 發 明 實 施 例 結 構 之 圖 示。 第 2 圖 爲 顯 示 本 發 明 實 施 例 之 計 時 (ti ming)作業之圖 示 0 第 3 圖 爲 顯 示 本 發 明 實 施 例 之 鎖 住狀 態偵 測電路 之例 之 圖 式 〇 第 4 圖 爲 顯 示 本 發 明 另 一 實 施 例 之 鎖 住狀 態偵測 電路 之 例 之 圖 式 〇 第 5 圖 爲 顯 示 第 4 圖 之 決 定 電 路 之 結 構之 例之圖 式。 第 6 圖 爲 顯 示 以 真 値 表 (truth t a b 1 e)協 i助説 ζ明第4 圖決 定 電 路 作 業 之 圖 式 〇 7- 574785 五、發明說明（6) 第7圖爲顯示第3圖之比較電路之結構之例之圖式。 第8圖爲顯示習知技術之鎖住決定電路之結構之圖示。 第9圖爲顯示習知技術PLL電路之結構之例之圖示。 較佳實施例之說明 現在說明本發明之實施例。在本發明之實施例中， PLL電路之鎖住狀態偵測電路是用於輸出此輸出信號， 其具有與所輸入參考信號相同之頻率或是將此頻率乘以 N之頻率；此鎖住狀態偵測電路具有：第一計數器（第1 圖之數字2 1 )，其用於計數藉由將輸出信號除以1或N 之頻率分割値而獲得之信號（第一信號）；第二計數器（第 1圖中之數字22)，其用以計數參考信號（第二信號）；以 及第三計數器（第1圖中之數字24)，其在當第一計數器 計數此第一信號爲預設之第一値，並且此第二計數器計 數此第二信號爲由第一値與頻率分割値所界定之第二値 時，則用以計數；決定電路（第1圖之數字25)在當第三 計數器 (第1圖之數字24)之計數値等於所預設之第三値時決定 鎖住狀態。此狀態是在每一個期間中更新，在此周期中 此第一計數器（第1圖之數字21)計數此第一信號爲第一 値。當此第一計數器（第1圖之數字2 1)計數此第一信號 爲第一値，並且此第二計數器（第1圖之數字2 2)計數此 第二信號爲與第一値不同之値時，則決定此未鎖住狀態 。在此種結構中，當第一信號與第二信號之頻率相同時 ’此在第一與第二計數器中之第一與第二値亦相同。 作爲本發明實施例之修正，當使用作爲輸入於此第一 574785 五、發明說明（7) 計數器（第1圖之數字21)第一信號時，此PLL電路（第1 圖之數字1 0)之輸出信號所具有之頻率是將參考信號之 頻率乘以N (此頻率分割器（第1圖之數字1 5 )將P L L電 路之輸出信號之頻率除以N)。此用於計數參考信號之第 二計數器（第1圖之數字22)之第二値被設定爲第一値之 1 /N(假設N爲頻率分割値），作爲第一計數器之設定値。 當此第一計數器（第1圖之數字2 1)計數了 K-個第一信號 (其藉由將參考信號之頻率乘以N而獲得）時，此第二計 數器（第1圖之數字22)計數了 K/N個參考信號。 以下參考所附圖式說明本發明之實施例。請參考第1 圖，此PLL電路（10)具有電壓控制振盪器（14)，用於根 據所控制之電壓而改變與輸出振盪頻率；頻率分割器（1 5) ’用於分割（divide)此電壓控制振盪器（14)之輸出信號； 相位比較器（1 1 )，用於輸入所被輸入之參考信號以及由 頻率分割器（1 5)所分割之信號（回饋信號），以比較此兩 信號之相位；充電（charge)泵，用於將電容充電與放電 (discharge)，其根據相位比較器（1 1)之相位比較結果， 以產生對應於參考信號與回饋（feedback)信號之間之相 差（phase difference)之電壓；以及濾波器（13)，用於將 對應此相差之電壓穩定（flatten)，此電壓作爲經控制之 電壓而供應給電壓控制振盪器。當此頻率分割器（1 5)之 頻率分割値爲1時，可以不須要此頻率分割器（！ 5)，並 且此電壓控制振Μ器（1 4)之輸出作爲回饋信號而輸入至 相位比較器（Π)。 574785 五、發明說明（8) 此鎖住狀態偵測電路（20)具有：第一與第二輸入端子 以及一輸出端子，並且設有第一與第二計數器（21，22) ，用於從第一與第二輸入端子輸入第一與第二信號，（此 等信號被輸入於相位比較器（1 1)之兩個輸入端子作爲回 饋信號與參考信號而用於相位比較），並且計數此第一與 第二信號；比較電路（23)，用於在當第一計數器（2 1)之 計數値等於此預設之第一値並且第二計數器（22)之計數 値等於此第一値時，輸出在第一邏輯狀態中之信號；第 三計數器（24)，其在當由比較電路（23)所輸出之信號是 在第一邏輯狀態中時被允許爲能夠計數（count enable) (允許計數作業），用於計數回饋信號；以及決定 (decision)電路，其在當第三計數器（24)之計數値等於第 二預設値時，輸出此顯示鎖住狀態之信號。 當第一計數器（21)之計數値等於第一預設値（ = NA)，並 且第二計數器（22)之計數値亦等於此第一値（ = NA)(請參 考第2圖）時，此用於計數回饋信號之第三計數器（2 4)計 數。當此第三計數器（24)之計數値到達第二預設値時， 此決定電路（2 5)輸出顯示鎖住狀態之信號。 當第一計數器（2 1)之計數値到達第一預設値並且第二 計數器（2 2 )之計數値不等於此第一値時，此決定電路（2 5 ) 輸出顯示未鎖住狀態之信號。作爲實現此控制之邏輯之 例子，當第一計數器（2 1)之計數値到達第一預設値，並 且第二計數器（22)之計數値不等於此第一値時，則此比 較電路（2 3)執行控制將此第三計數器（24)重新設定（reset) -10- 574785 五、發明說明（9) 。當此第三計數器（24)之計數値被重設爲〇時’此決定 電路（2 5)可能會輸出決定信號其具有値而顯示未鎖住狀 能 〇 /Cjn 在本發明之實施例中，非鎖住狀態是在此期間被偵測 到，在此期間中，此第一計數器（2 1)計數以第一値所輸 入之回饋信號，並且鎖住狀態在此期間被偵測到，其値 之週期之數目是由將第一値乘第二値（回饋信號之週期之 數目）而獲得。 實施例 爲了詳細說明本發明之實施例，以下將討論應用本發 明之實施例。第1圖顯示本發明實施例之結構。此PLL 電路10具有：相位比較器（PC)1 1 ;充電泵12用於藉由從 相位比較器1 1所輸出之UP信號與DOWN信號，而控 制流至電容器之充電與放電電流之供應，迴路濾波器1 3 ，其由低通濾波器構成用於穩定電容器之終端電壓；電 壓控制振盪器（VCO) 1 4，用於輸入迴路濾波器〗3之輸出 電壓作爲被控制之電壓，而根據此經控制之電壓値以改 變振盪頻率；以及頻率分割器（DIV) 1 5，用於分割此電 壓控制振盪器1 4之輸出頻率。此相位比較器1 1在輸入 參考信號（稱爲”參考信號”）與來自頻率分割器15之頻率 分割輸出信號（稱爲”回饋信號”）之間作比較。當頻率分 割値爲1時，可以不須要頻率分割器1 5。在PLL電路 中，如同參考第9圖所說明者，此輸入參考信號可以使 用頻率分割器以Μ分割以分割此輸入信號，其然後被供 "11- 574785 五、發明說明（11) 在當比較電路23之輸出信號是在非活性狀態中時，是 允許不能計數（不允許計數），並且不執行回饋信號之計 數作業。 此決定電路2 5將此第三計數器24之計數値與預設値 ”C”比較，並且在當此兩個値彼此相等時，則允許鎖住 狀態偵測信號是在活性狀態。 當由此決定電路2 5所輸出之輸出信號具有顯不鎖住 狀態之値時，此第三計數器24停止此所輸入之回饋信 號之計數運算，並且保持値”C”作爲所輸出之計數値。 當此第一計數器2 1之計數値到達設定値”NA”，並且 第二計數器22之計數値不爲”NA”時，則此比較電路23 重新設定此第三計數器24。此第三計數器24之計數値 爲0。此第三計數器2 4之計數値與値” C ”彼此並不相等 。此決定電路2 5輸出一輸出信號，其具有値顯示未鎖 住狀態。 此第一計數器21與第二計數器22之計數器被改變至 1，2，3，…，以及ΝΑ-1。每一次當兩者均爲”nA，，時， 此第三計數器24以1 ’ 2 ’ 3，…，以及c-1的方式計數 。此第一計數器21與第二計數器22以NAxC(當此回饋 信號的周期是tCK時’其對應於tCKxNAxC之期間）之 周期數目連續計數此回饋信號。此決定電路25允許此 鎖住狀態偵測信號在活性（active)狀態（即，在鎖住狀態） 。對於N A與C値而言，可使用1 6與2 5 6，2 5 6與8等 之選擇之組合，並且可以根據PLL電路與應用系統的頻 -13- 574785 五、發明說明（12) 率帶而適當地設定。 此第一至第三計數器2 1，2 2與2 4之計數値，一直到 偵測到鎖住爲止是以如下的方式改變： 計數器21， 22 計數器24 1，2，3，…， ΝΑ 1 1，2，3，…， NA 2 ......... NA ... 1，2，…， NA C 此第一計數器21與第三計數器24以總共NAxC之週 期計數此回饋信號。當此決定電路2 5輸出在活性狀態 中鎖住狀態偵測信號時，此第一計數器2 1從計數値二0 開始計數回饋信號。當此計數値到達” N A ”並第：朴數 器2 2之計數値爲，，N A，，時，此決定電路2 5繼續將此鎖住 狀態偵測信號保持在活性狀態中。 此決定電路25設有，，邏輯積（logical pro duct) (AND)電 路”，其具有並聯之”相等（coincidence)偵測電路”，用於 第三計數器24之計數値與値”C”（二位元顯示資料）每一 位元之相等偵測。並且將此相等偵測電路之輸出之邏輯 積作爲鎖住狀態偵測信號而輸出。 作爲如同在第1圖中所示實施例之修正，當P L L電路 之輸出信號頻率爲” N”乘以（乘以N)參考信號之頻率，並 且頻率分割器1 5之頻率分割値是”N”時，此PLL電路之 輸出信號被輸入至第一計數器2 1作爲第一信號，並且 參考信號被輸入於第二計數器2 2。在當第一計數器2 1 -14- 574785 五、發明說明（13) 將第一信號計數爲，’ΝΑχΝ”並且第二計數器22將參考信 號計數爲”ΝΑ”時，此比較電路23允許其輸出信號爲活 性。此第三計數器24被允許在計數致能（enable)狀態。 此第三計數器2 4計數（c 〇 u n t)此等第-·信號。當此第：三 計數器24之計數値到達”C”時’此決定電路25輸出信 號以顯示鎖住狀態υ 第3圖之圖式顯示於第1圖中所示之鎖住狀態偵測電 路20之結構之特例。在第3圖中與第1圖相同的組成 元件是以類似之參考數字代表。 此第一計數器2 1之計數値用於在回饋信號之上升邊 緣上實施計數運算’此回饋信號是回饋輸入至P L L電路 (第1圖之數字10)之相位比較器（第1圖之數字1〗）之輸 入端子，並且暫存器（registe〇 2 3 3之値所儲存之預先決 定之設定値N A被輸入至第·比較電路2 3 1川於比較· 此用於在參考信號之上升邊緣上實施計數運算 (operation)之第二計數器之計數値，被輸入至PLL電路 之相位比較器（第1圖之數字1 1)之另外之輸入端子，並 且暫存器233之値被輸入至第二比較電路232而作比較。 此等第一與第二比較電路231與23 2是由如在第7圖 中所示之電路所構成。它們具有：η個並聯之相等偵測電 路（exclusive-NOR電路）311至31η，用於將第7圖之暫 存器3 3 (其對應於第3圖之暫存器2 3 3 )之η個位儿（b i t ) 與計數器之計數値之η個位元相比較；以及A N D電路 3 2，用於將相等偵測電路（e x c s i v e _ n 0 R電路）3 1 1至 -15- 574785 五、發明說明（15) 以及此輸入於第二輸入端子之信號是在高位準時，則此 第三AND電路28輸出高位準輸出信號。對於例如是第 三AND電路28之第一輸入端子之負（negative)邏輯之輸 入端子而言，在正邏輯之輸入端子可以設有反相器 (inverter)將所輸入信號反相而產生信號。 當此計數致能端子是在高位準（活性狀態），並且在所 輸入之回饋信號之下降邊緣上執行計數運算（〇 p e r a t i ο η ) 時’此第三計數器24是被允許在”允許計數運算之狀態’ 中〇 此決定電路25將所輸入之第三計數器24之計數値與 常數”C”比較，而當其彼此相同時由輸出端子輸出高位 準輸出信號（第1圖之鎖住狀態偵測電路）。此決定電路 25是類似於在第7圖中所顯示之結構。第7圖之暫存器 3 3儲存常數C之二位元顯示資料。第7圖之相等偵測電 路3 1設置成並聯其數目相對應於計數器位元之數目。 第3圖之第四AND電路29將此由第一比較電路231 輸出之比較結果信號輸入於第一輸入端子，並將由第二 比較電路2 3 2所輸出之（反相之）比較結果信號輸入於第 二輸入端子。其輸出端子被連接至第三計數器之重設端 子。當此輸入於第一輸入端子之第一比較電路2 31之比 較結果信號是高位準，並且輸入於第二輸入端子之第二 比較電路23 2之比較結果信號是低位準時，則第四and 電路29提供高位準輸出信號至第三計數器24之重設端 子R，並且將第三計數器24重設。 -17- 574785 五、發明說明（17) 決定電路25之輸出端子所輸出的信號（鎖住狀態偵測信 號）是在低位準時，此第二AN D電路2 8之輸出信號足 高位準。此第三計數器2 4被允許在計數致能狀態中而 在回饋信號之下降轉變（t r a n s i t i ο η)上計數。以此第2圖 之計時（此回饋信號由高位準至低位準之下降計時），此 第一與第二計數器2 1與22尙未被重新設定（即，較計時 ta爲慢，其中此第一計數器2 1與第二計數器22被重新 設定，並且其各自之計數値爲〇)。此第一與第二比較電 路23 1與23 2之比較結果信號是在高位準。此第三計數 器24是被允許在計數致能狀態中。在此回饋信號之卨 位準至低位準之下降邊緣上，此第三計數器24實施計 數。 當第一比較電路23 1之比較結果信號是在高位準（此第 一計數器21之計數値等於”NA”），以及第二比較電路 2 3 2之比較結果信號是在低位準（第二計數器22之計數 値不等於”NA”）時，則此第四AND計數器29之輸出信 號是在局位準以重新設定第三計數器24。此第三計數器 24之計數値爲”0”。 在第三計數器24中，以下之事件被連續重覆預先設 定數目之次數（C次數）：此第二比較結果信號與第一比 較電路2 1之比較結果信號均在高位準（此第一計數器2 1 之計數値等於”NA”，並且此第二計數器22之計數値等 於”ΝΑ”）。此第三計數器24之計數値以1，2，3，...， 以及C-1之方式在回饋信號之由高位準至低位準之下降轉 -19- 574785 五、發明說明（19) 當此決定電路25之輸出信號是在高位準（鎖住狀態）， 此第三AN D電路2 8之輸出信號是在低位準，並且此第 三計數器24之計數致能（enable)端子是在低位準（不能計 數之狀態）時，則第三計數器24並不在回饋信號之下降 邊緣（f a 11 i n g e d g e)上執行計數（c 〇 u n t - u p)運算。此第一與 第二計數器2 1與22以及第三計數器24被重新設定至 開機（t u r η - ο η)時之初設（i n i t i a 1 i z a t i ο η)。 以下說明本發明之第二實施例。第4圖爲顯不本發明 第二實施例之鎖住狀態偵測電路之結構之圖式。在本發 明之第二實施例中，第一計數器21 A，第二計數器22 A 以及第三計數器24A計數預先確定之設定値，並且然後 在顯示相等（例如，高位準）的狀態中輸出（;[一位元之信 號）之輸出信號。在此種結構中，並不須要此在第3圖中 所顯示之第一比較電路23 1，第二比較電路23 2與暫存 器23 3。因爲作爲第一計數器21A，第二計數器22 A與 第三計數器24A之輸出信號，當到達計數器値之上限値 (此設定値）時，可以使用所輸出之溢出（overflow)信號。 此第一 AND電路26在上述之實施例中作爲計數器重 設電路運作。當第一計數器2 1 A計數此回饋信號爲”NA” 値時，則此第一計數器2 1 Α之輸出信號是在高位準並且 回饋信號是在低位準，此輸出信號是允許在高位準。 此用於將第一 AND電路26之輸出信號輸入於重設端 子R之第一與第二計數器21A與22A，從第一 AND電 路2 6接收高位準輸出信號並且被重新設定。此各個計 -21 - 574785 五、發明說明（2〇) 數値爲零。此第一與第二計數器2 1 A與22A之輸出信號 被允許成爲低位準。當第一與第二計數器21A與22A之 輸出信號是在低位準時，此第一 AND電路26之輸出是 在低位準。此第一與第二計數器2 1 A與22A以及第三計 數器24A被重新設定爲開機（turn-on)時之初設 (initialization) 〇 此用於將第一與第二計數器2 1 A與2 2 A之輸出信號輸 入於第一與第二輸入端子之第二AND電路27之輸出端 子，是被作爲計數致能信號而連接至第三計數器24之 計數致能端子E。當此第一與第二計數器21 A與22A之 輸出信號是在高位準時，此第二AND電路27之輸出爲 高位準以允許第三計數器24A在計數致能狀態中。此第 三計數器24 A是在計數致能狀態中，在所輸入之回饋信 號之下降邊緣上計數。當此第三計數器24A之計數爲預 設値”C”時，此第三計數器24A輸出高位準輸出信號。 此第三計數器24A之計數致能狀態是甚至在最短的周期 (cycle)中，在其中此第一計數器21 A將回饋信號計數爲 ”NA”。此期間包括從回饋信號’之高位準降至低位準之計 時（timing)。 在用於輸入第一計數器2 1 A之輸出信號與第二計數器 2 2 A之（反相之）輸出信號之第三AN D電路3 0中，當第 一計數器2 1 A之輸出信號與第二計數器22 A之輸出信號 ，分別是在高位準與低位準時，則由輸出端子輸出高位 準之輸出信號，其然後被供應至第三計數器2 4 A之重設 -22- 574785 五、發明說明（21 ) 端子R。此第三計數器24 A(其中此重新設定端子R是在 高位準）被重新設定，以致於計數値爲” ”並且輸出信號 是在低位準。 此決定電路25 A輸入（反相之）回饋信號，第三計數器 24 A之輸出信號，第一計數器2 1 A之輸出信號，以及第 二計數器之輸出信號22A，作爲來自輸入端子之信號！ ，2，4與3，並且輸出信號以顯示來丨[Ί輸出端Γ·之鎖仆 或未鎖住狀態（第1圖之鎖住狀態偵測信號）。 以下說明決定電路25A之功能之例。當第-計數器 2 1 A之輸出信號4是在高位準，第二計數器22 A之輸出 信號3是在高位準以及第三計數器24A之輸出信號2是 在高位準時，此決定電路25 A閂（latch)輸出信號具有（高 位準）値，其顯示在上升之回饋信號1 (反相：下降的回 饋信號）上鎖住狀態。 當第一計數器2 1 A之輸出信號4是在高位準並且第二 計數器22A之輸出信號3是在低位準時，此決定電路 25 A閂輸出信號具有（低位準）値，其顯不在上升的Μ饋 信號（反相：下降的回饋信號）上的未鎖住狀態。 當第一計數器2 1 Α之輸出信號4是在低位準（即，此 第一計數器2 1 A之計數値不等於値”NA”）時，則決定電 路2 5 A保持此狀態（其輸出信號未變）。 當第一計數器2 1 A之輸出信號4是在高位準（即，當 此第一計數器2 1 A之計數値爲”N A ”時），第三計數器 2 4 A之輸出信號2是在高位準’或第：計數器2 2 A之輸 -23- 574785 五、發明說明（22) 出信號3是在低位準時’則此決定電路2 5 A依據之鎖;/1ί /未鎖定狀態更新其輸出邏輯値。例如，當此第三計數 器24Α之輸出信號2是在高位準並且此第二計數器22 A 之輸出信號3是在高位準時’此未鎖住狀態被轉變成鎖 住狀態。當第二計數器22A之輸出信號3是在低位準時 ，它成爲在未鎖住狀態中。在此實施例中，在偵測到此 鎖住狀態後它變成爲未鎖住狀態中，則此在未鎖住狀態 中的信號在對於回饋信號”NA”週期的期間中被輸出。 第5圖爲顯示第4圖之決定電路25Α之結構之例。詁 參考第5圖，此決定電路25Α具有：AND電路251，用 於輸入信號2與3 ; N OR電路2 5 2，用於輸入AN D電路 251之輸出信號與（反相之）信號4 ;選擇器25 3，用於從 A與B端子輸入信號3與D型正反器（flip-fl〇p)254之反 相之輸出Q，將NOR電路2 5 2之輸出信號輸入至選擇信 號端子S，依據選擇信號端子S之値而從輸入至A與B 端子之信號中選擇其一，並且將此信號反相並輸出；D 型正反器2 5 4，用於在回饋信號1的I:升邊緣（反|丨| 號 :回饋信號之下降邊緣）丄，對於選擇器2 5 3之反相之輸 出信號抽樣（sampling)，並且將它由輸出端子Q輸出。 此選擇器2 5 3根據選擇信號端子S之値從兩個輸入信 號中選擇其一，並且例如具有第一 3態反相器以其輸入 端子連接A端子，以及第二3態反相器以其輸入端子經 由反相器連接B端子。此第一與第二3態反相器之輸出 以通常的方式連接。選擇信號是被輸入於第二3態反向 -24- 574785 五、發明說明（23) 器之輸出致能端子。此藉由反向器而反相之選擇信號被 輸入至第一 3態反向器之輸出致能端子。當此選擇信號 是在低位準時，此第一 3態（state)反相器被允許在輸出 致能狀態中，並且此第二3態反相器被允許在高阻抗 (impedance)狀態中。當此選擇信號是在高位準，則此第 二3態反相器被允許在輸出致能狀態中，並且此第一 3 態反相器被允許在高阻抗狀態中。 當第三計數器24A之輸出信號2是在低位準（當此第 三計數器24A之計數値不等於設定値”C”），並且第二計 數器2 2 A之輸出信號3是在高位準時，則此AN D電路 25 1輸出高位準信號。當此第三計數器24A之輸出信號 2是在高位準，或第二計數器22A之輸出信號3是在低 位準時，此AND電路251亦輸出低位準信號。 當第一計數器2 1 A之輸出信號4是在高位準（此第一 計數器21 A將回饋信號計數爲”N A ”），並且此AND電路 2 5 1之輸出信號是在低位準時，則此N 0 R電路2 5 2輸出 高位準信號，並且將它供應至選擇器2 5 3之選擇似號端 子S。在此時，選擇器2 5 3選擇此輸入至B端子之第二 計數器22A(被反相）之輸出信號3並且輸出此反相之輸 出信號。此輸入於選擇器2 5 3之信號是以反相的方式輸 入並且以反相的方式輸出。同樣的，在此狀態中的輸入 信號（於非一反相狀態中）被供應至D型正反器254之資 料輸入端子D。 當第一計數器21A之輸出信號4是在低位準（當此第 -25 - 574785 五、發明說明（24) 一計數器21 A將回饋信號計數爲NA)時，此NOR電路 252輸出低位準信號，並且將它供應至選擇器2 5 3之選 擇信號端子S。在此時，選擇器2 5 3選擇A端子以輸出 此被反相之信號。此將D型正反器254之反相輸出QB 反相而獲得之信號，被輸入至D型正反器254之資料輸 入端子D。此D型（type)正反器2 54在上升的回饋信號 (反相：在下降的回饋信號）1上，將此資料輸入端子D 之信號取樣（s a m p 1 e)，其然後從非一反相輸出端子Q輸 出。爲此原因，此D型正反器254之輸出端子Q之輸出 信號（決定電路25A之輸出信號）之邏輯値並未改變（在它 被保持之立即之前的狀態）。 當此AND電路25 1之輸出信號是在高位準時，即， 第三計數器24A之輸出信號2是在低位準（當第三計數 器24A之計數値變成爲”C”時），並且當此第二計數器 22A之輸出信號3是在高位準時（當第二計數器22 A之 計數値是NA時）’在以上的情形之下NOR電路252輸 出低位準信號，它然後被供應至選擇器2 5 3之選擇信號 端子S。在此時，選擇器2 5 3選擇A端子用於輸入此將 D型正反器254之經反相之輸出QB反相而獲得之信號 ，輸入至D型正反器2 5 4之資料輸入端子ϋ。 因此，在此情況中，此D型正反器2 5 4之輸出信號之 値沒有改變。 第6圖總結此決定電路2 5 Α之運作並顯示其真値表 (truth table)。在第6圖中’爲/方便g兌明弟5 it各 -26- 574785 五、發明說明（25) 運作，此等包括於第一列中之信號之組合是顯示於第四 列上。第6圖顯示第5圖之信號之高位準作爲邏輯，，1，，， 以及第5圖之信號之低位準作爲邏輯”0”。請參考第5與 6圖，以說明本發明第二實施例之述作： (1) 當第一計數器21A之輸出信號4是在低位準（〇)時 ，此NOR電路25 2輸出低位準（〇)，並且選擇器2 5 3選 擇A端子用於輸出。此選擇器2 5 3選擇輸入此A端子之 D型正反器2 5 4之經反相輸出QB之輸出，並且將此反 相輸出，它然後被供應至D型正反器2 5 4之資料輸入端 子D。此D型正反器254在（經反相）之回饋信號1之上 升邊緣上將選擇器25 3之輸出信號取樣（sample)輸出。 此輸出Q値沒有改變。D型正反器254保持其狀態。 (2) 當第二計數器22A之輸出信號3足布低位準（〇)時 ，則此AND電路251之輸出信號是在低位準。 當第一計數器2 1 A之輸出信號4是在尚位準（1 )’並且 第二計數器22A之輸出信號3是在低位準（〇)時’第4圖 之AND電路30供應高位準信號給第三計數器24A之重 設端子R，此第三計數器24A被重新設定（reset)。 當第一計數器2 1 A之輸出信號4是在高位準（1 )’第二 計數器22A之輸出信號3是在低位準（〇) ’並丨1此AND 電路251之輸出信號是在低位準時，此N 0 R '心路2 5 2將 高位準（1 )信號輸出至選擇器2 5 3之選擇信號端子S此 選擇器25 3 (在其中此選擇信號端子S是在高位準）選擇 此輸入於B端子之第二計數器2 2 A之（反相之）輸出信號 -27- 574785 五、發明說明（26) 3作爲高位準，並且將此輸出信號3反相所獲得之信號 作爲低位準（0)輸出至D型正反器25 4之資料輸入端子D 。此D型正反器2 54在（經反相之）回饋信號1之上升計 時（t i m i n g)上將資料輸入端子D上之信號取樣，並且由 輸出端子Q輸出低位準（未鎖住狀態）。 (3) 當此第二計數器22A之輸出信號3是在高位準（1) 並且第三計數器24A之輸出信號2是在低位準（0)時，此 AND電路2 5 1輸出高位準作爲它的輸出信號。 在此時，此N 0 R 2 5 2輸出低位準其與第··計數器2 1 A 之輸出信號4之値不同。此選擇器2 5 3選擇並輸出A端 子之信號。爲此理由，此D型正反器254(其用於隨著（ 經反相）回饋信號1之上升之計時（timing)而閂住此資料 輸入端子D之信號）不改變其狀態。 (4) 當第一計數器21A之輸出信號4是在低位準（0) ’ 第二計數器22A之輸出信號3是在高位準（1)，以及第三 計數器24A之輸出信號2是在高位準（1)時，此NOR電 路2 52(其用於輸入第一計數器21A之輸出信號4)輸出低 位準。選擇器253選擇並輸出A端子之信號。此D型正 反器（其用於隨著（經反相）回饋信號1之下降之計時’而 閂住此資料輸入端子D之信號）不改變其狀態（保持其狀 態）。 (5) 當第一計數器21A之輸出信號4是在高位準（1)， 第二計數器22A之輸出信號3是在高位準（1) ’以及第三 計數器24A之輸出信號2是在高位準時，此AND電路 -28- 574785 五、發明說明（27 ) 2 5 1之輸出信號是被允許在低位準，並且N 0 R電路2 5 2 輸出高位準。選擇器2 5 3選擇被輸入至其B端子之第二 計數器22A之輸出信號高位準，並且將它輸出至D型正 反器2 5 4之資料輸入端子D。此D型正反器2 5 4在（經 反相）之回饋信號之上升邊緣上取樣（s a m p 1 e)輸出此資料 輸入端子D之信號，以輸出高位準（鎖住）之輸出信號。 作爲第3與4圖結構之修正，PLL電路之輸出信號（其 頻率藉由將參考信號之頻率乘以N而獲得）被用作爲被 輸入之回饋信號。此回饋信號之頻率是以” N ”乘以參考 信號之頻率。當此用於輸入回饋信號之第一計數器2 1 A 計數此回饋信號爲”ΝΑχΝ”時，此輸出信號被允許爲高 位準。當第二計數器22Α計數（count)此參考信號爲 ”NA”時’其輸出信號被允許爲高位準。第三計數器24A 被允許在計數致能狀態中，並且第三計數器24A計數此 回饋信號之下降（falling)計時。當此第三計數器24A之 計數爲設定値” C ”時，其輸出信號被允許爲高位準。 本發明在以上以實施例說明。本發明並不受限於此等 實施例之結構，並且可以包括由熟習此種技術人士在申 請專利範圍之範圍內所作之各種修改與修正。 如同以上所說明，本發明具有至少一第一計數器與一 第二計數器，用於計數回饋信號與參考信號，並且具有 第三計數器用以計數在第一計數器與第二計數器中設定 値之相等之數目。此用於實施鎖住決定之比較決定之數 目不是一次’而是第三計數器之設定値之次數數目。當第·一 -29- 574785 五、發明說明（28) 計數器之計數値是設定値並且第二計數器之計數値不等 於此設定値時，則快速地偵測到此未鎖住狀態。此未鎖 住狀態之偵測時間可以被縮短。此鎖住狀態與未鎖住狀 態之各別的偵測時間可以被最適地（optimally)設定。 參考符號之說明 10 · • · . · PLL 電路 11· • · · •相位比較器 12 · • · · •充電泵 13· • · · ·濾波器 14 · • · · •振盪器 15· • · · •頻率分割器 20 · •· _ •鎖住狀態偵測電路 21 · ..第一計數器 22 · • · · •第二計數器 23 · _ · · •比較電路 24 ·, • · · •第三計數器 25 ·, • · · •決定電路 32 · • · · · AND 電路 23 1· .· . •第一比較電路 2 3 3 · • · · •暫存器 25 1· • · · . AND 電路 25 2 · • · · · N 0 R 電路 2 5 3 · • · · ·選擇器 254 · • · · · D型正反器 -30-

Claims (1)

1. 574785

   六、申請專利範圍 第9 1 1 06 984號「鎖住狀態偵測電路」專利案 (92年10月24日修正本） 六申請專利範圍： 1 . 一種鎖住狀態偵測電路，其特徵爲包括 振盪器，用於輸出一輸出信號； 相位比較器，用於將該振盪器之輸出信號輸入作爲 回饋信號，或是輸入信號其藉由將該輸出信號被來自 其輸入端子之頻率分割器分割而獲得，從另一輸入端 子輸入參考信號，並且比較此等信號之相位以輸出相 位比較結果； 充電泵，用於根據由此相位比較器所輸出之該相位 比較結果將電容器充電與放電，以產生電壓其相對應 於該回饋信號與該參考信號之間之相位差；以及 濾波器，用於將對應於該相位差之電壓穩定； 其中偵測到PLL(相位鎖住迴路：phase locked loop)電路之相位鎖住，其中根據該濾波器之輸出， 該振盪器改變其振盪頻率； 此鎖住狀態偵測電路更包括： 第一計數器，用於輸入與計數此被輸入於該相位比 較器之一輸入端子之回饋信號； 第二計數器，用於輸入與計數此被輸入於相位比較 器之另一輸入端子之參考信號； 第三計數器，用於在當該第一計數器之計數値等於 574785 六、申請專利範圍 預先設定之第一値，並且該第二計數器之計數値等於 該第一値時，執行計數運算；以及 決定電路，用於當該第三計數器之計數値等於此預 先設定之第二値時輸出信號以顯示鎖住狀態。 2 .如申請專利範圍第1項之鎖住狀態偵測電路，更包括 比較電路，用於在當第一計數器之計數値等於預先設 定之第一値，並且該第二計數器之計數値等於該第一 値時，輸出信號在其狀態中顯示相等； 其中該第三計數器在當從該比較電路所輸出之該信 號是在顯示相等的狀態中時，則輸入由該比較電路輸 出之信號用於控制計數運算並且被允許在計數致能狀態 中，以計數輸入至該第三計數器之該回饋信號。 3 .如申請專利範圍第1項之鎖住狀態偵測電路，其中 該決定電路執行控制用於更新或保持此被輸出信號 之狀態，其使用一期間作爲最小單元，在此單元期間 該第一計數器計數該回饋信號爲該第一値。 4 .如申請專利範圍第2項之鎖住狀態偵測電路，其中 當在該比較電路中，該第一計數器之計數値等於該 第一値並且該第二計數器之計數値不等於該第一値時 ，該決定電路輸出信號顯示未鎖住狀態。 5 .如申請專利範圍第2項之鎖住狀態偵測電路，其中 當該第一計數器之計數値等於該第一値、並且該第 二計數器之計數器不等於該第一値時，該比較電路將 574785 六、申請專利範圍 該第三計數器重新設定，並且當該第三計數器之計數 値被重設時，該決定電路輸出信號以顯示未鎖住狀 態。 6 .如申請專利範圍第1項之鎖住狀態偵測電路，其中 當由該決定電路所輸出之信號顯示鎖住狀態時，至 少當該第一計數器計數該第一信號爲該第一値時，該 第三計數器保持此等於該第二値之計數値而沒有執行 計數運算。 7. —種鎖住狀態偵測電路，其特徵爲包括： 振盪器，用於輸出一輸出信號； 相位比較器，用於將該振盪器之輸出信號輸入作爲 回饋信號，或是輸入信號其藉由將該輸出信號被來自 其輸入端子之頻率分割器分割而獲得，從另一輸入端 子輸入參考信號，並且比較此等信號之相位以輸出相 位比較結果； 充電泵，用於根據由此相位比較器所輸出之該相位 比較結果將電容器充電與放電，以產生電壓其相對應 於該回饋信號與該參考信號之間之相位差；以及 濾波器，用於將對應於該相位差之電壓穩定； 其中偵測到PLL(相位鎖住迴路：phase locked Ιο 〇P)電路之相位鎖住，其中根據該濾波器之輸出， 該振盪器改變其振盪頻率； 此鎖住狀態偵測電路更包括： 574785 六、申 請 專利範圍 第 —> 計 數 器 ， 具 有 重 新 設 定 功 能 用 於 輸 入 與 計 數 此 被 輸 入 於 該 相 位 比 較 器 之 一 輸 入 端 子 之 回 饋 信 Pnfe Μ > 第 二 計 數 器 y 具 有 重 新 設 定 功 能 用 於 輸 入 與 計 數 此 被 輸 入 於 相 位 比 較 器 之 另 一 輸 入 端 子 之 參 考 信 9 第 —* 比 較 電 路 用 於 輸 入 該 第 一 計 數 器 之 計 數 値 並 且 在 當 此 計 數 値 等 於 預 先 設 定 之 第 ——- 値 時 ， 輸 出 —^ 輸 出 信 號 在 其 狀 態 顯 示 相 等 > 第 二 比 較 電 路 用 於 輸 入 該 第 二 計 數 器 之 計 數 値 Η 並 且 在 當 此 計 數 値 等 於 該 第 一 値 時 ， 輸 出 一 輸 出 信 號 在 其 狀 態 顯 示 相 等 j 第 -. 重 設 電 路 用 於 當 該 第 -- 計 數 器 計 數 該 回 饋 信 號 爲 該 第 -. 値 時 ， 而 在 該 第 一 計 數 器 下 一 次 計 數 該 回 饋 信 號 之 _、，一 刖 產 生 重 新 設 定 信 號 9 用 於以 預 先 設 定 之 計 時 (t i m in g ) 重 新 設 定 第 一 與 第 二 計 數 器 > 並 且 該 第 一 計 數 器 之 輸 出 信 號 被 允 許 在 顯 示 該 相 等 的 狀 態 中 第 —> 邏 輯 電 路 用 於 輸 入 各 白 由 該 第 一 與 第 二 比 較 電 路 所 輸 出 之 輸 出 信 號 5 並 且 當 此 等 輸 出 信 號 均 在 顯 示 該 相 等 的狀 態 中 時 則丨 輸1 出在第- 一邏輯狀態中之輸 出 信 號 > 第 二 邏 輯 電 路 ， 用 於在 當 該 決 定 信 號 顯 示 未 鎖 住狀 態 5 並 且 該 第 一 邏 輯 電 路 之 輸 出 信 號 是 在 第 一 邏 輯 狀 態 中 時 5 輸 入 決 定 信 號 以 及 該 第 一 邏 輯 電 路 之 輸 出 信 號 5 並 且 輸 出 在 第 邏 輯 -4 狀 態 中 之 輸 出 信 號 574785 六、申請專利範圍 第三計數器，其具有重新設定功能，其用於在當該 第二邏輯電路是在第一邏輯狀態中時，將該第二邏輯 電路之輸出信號輸入至計數致能端子，並且當該第二 邏輯電路之輸出信號是在第一邏輯狀態中時，此第三 計數器被允許在計數致能狀態中，以計數所輸入之回 饋信號； 決定電路，用於輸入該第三計數器之計數値，並且 在當此計數値等於預先設定之第二値時，輸出該決定 信號其狀態顯示鎖住； 第二重設電路，用於在當該第一比較電路之輸出信 號其狀態顯示相等，並且該第二比較電路之輸出信號 其狀態顯示不等時，輸出信號用以重新設定該第三計 數器。 8 . —種鎖住狀態偵測電路，其特徵爲包括： 振盪器，用於輸出一輸出信號； 相位比較器，用於將該振盪器之輸出信號輸入作爲 回饋信號，或是輸入信號其藉由將該輸出信號被來自 其輸入端子之頻率分割器分割而獲得，從另一輸入端 子輸入參考信號，並且比較此等信號之相位以輸出相 位比較結果； 充電泵，用於根據由此相位比較器所輸出之該相位 比較結果將電容器充電與放電’以產生電壓其相對應 於該回饋信號與該參考信號之間之相位差；以及 574785 六、申請專利範圍 濾波器，用於將對應於該相位差之電壓穩定； 其中偵測到PLL(相位鎖住迴路：phase locked 1〇op)電路之相位鎖住，其中根據該濾波器之輸出， 該振盪器改變其振盪頻率； 此鎖住狀態偵測電路更包括： 第一計數器，具有重新設定功能用於輸入與計數此 被輸入於該相位比較器之一輸入端子之回饋信號，並 且在當該回饋信號被計數爲預先設定之第一値時、輸 出一輸出信號其狀態顯示相等； 第二計數器，用於輸入與計數此被輸入於相位比較 器之另一輸入端子之參考信號，並且在當該參考信號 被1十數爲預先設計之第一値時，輸出一輸出信號其狀 態顯示相等； 第一重設電路，用於當該第一計數器計數該回饋信 號爲該第一値時，而在該第一計數器下一次計數該回 饋信號之前產生重新設定信號，用於以預先確定之計 時（timing)重新設定第一與第二計數器，並且該第一 計數器之輸出信號被允許在顯示該相等的狀態中； 第一邏輯電路，用於輸入該第一與第二計數器之輸 出信號，並且在當此兩個輸出信號均在顯示該相等的 狀態中時，輸出此在第一邏輯狀態中之信號； 第三計數器，具有重新設定功能，用於將第一邏輯 電路之輸出信號輸入至計數致能端子，在當第一邏輯 574785 六、申請專利 範 圍 電 路 之 輸 出信 號 是 在 第 一邏輯狀態中時，此計數器被 允許在計 數 致 能 狀 態 中 以接收並計數此被輸入之該回 饋 信 號 並 且 在 當 計 數 至此預先設定之第二値時，輸 出 一 輸 出 信 號 其 狀 態 顯 示相等； 決 定 電 路 用 於 輸 入 該回饋信號與該第一至第三計 數 器 之 輸 出 信 號 在 當 該第一至第三計數器之輸出信 號 全 都 在 顯 示 該 相 等 的狀態中時，則輸出在邏輯狀態 中 之決定 信 號 以 顯 示 鎖 住，並且在當該第一計數器之 輸 出 信 號 是 在 顯 示 該 相 等的狀態中，並且該第二計數 器 之 輸 出 信 號 是 在 顯 示不相等的狀態中時，則輸出決 定 信 號 其 ''抵 避 輯 狀 態 顯 示未鎖住；以及 第 二 重 設 電 路 5 用 於在當該第一計數器之輸出信號 是 在 顯 示 該 相 等 之狀 態 中，並該第二計數器之輸出信 號 是 在 顯 示 不 相 等 之 狀 態中時，輸出信號用於重新設 定 該 第 三 計 數 器 0 9 .如 串 請 專 利 範 圍 第 8 項 之鎖住狀態偵測電路，其中 當 該 第 一 計 數 器 之 輸 出信號是在顯示不相等的狀態 中 並 且 具 有 裝 置 用 於 更 新該決定信號之値時，該決定 電 路 保 持 此 決 定 信 號 之 狀態，而當每一次該第三計數 器 之 輸 出 信 號 是 在 顯 示 該相等的狀態中，或該第二計 數 器 之 輸 出 信 號 是 在 顯 示該不相等之狀態中時，該第 一 計 數 器 之 —* 輸 出 信 號 是被允許在顯示該相等之狀態 中 〇 -7- 574785 六、申請專利範圍 1 0 .如申請專利範圍第8項之鎖住狀態偵測電路，其中 當該第一計數器之輸出信號成爲顯示該相等之狀態 中時，該決定電路具有裝置用於藉由將該回饋信號轉 變而造成該決定信號從未鎖住狀態轉變成鎖住狀態， 而當該第一計數器之輸出信號成爲顯示該相等狀態中 並且該第二計數器之輸出信號是在顯示不相等之狀態 中時，則該第三計數器之輸出信號是在顯示該相等的 狀態中，並且該第二計數器之輸出信號是在顯示該相 等之狀態中，並且藉由將該回饋信號轉變而允許該決 定信號在未鎖住狀態中。 1 1 .如申請專利範圍第1至1 0項中任一項之鎖住狀態偵 測電路，其中 該第一計數器在該回饋信號上之上升與下降之一邊 緣上實施計數運算；並且 當該第三計數器是在計數致能狀態中時，該計數器 在該回饋信號之另一邊緣上實施計數運算。 1 2 ·如申請專利範圍第8項之鎖住狀態偵測電路，其中 該決定電路包括： 第一控制電路其由邏輯電路所構成，而具有至少一 第一輸入端子、一第二輸入端子及一輸出端子，其中 該第三計數器之輸出信號與該第二計數器之輸出信號 是各自由該第一輸入端子與該第二輸入端子輸入，當 該第三計數器之輸出信號是在第一邏輯狀態中，或該 574785 六、申請專利範圍 第二計數器之輸出信號是在第二邏輯狀態中時，則由 該輸出端子輸出在第二邏輯狀態中之信號，並且當該 第三計數器之輸出信號是在第二邏輯狀態中，並且該 第二計數器之輸出信號是在第一邏輯狀態中時，則由 該輸出端子輸出在第一邏輯狀態中之信號； 第二控制電路其由邏輯電路構成，而具有至少一第 一輸入端子、一第二輸入端子以及一輸出端子，其中 該第一計數器之輸出信號與該第一控制電路之輸出信 號是各自由第一輸入端子與該第二輸入端子輸入，並 且當該弟一目十數窃之輸出fs號是在第一邏輯狀態中， 並且該第一控制電路之輸出信號是在第二邏輯狀態中 時，則由該輸出端子輸出在第一邏輯狀態中之信號； 選擇器，具有至少一第一輸入端子、第二輸入端子 、選擇信號輸入端子以及輸出端子，其中該第二控制 電路之輸出信號被輸入至該選擇信號輸入端子作爲選 擇信號，並且各別輸入於該第一輸入端子與該第二輸 入端子之信號之一被選擇從該輸出端子輸出；以及 問電路，用於將該選擇器之輸出信號輸入於資料輸 入端子與閂，由輸入至時脈輸入端子之回饋信號，將 該資料輸入端子之信號輸出； 其中該閂電路之輸出被回饋輸入至該選擇器之該第 一輸入端子； 該第二計數器之輸出信號被輸入至該選擇器之該第 574785 六、申請專利範圍 二輸入端子；以及 當所輸入之該選擇信號是在第二邏輯狀態中時，該 選擇器選擇並輸出該選擇器之該第一輸入端子之信號 ，並且當該選擇信號是在第一邏輯狀態中時，該選擇 器選擇並輸出該選擇器之該第二輸入端子之信號。 1 3 .如申請專利範圍第1 2項之鎖住狀態偵測電路，其中 該第一計數器在該回饋信號之上升與下降之邊緣上 實施計數運算； 當該第三計數器是在計數致能狀態中時，它在該回 饋信號之上升與下降之另一邊緣上實施計數運算；以 及 該問電路在該回饋信號之上升與下降之另外邊緣上 閂住該資料輸入端子之信號。 1 4 · 一種鎖住狀態偵測電路，其中偵測到PLL(相位鎖住 迴路）電路之相位鎖住所產生之輸出信號，其頻率爲 輸入信號頻率之1倍或預先設定的倍數，其特徵爲包 括： 至少一第一輸入端子與一第二輸入端子以及一輸出 端子，其中信號藉由將該PLL電路之輸出信號以1或 N之頻率分割値（假設N爲大於或等於2之整數而由該 預先設定之倍數値界定）分割而獲得，共且該PLL電 路之該輸入信號作爲從該第一輸入端子與該第二輸入 端子所輸入之第一信號與第二信號； - 10- 574785 六、申請專利範圍 第一計數器，用於計數該第一信號； 第二計數器，用於計數該第二信號；以及 電路用於偵測事件之發生，其中當該第一計數器計 數該第一信號爲預先設定之第一値時，該第二計數器 計數（c oiin t )該第二信號爲預先設定之第二値·， 此鎖住狀態偵測電路更包括： 該第二値由該第一値與該頻率分割値所界定； 第三計數器，用於計數該事件之發生；以及 決定電路，用於在當該第三計數器計數該事件之發 生爲所預先設定之第三値時，從該輸出端子輸出信號 其顯示鎖住狀態； 其中該決定電路在當該第一計數器計數該第一信號 爲該第一値，並且該第二計數器計數該第二信號爲與 該第二値不同的値時，從該輸出端子輸出信號其顯示 未鎖住狀態。 15. —種鎖住狀態偵測電路，其特徵爲包括： 相位比較電路，用於比較參考信號與根據輸出信號 之回饋信號之間之相位，以輸出其比較結果； 振盪電路，用於根據該比較結果而改變該輸出信號 之振盪頻率；以及 偵測電路，用於在預先確定的期間之中偵測該回饋 信號之頻率與該參考信號之頻率保持相等，以允許鎖 住信號爲活性（a c t i v e )。 -11- 574785 六、申請專利範圍 1 6 ·如申請專利範圍第丨5項之鎖住狀態偵測電路，其中 當該回饋信號之頻率與該參考信號之頻率彼此不相等 時，該偵測電路允許該鎖住信號爲非活性（1 n a c t i v e )。 1 7 ·如申請專利範圍第1 5項之鎖住狀態偵測電路，其中 該偵測電路偵測出該回饋信號之頻率與該參考信號 之頻率在第一期間彼此相等，並且偵測出該相等在該 預先確定的期間中被保持，以允許鎖住信號爲活性。 1 8 .如申請專利範圍第1 5項之鎖住狀態偵測電路，其中 該偵測電路具有：第一計數器，用於根據該回饋信 號實施計數運算；第二計數器，用於根據該參考信號 實施計數運算；第三計數器，用於在當該第一計數器 之計數値是第一値，並且該第二計數器之計數値是該 第一値時實施計數運算以響應該回饋信號；以及決定 電路，用於在當該第三計數器之計數値爲第二値時， 允許鎖住狀態偵測信號爲活性。 1 9 .如申請專利範圍第1 8項之鎖住狀態偵測電路，其中 當該第一計數器之計數値爲該第一値，並且該第二 計數器之計數値不等於該第一値時，則將該第三計數 器之計數値重新設定。 20 .如申請專利範圍第1 8項之鎖住狀態偵測電路，其中 當第一計數器之計數値爲該第一値時，該計數器允 許第一計數器輸出信號爲活性；當第二計數器之計數 値爲該第一値時，該計數器允許第二計數器輸出信號 -12- 574785 六、申請專利範圍 爲活性。 2 1 .如申請專利範圍第1 8項之鎖住狀態偵測電路，更包 括重設電路，用於在當該第一計數器輸出信號爲活性 時，將該第一與第二計數器重新設定。 2 2 ·如申請專利範圍第2 1項之鎖住狀態偵測電路，其中 當該第一計數器輸出信號爲活性以響應（i η r e s ρ ο n s e )回饋信號時，該重設（r e s e t )電路重新設定 該第一與第二計數器。 2 3 ·如申請專利範圍第1 8項之鎖住狀態偵測電路，其中 當該第三計數器之計數値不爲第二値時，該偵測電 路允許鎖住狀態偵測信號爲非活性。 2 4 ·如申請專利範圍第1 5項之鎖住狀態偵測電路，其中 該偵測電路偵測出在第一期間（p e r i 〇 d )中，該回饋信 號之頻率與該參考信號之頻率彼此相等，它偵測出該相等在 預先確定的期間中被維持以允許鎖住信號爲活性；並且它偵 測出該回饋信號之頻率與該參考信號之頻率在該第一期間中 彼此不等’以允許該鎖住信號爲非活性（i n a c t i v e )。 -13-