JP2001060867A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2001060867A JP2001060867A JP11232936A JP23293699A JP2001060867A JP 2001060867 A JP2001060867 A JP 2001060867A JP 11232936 A JP11232936 A JP 11232936A JP 23293699 A JP23293699 A JP 23293699A JP 2001060867 A JP2001060867 A JP 2001060867A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll circuit
- input
- reset
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】
【課題】 N逓倍PLL回路のロックアップを検出し、リセ
ット信号を高速に解除することにより高速に回路を動作
させること。 【解決手段】 本発明のN逓倍PLL回路は、入力クロック
で動作するカウンタとN逓倍クロックを1/Nにしたクロッ
クで動作するカウンタとそれぞれのカウンタの値を比較
する比較器と回路のリセットを制御する回路を備えて構
成されている。２つのカウンタの値は、N逓倍PLL回路が
ロックしたときに同じになる。カウンタの値によりN逓
倍PLL回路がロックアップを検出し、回路のリセットを
制御する。これにより、高速に回路を動作させる。ま
た、不安定な状態では回路を動作させない。
ット信号を高速に解除することにより高速に回路を動作
させること。 【解決手段】 本発明のN逓倍PLL回路は、入力クロック
で動作するカウンタとN逓倍クロックを1/Nにしたクロッ
クで動作するカウンタとそれぞれのカウンタの値を比較
する比較器と回路のリセットを制御する回路を備えて構
成されている。２つのカウンタの値は、N逓倍PLL回路が
ロックしたときに同じになる。カウンタの値によりN逓
倍PLL回路がロックアップを検出し、回路のリセットを
制御する。これにより、高速に回路を動作させる。ま
た、不安定な状態では回路を動作させない。
Description
【０００１】
【発明の属する技術分野】近年、高速通信時代の到来に
伴い、通信機器用LSIにおいてN逓倍PLL回路を用いたシ
ステム回路が適用されている。
伴い、通信機器用LSIにおいてN逓倍PLL回路を用いたシ
ステム回路が適用されている。
【０００２】本発明はロックしたことを検出することに
より、高速に動作させることのできるN逓倍PLL回路であ
る。
より、高速に動作させることのできるN逓倍PLL回路であ
る。
【０００３】
【従来の技術】図３は従来のN逓倍PLL回路を含む回路の
構成図である。同図が示すように、従来のN逓倍PLL回路
の構成は２つの発振周波数を比較しその差を電圧に変換
する位相比較器301と、入力された電圧に応じ発振周波
数が変化する電圧制御発振器(VCO)302と、周波数を1/N
にする分周回路303からなる。位相比較器301に入力クロ
ックと分周回路303から出力されるクロックとを入力し
位相比較器301から出力される電圧を電圧制御発振器(VC
O)302に入力しN逓倍発振周波数を発生させる。N逓倍発
振周波数を分周回路303に入力しフィードバックループ
回路を構成している。
構成図である。同図が示すように、従来のN逓倍PLL回路
の構成は２つの発振周波数を比較しその差を電圧に変換
する位相比較器301と、入力された電圧に応じ発振周波
数が変化する電圧制御発振器(VCO)302と、周波数を1/N
にする分周回路303からなる。位相比較器301に入力クロ
ックと分周回路303から出力されるクロックとを入力し
位相比較器301から出力される電圧を電圧制御発振器(VC
O)302に入力しN逓倍発振周波数を発生させる。N逓倍発
振周波数を分周回路303に入力しフィードバックループ
回路を構成している。
【０００４】また、N逓倍PLL回路がロックする時間を待
って回路を動作させる為に、リセット信号を遅延回路30
4に入力しリセット解除を遅らせている。このようにし
て、N逓倍PLL回路が不安定な状態のときは回路を動作さ
せないようにしている。
って回路を動作させる為に、リセット信号を遅延回路30
4に入力しリセット解除を遅らせている。このようにし
て、N逓倍PLL回路が不安定な状態のときは回路を動作さ
せないようにしている。
【０００５】
【発明が解決しようとする課題】従来のN逓倍PLL回路は
以下の課題があった。
以下の課題があった。
【０００６】フィードバックループを構成しているア
ナログ回路であるため、回路が安定するまで不安定なク
ロックが発生する。そこで、PLL回路のロックアップタ
イムを待って回路を動作させる必要があり、リセット信
号を遅延回路に通して遅らせて入力していた。しかし、
リセット信号に与える遅延時間が短すぎる場合、回路に
リセット信号が到達する時間よりもN逓倍PLL回路のロッ
クアップタイムが大きくなり、不安定なクロックが回路
に入力されてしまう。その結果、回路が誤動作を起こし
てしまう問題があった。
ナログ回路であるため、回路が安定するまで不安定なク
ロックが発生する。そこで、PLL回路のロックアップタ
イムを待って回路を動作させる必要があり、リセット信
号を遅延回路に通して遅らせて入力していた。しかし、
リセット信号に与える遅延時間が短すぎる場合、回路に
リセット信号が到達する時間よりもN逓倍PLL回路のロッ
クアップタイムが大きくなり、不安定なクロックが回路
に入力されてしまう。その結果、回路が誤動作を起こし
てしまう問題があった。
【０００７】リセット信号に与える遅延時間が長過ぎ
る場合、N逓倍PLLがロックしても回路を動作させること
ができない問題があった。
る場合、N逓倍PLLがロックしても回路を動作させること
ができない問題があった。
【０００８】N逓倍PLL回路のロックアップタイムには
ばらつきがあるため、リセット信号の遅延時間を適切に
与えることが困難であった。
ばらつきがあるため、リセット信号の遅延時間を適切に
与えることが困難であった。
【０００９】本発明は以上のような問題を解決するもの
で、N逓倍PLL回路がロックしたことを検出することで回
路を高速に動作させることを目的としている。
で、N逓倍PLL回路がロックしたことを検出することで回
路を高速に動作させることを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のN逓倍PLL回路は、入力クロックで動作す
るカウンタと、N逓倍クロックを1/Nにしたクロックで動
作するカウンタと、それぞれのカウンタの値を比較する
比較器と、回路のリセットを制御する回路を備えて構成
されている。
めに、本発明のN逓倍PLL回路は、入力クロックで動作す
るカウンタと、N逓倍クロックを1/Nにしたクロックで動
作するカウンタと、それぞれのカウンタの値を比較する
比較器と、回路のリセットを制御する回路を備えて構成
されている。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の一実施形態を示す
リセットを制御する回路を用いたN逓倍PLL回路のブロッ
ク図である。
を参照して説明する。図１は本発明の一実施形態を示す
リセットを制御する回路を用いたN逓倍PLL回路のブロッ
ク図である。
【００１２】入力クロックカウンタ104は、外部から入
力される入力クロックを数え、その入力クロックカウン
ト値CNT1を出力している。
力される入力クロックを数え、その入力クロックカウン
ト値CNT1を出力している。
【００１３】出力クロックカウンタ105は、分周回路103
から出力される出力クロックを数え、その出力クロック
カウント値CNT2を出力している。
から出力される出力クロックを数え、その出力クロック
カウント値CNT2を出力している。
【００１４】入力クロックカウント値CNT1と出力クロッ
クカウント値CNT2を比較器106に入力し、比較結果に応
じてリセット解除回路107を制御する制御信号SIGを出力
している。
クカウント値CNT2を比較器106に入力し、比較結果に応
じてリセット解除回路107を制御する制御信号SIGを出力
している。
【００１５】リセット解除回路107は外部から入力され
るリセット信号RESETと制御信号SIGに従って回路のリセ
ット信号CLRを制御する。
るリセット信号RESETと制御信号SIGに従って回路のリセ
ット信号CLRを制御する。
【００１６】入力クロックカウント値CNT1と出力クロッ
クカウント値CNT2が同じで、かつ、外部からリセット信
号RESETが入力されていない場合、リセット解除回路107
は回路リセット信号CLRを制御し、回路を動作させる。
それ以外の場合はリセット解除回路107は回路のリセッ
トを行う。
クカウント値CNT2が同じで、かつ、外部からリセット信
号RESETが入力されていない場合、リセット解除回路107
は回路リセット信号CLRを制御し、回路を動作させる。
それ以外の場合はリセット解除回路107は回路のリセッ
トを行う。
【００１７】次に図２を用いて、本発明の実施形態を図
面上で時系列的に説明する。この実施形態では、入力ク
ロックカウンタ104および出力クロックカウンタ105に4
進カウンタを用いている。
面上で時系列的に説明する。この実施形態では、入力ク
ロックカウンタ104および出力クロックカウンタ105に4
進カウンタを用いている。
【００１８】比較器106は、出力クロックカウント値CNT
2が３となったときに入力クロックカウント値CNT1と出
力クロックカウント値CNT2の比較を行う。同時に入力ク
ロックカウンタ104と出力クロックカウンタ105をリセッ
トし、入力クロックカウント値CNT1と出力クロックカウ
ント値CNT2を０にする。
2が３となったときに入力クロックカウント値CNT1と出
力クロックカウント値CNT2の比較を行う。同時に入力ク
ロックカウンタ104と出力クロックカウンタ105をリセッ
トし、入力クロックカウント値CNT1と出力クロックカウ
ント値CNT2を０にする。
【００１９】比較器106が比較を行った結果、入力クロ
ックカウント値CNT1と出力クロックカウント値CNT2の値
が異なっている場合、外部から入力されるリセット信号
RESETの有無に関わらず、リセット解除回路107は回路リ
セット信号CLRを制御し、回路を動作させないようにす
る。
ックカウント値CNT1と出力クロックカウント値CNT2の値
が異なっている場合、外部から入力されるリセット信号
RESETの有無に関わらず、リセット解除回路107は回路リ
セット信号CLRを制御し、回路を動作させないようにす
る。
【００２０】比較器106が比較を行った結果、入力クロ
ックカウント値CNT1と出力クロックカウント値CNT2が同
じ、すなわち共に３であり、かつ、外部からリセット信
号RESETが入っていない場合、リセット解除回路107は回
路リセット信号CLRを制御し、回路を動作させる。
ックカウント値CNT1と出力クロックカウント値CNT2が同
じ、すなわち共に３であり、かつ、外部からリセット信
号RESETが入っていない場合、リセット解除回路107は回
路リセット信号CLRを制御し、回路を動作させる。
【００２１】入力クロックとN逓倍出力クロックを1/Nに
したクロックを数えてそれぞれのカウンタの値が同じに
なったときに回路のリセットを解除し、回路を動作させ
る。以上によりN逓倍PLL回路のフィードバックループが
安定したことを検出し高速に回路を動作させることが可
能となる。
したクロックを数えてそれぞれのカウンタの値が同じに
なったときに回路のリセットを解除し、回路を動作させ
る。以上によりN逓倍PLL回路のフィードバックループが
安定したことを検出し高速に回路を動作させることが可
能となる。
【００２２】
【発明の効果】以上のように、この発明によればN逓倍P
LL回路がロックしたときに回路のリセットを高速に解除
することが可能となり、また、不安定な状態のときは回
路を動作させないため、回路を高速に動作させるととも
に誤動作を起こさない効果がある。
LL回路がロックしたときに回路のリセットを高速に解除
することが可能となり、また、不安定な状態のときは回
路を動作させないため、回路を高速に動作させるととも
に誤動作を起こさない効果がある。
【図１】この発明の一実施形態を示すリセットを制御す
る回路を備えたN逓倍PLL回路のブロック図
る回路を備えたN逓倍PLL回路のブロック図
【図２】この発明の一実施形態を時系列に示すチャート
【図３】従来のN逓倍PLL回路を用いた回路のブロック図
101 位相比較器 102 電圧制御発振器(VCO) 103 分周回路 104 入力クロックカウンタ 105 出力クロックカウンタ 106 比較器 107 リセット解除回路
Claims (1)
- 【請求項１】 入力クロックにより動作する入力クロッ
クカウンタと、 電圧制御発振器から出力される逓倍クロックをN分周し
たクロックで動作する出力クロックカウンタと、 前記入力クロックカウンタのカウント値と前記出力カウ
ンタのカウント値を比較する比較器と、 前記比較器の比較結果と外部から入力されるリセット信
号によりリセットを解除する信号を生成するリセット解
除回路とを備えたN逓倍PLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232936A JP2001060867A (ja) | 1999-08-19 | 1999-08-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232936A JP2001060867A (ja) | 1999-08-19 | 1999-08-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060867A true JP2001060867A (ja) | 2001-03-06 |
Family
ID=16947180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11232936A Pending JP2001060867A (ja) | 1999-08-19 | 1999-08-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001060867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314409A (ja) * | 2001-04-10 | 2002-10-25 | Nec Corp | ロック検出回路 |
-
1999
- 1999-08-19 JP JP11232936A patent/JP2001060867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314409A (ja) * | 2001-04-10 | 2002-10-25 | Nec Corp | ロック検出回路 |
| JP4502165B2 (ja) * | 2001-04-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | ロック検出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| EP1115198B1 (en) | Frequency detector and phase-locked loop circuit including the detector | |
| JPH06244717A (ja) | 発振器クロック信号生成回路 | |
| JPH10336025A (ja) | 位相同期ループのためのロック検出回路 | |
| JP2001060867A (ja) | Ｐｌｌ回路 | |
| KR960014146B1 (ko) | 마이크로컴퓨터의 리셋장치 | |
| US7391840B2 (en) | Phase locked loop circuit, electronic device including a phase locked loop circuit and method for generating a periodic signal | |
| JP2877185B2 (ja) | クロック発生器 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JP3593743B2 (ja) | クロック回路 | |
| JPS60189326A (ja) | 位相同期回路 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JP2643766B2 (ja) | Ｐｌｌ回路 | |
| JP3564424B2 (ja) | Ｐｌｌ回路 | |
| JP2962087B2 (ja) | パワー制御回路 | |
| JP2002158581A (ja) | 周波数可変型ｐｌｌ回路 | |
| JPH10289032A (ja) | 半導体集積回路のクロック回路 | |
| JPH0575454A (ja) | Ｐｌｌ回路 | |
| JP2510130Y2 (ja) | Ｐｌｌ回路 | |
| JP2000022529A (ja) | 位相同期回路 | |
| JPH0537370A (ja) | 周波数シンセサイザ | |
| JP4667525B2 (ja) | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 | |
| JPH0936735A (ja) | ロックはずれ検出回路 | |
| JP2002057572A (ja) | 位相同期回路 | |
| JPH06326603A (ja) | Ｐｌｌ周波数シンセサイザ回路 |