JP2019204998A - Pll回路 - Google Patents
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Abstract
【課題】発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプについても、常検出を行うことができるPLL回路を提供する。【解決手段】REFカウンタ6により基準クロック信号REFのクロック数をカウントし、減算器14Rは、REFカウンタ6のカウント値cnt_refの単位時間当たりの変化量d_refを求める。DIVカウンタ7により分周クロック信号DIVのクロック数をカウントし、減算器14DはDIVカウンタ7のカウント値d_divの単位時間当たりの変化量d_divを求める。差分加算器16は、変化量d_ref,d_divの差を求め、その差を加算する。比較器17は、第3カウンタの値がUNLOCK_VALよりも大きくなることで所定の値域を超えると位相同期動作のアンロック状態を検出する。【選択図】図1
Description
本発明は、PLL(Phase Locked Loop)回路に関する。
PLL回路の異常を検出する技術として、例えば特許文献1ではVCOの入力電圧を監視し、特許文献2では、分周器より出力されるクロック数をカウントしている。
しかしながら、特許文献1の技術では、PLL回路がチャープ動作する場合のようにVCOに入力される電圧の範囲が広い場合や、前記電圧が変動する使用形態の場合には適用できない。また、特許文献2の技術では、基準クロックと分周クロックとの間に位相差があるとカウント値に差が発生するため、位相差がゼロになるように制御するタイプのPLL回路にしか適用できない。
本発明は上記事情に鑑みてなされたものであり、その目的は、発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプについても、異常検出を行うことができるPLL回路を提供することにある。
請求項1記載のPLL回路によれば、第1カウンタにより基準クロック信号のクロック数をカウントし、第1変化量算出器は、第1カウンタにおけるカウント値の単位時間当たりの第1変化量を求める。また、第2カウンタにより分周クロック信号のクロック数をカウントし、第2変化量算出器は、第2カウンタにおけるカウント値の単位時間当たりの第2変化量を求める。減算器は第1変化量と第2変化量との差を求め、第3カウンタは減算器の減算結果を加算する。そして、異常検出部は、第3カウンタの値が所定の値域を超えると、位相同期動作のアンロック状態を検出する。
すなわち、異常検出部は、基準クロック,分周クロックそれぞれのカウント値の差の変化量が所定の範囲を超えて変化した際に、位相同期動作がアンロック状態になったことを検出する。したがって、発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプのPLL回路についても、異常検出を行うことができる。
請求項2記載のPLL回路によれば、第1及び第2変化量算出器を、それぞれ第1及び第2シフトレジスタで構成する。そして、セレクタにより、第1及び第2変化量を各シフトレジスタ内における何クロックシフト数の差として得るかを選択する。このように構成すれば、例えば前記差を大きく設定することで、基準クロック信号,分周クロックそれぞれのカウント値の差が僅かであっても、位相同期動作のアンロック状態を早期に検出することができる。またこの場合、チャープ動作により分周クロック信号の周波数を大きく変化させた際に、その周波数変化をアンロック状態として検出しないようにマスクできる。
(第1実施形態)
図1に示すように、本実施形態のPLL回路1は、位相比較部(PFD)2,ローパスフィルタ(LPF)3,電圧制御発振器(VCO)4及び分周(/逓倍)器5によりループを形成する周知の構成に、REFカウンタ6,DIVカウンタ7及び演算器8を備えている。位相比較部2及びREFカウンタ6には、基準クロック信号REFが入力されている。分周器5より出力される分周クロック信号DIVは、位相比較部2及びDIVカウンタ7に入力されている。尚、分周器5については、分周比を逆数に設定することにより、実質的に逓倍したクロック信号も出力可能となっている。
図1に示すように、本実施形態のPLL回路1は、位相比較部(PFD)2,ローパスフィルタ(LPF)3,電圧制御発振器(VCO)4及び分周(/逓倍)器5によりループを形成する周知の構成に、REFカウンタ6,DIVカウンタ7及び演算器8を備えている。位相比較部2及びREFカウンタ6には、基準クロック信号REFが入力されている。分周器5より出力される分周クロック信号DIVは、位相比較部2及びDIVカウンタ7に入力されている。尚、分周器5については、分周比を逆数に設定することにより、実質的に逓倍したクロック信号も出力可能となっている。
REFカウンタ6,DIVカウンタ7は、それぞれ基準クロック信号REF,分周クロック信号DIVのパルス数をカウントする。これらのカウンタ6及び7は、何れもアップダウンカウンタである。REFカウンタ6,DIVカウンタ7のカウント値は、演算器8に入力される。REFカウンタ6,DIVカウンタ7は、それぞれ第1,第2カウンタに相当する。
演算器8は、基準クロック側,分周クロック側のそれぞれについて、シフトレジスタ11,2つのセレクタ12及び13,減算器14を備えており、それぞれの側の符号に「R」,「D」を付して示す。シフトレジスタ11は、例えばn個のレジスタ15を直列に接続して構成されており、基準クロック信号REFに同期して入力されているデータを順次シフトさせる。セレクタ12及び13には、カウンタ6又は7のカウントデータと、各レジスタ15の出力データとが入力されている。そして、減算器14において、セレクタ13により選択されたデータ値と、セレクタ12により選択されたデータ値との差分をとり、差分加算器16に出力する。
減算器14Rの減算結果は、REFカウンタ6のカウント値が、シフトレジスタ11Rにおいて所定クロック数シフトされたデータの差分d_refである。また、減算器14Dの減算結果は、DIVカウンタ7のカウント値が、シフトレジスタ11Dにおいて所定クロック数シフトされたデータの差分d_divである。尚、シフト数は、基準クロック側,分周クロック側のそれぞれで同じ数が選択される。シフトレジスタ11R,セレクタ12R及び13R並びに減算器14Rは第1変化量算出器に相当する。また、シフトレジスタ11D,セレクタ12D及び13D並びに減算器14Dは第2変化量算出器に相当する。
差分加算器16は、差分データd_refと差分データd_divとの差分をとり、その差分値を加算した値s_diffを出力する。差分加算器16は、減算器及び第3カウンタに相当する。加算データs_diffは、比較器17に入力されている。比較器17は、差分データs_diffが閾値UNLOCK_VALよりも大であれば、ロックエラー検出信号lock_errorをアクティブレベルであるハイに変化させる。比較器17は異常検出部に相当する。
また、PLL回路1は、分周器5に分周比データを設定したり、セレクタ12及び13に選択制御信号を出力する等の処理を行う図示しない制御部を備えている。PLL回路1は、例えばレーダ等に使用されるもので、チャープ動作において変化させる周波数範囲は、例えば76GHz〜77GHz程度である。
次に、本実施形態の作用について説明する。図2に示すように、PLL回路1は、起動すると制御部が最初にキャリブレーションを行い、出力周波数を初期値の76GHzまで上昇させる。キャリブレーションが終了すると、制御部はカウンタ6及び7や演算器8をリセットし、セレクタ12及び13において何クロックシフト分の差を取るかを設定する。それから、出力周波数を初期値76GHzに維持し、チャープ間セットアップ期間において図3に示す処理を行う。
図4に示すように、分周クロック信号DIVの基準クロック信号REFに対する周期比は「1」である。分周比は基準クロック信号REFと電圧制御発振器4の発振周波数で決まり、通常基準クロック信号REFと分周クロック信号DIVとの比は1対1となる。比較器17に設定される閾値UNLOCK_VALは、4ビットのバイナリで「1000」=「8」に設定されている。REFカウンタ6,DIVカウンタ7は、それぞれ基準クロック信号REF,分周クロック信号DIVのクロックパルス数をカウントし(S1)、そのカウント値は、シフトレジスタ11R,11Dにおいて順次シフトされる。
セレクタ12及び13においては、各レジスタ15(1)の出入力データ間の差を取るように設定されている。したがって、減算器14R,14Dの出力データd_ref,d_divの値は「1」となる(S2)。そして、差分加算器17の出力データs_diffの値は「0」となり、PLL回路1の動作が正常であればこの状態が継続する(S3;NO)。尚、カウンタ6及び7は、カウント値が「103」に達した時点からダウンカウント動作に転換する。したがって、それ以降のデータd_ref,d_divの値は「−1」になる。
ステップS2及びS3の処理は、チャープ間セットアップ期間が終了するか、又はリセットがかかるまで(S4;NO)継続される。上記期間が終了するか、又はリセットがかかると(S4;YES)ステップS1に移行する。
これに対して、図5に示すように、両者の周期比が「1」にも拘らず分周クロック信号の周期が基準クロック信号の2倍になっている場合を想定する。この時、DIVカウンタ7のカウント値cnt_divは、1クロック置きにインクリメントされる。これにより、減算器14Dの出力データd_divの値は「1」/「0」を交互に繰り返す。すると、加算データs_diffの値が1クロック置きにインクリメントされるようになり、その値が「8」に達すると(S3;YES)、比較器17は、ロックエラー検出信号lock_errorをハイレベルに変化させ、アンロック状態が検出される。
セットアップ期間が終了して、PLL回路1がチャープ動作を開始すると(図6,S6;YES)、セットアップ期間と同様にステップS1〜S3を実行する。そして、ステップS4に替わるステップS7では、チャープ動作が終了するか又はリセットがかかったかを判断する。チャープ動作が終了すると(YES)、出力周波数を初期値に維持する定常周波数動作に移行する(S5)。以降は、チャープ動作と定常周波数動作とが交互に行われる。
図7及び図8は、チャープ動作中における図4及び図5相当図である。チャープ動作中は分周クロック信号の周波数が変化するが、図示の都合上これらの図の周波数は一定で示している。チャープ動作中は、当該動作中であることを示す信号chirp_onがハイレベルになる。チャープ動作が終了して信号chirp_onがローレベルになると、リセットがかかるようになっている。図8に示すように、チャープ動作中に出力されるエラー検出信号は、chirp_errorとなる。
また、図9は、減算器14R,14Dの出力データd_ref,d_divが、それぞれシフト数が9段目となるデータr10_cnt_ref,r10_cnt_divと、レジスタ15(1)の入力データcnt_ref,cnt_divとの差分となるようにセレクタ12及び13を設定した場合を示す。
カウンタ6及び7がダウンカウント動作に転換した以降に、減算器14R,14Dの出力データd_ref,d_divの値は共に「2」ずつ減少している。そして、それらの差(d_ref−d_div)は「0」を維持している。この状態で、分周クロック信号DIVが1パルスだけ欠落すると、出力データd_divの値は、上記のカウント値「100」が連続することで「3」から「2」に変化する。これにより、差(d_ref−d_div)は「−1」に変化し、加算データs_diffの値がインクリメントされるようになる。その値が「8」に達すると、比較器17が出力するエラー検出信号chirp_errorがハイレベルになり、アンロック状態が検出される。
以上のように本実施形態によれば、REFカウンタ6により基準クロック信号REFのクロック数をカウントし、減算器14Rは、REFカウンタ6のカウント値cnt_refの単位時間当たりの変化量d_refを求める。また、DIVカウンタ7により分周クロック信号DIVのクロック数をカウントし、減算器14Dは、DIVカウンタ7のカウント値cnt_divの単位時間当たりの変化量d_divを求める。差分加算器16は、変化量d_ref,d_divの差を求め、その差を加算する。そして、比較器17は、差分加算器16が出力する値s_diffがUNLOCK_VALよりも大きくなることで所定の値域を超えると、位相同期動作のアンロック状態を検出する。
これにより、電圧制御発振器4に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプのPLL回路1についても、異常検出を行うことができる。尚、本実施形態では図示の都合上、基準クロックと分周クロックとの間の位相差が無い状態でロックした波形を示しているが、位相差がある場合でもアンロック状態を同様に検出できる。
また、シフトレジスタ11,セレクタ12及び13によって、変化量d_ref,d_divを何クロックシフト数の差として得るかを選択可能とした。これにより、シフト数の差を大きく設定することで、基準クロック信号REF,分周クロック信号DIVそれぞれのカウント値d_ref,d_divの差が僅かであっても、位相同期動作のアンロック状態を早期に検出することが可能になる。またこの場合、チャープ動作により分周クロック信号DIVの周波数を大きく変化させた際に、その周波数変化をアンロック状態として検出しないようにマスクできる。
また、カウンタ6及び7をアップダウンカウンタとすることで、カウント値がオーバーフローしてゼロに変化する際に、そのカウント値の変化をマスクする処理が不要となるので、PLL回路1を小型に構成できる。
(第2実施形態)
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第2実施形態では、第1実施形態で説明した異常検出機能を用いて、電圧制御発振器4の機能が正常か否かを確認する。そのため、図10に示すように、PLL回路1の出力周波数を低くした場合と、高くした場合とのそれぞれについて、アンロック状態が検出されるか否かを判定する。尚、この機能を確認する処理は、PLL回路1をテストモードに切り替えて行う。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第2実施形態では、第1実施形態で説明した異常検出機能を用いて、電圧制御発振器4の機能が正常か否かを確認する。そのため、図10に示すように、PLL回路1の出力周波数を低くした場合と、高くした場合とのそれぞれについて、アンロック状態が検出されるか否かを判定する。尚、この機能を確認する処理は、PLL回路1をテストモードに切り替えて行う。
図11に示すように、PLL回路1が定常周波数で動作している状態から(S5)、電圧制御発振器4の出力周波数が低くなるように分周器5に分周比を設定する(S11)。それから、ステップS1〜S3を実行し、ステップS3で「NO」と判断すると、予め規定した時間の経過後にカウンタ6及び7や演算器8をリセットしてから、電圧制御発振器4の出力周波数が高くなるように分周器5に分周比を設定する(S12)。そして、ステップS1〜S3と同様の処理を行い(ステップS13〜S15)、異常が検出されなければ(S15;NO)予め規定した時間の経過後にカウンタ6及び7や演算器8をリセットして処理を終了する。
以上のように第2実施形態によれば、制御部は、分周器5の分周比を2段階に変化させ、各分周比においてアンロック状態が検出されるか否かを演算部8で判定させるようにした。これにより、電圧制御発振器4の機能が正常か否かを確認できる。
(第3実施形態)
図12に示す第3実施形態のPLL回路21は、PLL部をデジタル回路で構成したもので、位相比較部2,LPF3及び電圧制御発振器4に替えて、TDC(Time To Digital Converter)22,デジタルフィルタ演算を行う演算器23及びDCO(Digital Control Oscillator)24を備えている。この場合でも、演算器8で行われる異常検出処理は同様である。
図12に示す第3実施形態のPLL回路21は、PLL部をデジタル回路で構成したもので、位相比較部2,LPF3及び電圧制御発振器4に替えて、TDC(Time To Digital Converter)22,デジタルフィルタ演算を行う演算器23及びDCO(Digital Control Oscillator)24を備えている。この場合でも、演算器8で行われる異常検出処理は同様である。
(その他の実施形態)
位相比較部2とLPF3との間に、チャージポンプ回路を備えていても良い。
カウンタ6及び7を、アップカウンタ,又はダウンカウンタで構成しても良い。
レーダ以外の製品に適用しても良い。
第2実施形態において、出力周波数を3段階以上に変化させても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
位相比較部2とLPF3との間に、チャージポンプ回路を備えていても良い。
カウンタ6及び7を、アップカウンタ,又はダウンカウンタで構成しても良い。
レーダ以外の製品に適用しても良い。
第2実施形態において、出力周波数を3段階以上に変化させても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
図面中、1はPLL回路、2は位相比較部、3はローパスフィルタ、4は電圧制御発振器、5は分周器、6はREFカウンタ、7はDIVカウンタ、8は演算器、11はシフトレジスタ、12及び13はセレクタ、14は減算器、16は差分加算器、17は比較器を示す。
Claims (4)
- 基準クロック信号を分周して分周クロック信号を出力する分周器(5)と、
前記基準クロック信号と前記分周クロック信号との位相を比較して、両者の位相差に応じた誤差信号を出力する位相比較部(2,22)と、
前記誤差信号に応じた周波数のクロック信号を前記分周器に出力する発振器と(4,24)、
前記基準クロック信号のクロック数をカウントする第1カウンタ(6)と、
この第1カウンタにおけるカウント値の単位時間当たりの第1変化量を求める第1変化量算出器(12R〜14R)と、
前記分周クロック信号のクロック数をカウントする第2カウンタ(7)と、
この第2カウンタにおけるカウント値の単位時間当たりの第2変化量を求める第2変化量算出器(12D〜14D)と、
前記第1変化量と前記第2変化量との差を求める減算器(16)と、
この減算器の減算結果を加算する第3カウンタ(16)と、
この第3カウンタの値が所定の値域を超えると、前記位相同期動作のアンロック状態を検出する異常検出部(17)とを備えるPLL回路。 - 前記第1変化量算出器及び前記第2変化量算出器は、それぞれ第1シフトレジスタ(11R)及び第2シフトレジスタ(11D)を備え、
前記第1変化量及び前記第2変化量を、各シフトレジスタ内における何クロックシフト数の差として得るかを選択するセレクタを備える請求項1記載のPLL回路。 - 前記分周器は、分周比が設定可能であり、
前記分周比を2段階以上に変化させ、各分周比において前記アンロック状態が検出されるか否かを前記異常検出部に判定させる制御部を備える請求項1又は2記載のPLL回路。 - 前記第1及び第2カウンタに、アップダウンカウンタを用いる請求項1から3の何れか一項に記載のPLL回路。
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