JP2006261898A - クロック再生装置 - Google Patents

Abstract

【課題】映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。
【解決手段】１次ＰＬＬ回路１０及び２次ＰＬＬ回路２０を有する２段ＰＬＬ回路において、１次ＰＬＬ自走検出回路３０は、入力信号の異常状態を検出して１次ＰＬＬ回路１０をアンロック状態に切り替えるための第１切替信号ＦＤ１を出力する。これにより、切替ＳＷ１３が切り替えられ、定電圧発生器１５から出力された定電圧がＶＣＯ１４に与えられる。２次ＰＬＬ自走検出回路４０は、ＶＣＯ１４が自走状態で動作してしていることを検出して２次ＰＬＬ回路２０をアンロック状態に切り替えるための第２切替信号ＦＤ２を出力する。これにより、切替ＳＷ２３が切り替えられ、定電圧発生器２５から出力された定電圧がＶＣＯ２４に与えられる。
【選択図】図１

Description

本発明は、例えば、映像信号処理装置等のサンプリングクロック再生等に使用される１次ＰＬＬ（Phase Lock Loop）回路及び２次ＰＬＬ回路からなる２段のＰＬＬ回路を有するクロック再生装置であって、映像信号等の劣化状況により、１次ＰＬＬ回路、２次ＰＬＬ回路のそれぞれの自走方法をフレキシブルに変更し、再生されるサンプリングクロック等の周波数偏差変動を軽減し、映像等に極力ショックを感じさせない２段のＰＬＬ回路を有するクロック再生装置に関するものである。

従来、映像信号処理のサンプリングクロック再生に関する技術としては、例えば、次のような文献に記載されるものがあった。

日本放送協会編「放送におけるディジタル技術」日本放送出版協会、昭和５７年１２月２０日、ｐ．１６３−１６７ 特開平５−２２１３１号公報（図１） 特開平５−６８１８２号公報（図１） 特開平７−１７７４６９号公報（図１、図２）

従来、アナログテレビジョン（ＴＶ）放送で使用されているテレビジョン信号を、ディジタル化する際には、テレビジョン信号からカラーバーストクロックを抽出し、映像に同期させたサンプリングクロックにおいて、アナログ／ディジタル変換を行う必要がある。サンプリングクロックの再生手段は、非特許文献１に記載されているようなＰＬＬを用いた方式がある。

又、特許文献２には、２段のＰＬＬ回路を用いて映像信号のサンプリングクロックを発生する装置が記載されている。

しかしながら、従来の技術では、家庭用ビデオテープレコーダ（ＶＴＲ）等の非標準信号や、カラーバーストレベルが低下したような劣化した映像信号においては、正常なサンプリングクロック再生が望めない。又、そのときのサンプリングクロックは周波数偏差変動が大きくなり、その結果が出力映像に画面ノイズとして確認されることとなる。そこで、簡易な回路で、劣化映像信号においても周波数偏差変動の少ないサンプリングクロック再生を行うためのクロック再生装置が望まれていた。

本発明は、簡易な回路構成による２段ＰＬＬ回路を有するクロック再生装置において、入力映像信号等の劣化状況により、１次ＰＬＬ回路、２次ＰＬＬ回路のそれぞれの自走方法をフレキシブルに変更し、再生されるサンプリングクロックの周波数偏差変動を軽減し、出力映像等に極力ショック等を感じさせないクロック再生装置を提供することを目的とする。

前記課題を解決するために、本発明のクロック再生装置では、１次ＰＬＬ回路と、１次ＰＬＬ自走検出回路と、第１切替手段と、前記１次ＰＬＬ回路の出力側に接続された２次ＰＬＬ回路と、２次ＰＬＬ自走検出回路と、第２切替手段とを備えている。

前記１次ＰＬＬ回路は、入力信号に関連した入力クロックを入力し、前記入力クロックと第１帰還クロックとの第１位相差を第１位相比較器で検出し、前記第１位相比較器で検出された前記第１位相差に対応した第１制御信号に基づき、前記第１位相差を零にするような周波数で発振する第１制御発振器の第１出力クロックに対応した前記第１帰還クロックを、前記第１位相比較器に帰還入力する回路である。この１次ＰＬＬ回路では、前記入力クロックに対して前記第１帰還クロックの位相引き込みが行われている状態又は前記位相差が零に維持されている状態であるロック状態と、前記位相引き込み制御を放棄して前記第１制御発振器が自走状態で動作するアンロック状態とを有している。

前記１次ＰＬＬ自走検出回路は、前記入力信号の異常状態を検出して前記１次ＰＬＬ回路を前記アンロック状態に切り替えるための第１切替信号を出力する回路である。前記第１切替手段は、前記１次ＰＬＬ回路が前記ロック状態のときには、前記第１制御信号を前記第１制御発振器に与え、前記１次ＰＬＬ回路が前記アンロック状態のときには、前記第１切替信号によって前記第１制御信号を一定レベルの第１信号に切り替えて前記第１制御発振器に与えるものである。

前記２次ＰＬＬ回路は、前記第１出力クロックを入力し、前記第１出力クロックと第２帰還クロックとの第２位相差を第２位相比較器で検出し、前記第２位相比較器で検出された前記第２位相差に対応した第２制御信号に基づき、前記第２位相差を零にするような周波数で発振する第２制御発振器の第２出力クロックに対応した前記第２帰還クロックを、前記第２位相比較器に帰還入力する回路であり、ロック状態とアンロック状態とを有している。

前記２次ＰＬＬ自走検出回路は、前記第１制御発振器が前記自走状態で動作してしていることを検出して前記２次ＰＬＬ回路を前記アンロック状態に切り替えるための第２切替信号を出力する回路である。更に、前記第２切替手段は、前記２次ＰＬＬ回路が前記ロック状態のときには、前記第２制御信号を前記第２制御発振器に与え、前記２次ＰＬＬ回路が前記アンロック状態のときには、前記第２切替信号によって前記第２制御信号を一定レベルの第２信号に切り替えて前記第２制御発振器に与えるものである。

請求項１、２、５、６に係る発明によれば、１次ＰＬＬ回路及び２次ＰＬＬ回路の２段のＰＬＬ回路に、１次ＰＬＬ自走検出回路、第１切替手段、２次ＰＬＬ自走検出回路、及び第２切替手段を設けたので、入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とし、回路構成も簡易である。

請求項３〜６に係る発明によれば、２次ＰＬＬ回路の自走状態からロック状態へ切り替える際に切り替えのタイミングを調整する位相調整回路を設けたので、２次ＰＬＬ回路が自走状態からロック状態に遷移した際の第２出力クロックの周波数偏差変動のショックを軽減させることができ、後段装置への影響が少なくなる。

本発明を実施するための最良の形態のクロック再生装置では、１次ＰＬＬ回路と、１次ＰＬＬ自走検出回路と、第１信号発生器及び第１切替スイッチからなる第１切替手段と、前記１次ＰＬＬ回路の出力側に接続された２次ＰＬＬ回路と、２次ＰＬＬ自走検出回路と、第２信号発生器及び第２切替スイッチからなる第２切替手段とを備えている。

１次ＰＬＬ回路は、映像信号等の入力信号に関連した参照クロック等の入力クロックを入力し、この入力クロックと第１帰還クロックとの第１位相差を第１位相比較器で検出し、この第１位相比較器で検出された第１位相差に対応した第１制御信号に基づき、第１位相差を零にするような周波数で発振する電圧制御発振器（Voltage Controled Oscillator、以下「ＶＣＯ」という。）等の第１制御発振器の第１出力クロックに対応した第１帰還クロックを、第１位相比較器に帰還入力する。

１次ＰＬＬ自走検出回路は、入力信号の異常状態を検出して１次ＰＬＬ回路をアンロック状態に切り替えるための第１切替信号を出力する。第１切替手段は、１次ＰＬＬ回路がロック状態のときには、第１制御信号を第１制御発振器に与え、１次ＰＬＬ回路がアンロック状態のときには、第１切替信号によって第１制御信号を一定レベルの第１信号に切り替えて第１制御発振器に与える。

２次ＰＬＬ回路は、第１出力クロックを入力し、第１出力クロックと第２帰還クロックとの第２位相差を第２位相比較器で検出し、この第２位相比較器で検出された第２位相差に対応した第２制御信号に基づき、第２位相差を零にするような周波数で発振するＶＣＯ等の第２制御発振器の第２出力クロックに対応した第２帰還クロックを、第２位相比較器に帰還入力する。

２次ＰＬＬ自走検出回路は、第１制御発振器が自走状態で動作してしていることを検出して２次ＰＬＬ回路をアンロック状態に切り替えるための第２切替信号を出力する。更に、第２切替手段は、２次ＰＬＬ回路がロック状態のときには、第２制御信号を第２制御発振器に与え、２次ＰＬＬ回路がアンロック状態のときには、第２切替信号によって第２制御信号を一定レベルの第２信号に切り替えて前記第２制御発振器に与える。

（図１の構成）
図１は、本発明の実施例１を示す２段ＰＬＬ回路を有するクロック再生装置の概略の構成図である。

このクロック再生装置は、入力信号（例えば、映像信号）に関連した入力クロック（例えば、参照クロック）REFCLKを入力して第１出力クロックCLK1を出力する１次ＰＬＬ回路１０と、この出力側に接続され、第１出力クロックCLK1を入力して第２出力クロックCLKOUTを出力する２次ＰＬＬ回路２０と、映像信号の異常状態を検出して１次ＰＬＬ回路１０をアンロック状態に切り替えるための第１切替信号ＦＤ１を出力する１次ＰＬＬ自走検出回路３０と、１次ＰＬＬ回路１０内の制御発振器（例えば、ＶＣＯ）が自走状態で動作していることを検出して２次ＰＬＬ回路２０をアンロック状態に切り替えるための第２切替信号ＦＤ２を出力するための２次ＰＬＬ自走検出回路４０とを備えている。

ここで、１次ＰＬＬ回路１０において、ロック状態とは、入力される参照クロックREFCLKを基準にして位相引き込みが行われている状態又は位相の引き込みが完了してそれが維持されている状態をいい、又、アンロック状態とは、１次ＰＬＬ回路１０が位相引き込み制御を放棄して内部のＶＣＯが自走状態で動作する状態をいう。

１次ＰＬＬ回路１０は、第１位相比較器１１と、この出力側に接続された低域通過フィルタ（Low Pass Filter、以下「ＬＰＦ」という。）１２と、この出力側に接続された第１切替スイッチ（以下「切替ＳＷ」という。）１３と、この出力側に接続された第１制御発振器（例えば、ＶＣＯ）１４と、一定レベルの第１信号（例えば、定電圧）を発生して切替ＳＷ１３に与える第１信号発生器（例えば、定電圧発生器）１５と、ＶＣＯ１４の出力側と位相比較器１１の入力側との間に帰還接続された１／Ｎ分周回路１６とにより構成されている。切替ＳＷ１３と定電圧発生器１５とにより、第１切替手段が構成されている。

位相比較器１１には、カラーバーストから抽出した参照クロックREFCLKと、１／Ｎ分周回路１５から出力された第１帰還クロックとが入力され、この２つにより、位相比較を行う。位相比較結果は、ＬＰＦ１２に入力され、この出力が、切替ＳＷ１３に入力される。切替ＳＷ１３は、例えばアナログスイッチ等のようなスイッチで構成され、ＬＰＦ１２の出力電圧と定電圧発生器１５の出力電圧のどちらかを、１次ＰＬＬ自走検出回路３０からの第１切替信号ＦＤ１により選択し、ＶＣＯ１４の第１制御信号（例えば、制御電圧）ＣＶ１として出力する。ＶＣＯ１４は、制御電圧ＣＶ１により制御される発振周波数可変の発振器であり、この第１出力クロックCLK1が、２次ＰＬＬ回路２０と１／Ｎ分周回路１６とに入力される。定電圧発生器１５は、ＶＣＯ１４の中心周波数を示すような一定電圧（例えば、＋２．５Ｖ）を出力する回路である。１／Ｎ分周回路１６は、ＶＣＯ１４の出力クロックCLK1を参照クロックREFCLKと同じ周波数に分周する回路である。

２次ＰＬＬ回路２０は、前段のＶＣＯ１４に接続された第２位相比較器２１と、この出力側に接続されたＬＰＦ２２と、この出力側に接続された第２切替ＳＷ２３と、この出力側に接続された第２制御発振器（例えば、ＶＣＯ）２４と、一定レベルの第２信号（例えば、定電圧）を発生して切替ＳＷ２３に与える第２信号発生器（例えば、定電圧発生器）２５と、ＶＣＯ２４の出力側と第２位相比較器２１の入力側との間に帰還接続された１／Ｍ分周回路２６とにより構成されている。切替ＳＷ２３と定電圧発生器２５とにより、第２切替手段が構成されている。

位相比較器２１には、１次ＰＬＬ回路１０内ＶＣＯ１４の出力クロックCLK1と、１／Ｍ分周回路２６から出力された第２帰還クロックCLK2とが入力され、この２つにより、位相比較を行う。位相比較結果は、ＬＰＦ２２に入力され、この出力が、切替ＳＷ２３に入力される。切替ＳＷ２３は、例えばアナログスイッチ等のようなスイッチで構成され、ＬＰＦ２２の出力電圧と定電圧発生器２５の出力電圧とのどちらかを、２次ＰＬＬ自走検出回路４０から出力される第２切替信号ＦＤ２により選択し、ＶＣＯ２４の制御信号（例えば、制御電圧）ＣＶ２として出力する。ＶＣＯ２４は、制御電圧ＣＶ２により制御される発振周波数可変の発振器であり、この第２出力クロックが、出力クロックCLKOUTとなる一方、１／Ｍ分周回路２６へも入力される。定電圧発生器２５は、ＶＣＯ２４の中心周波数を示すような一定電圧（例えば、＋２．５Ｖ）を出力する回路である。１／Ｍ分周回路２６は、ＶＣＯ２４の出力クロックCLKOUTを、ＶＣＯ１４の出力クロックCLK1と同じ周波数に分周する回路である。

（図１の動作）
図１に示すクロック再生装置においては、１次ＰＬＬ回路１０、２次ＰＬＬ回路２０共に、それぞれ、１次ＰＬＬ自走検出回路３０、２次ＰＬＬ自走検出回路４０から出力される切替信号ＦＤ１，ＦＤ２により、自走（アンロック）状態とロック状態を切り替えることが可能である。一般的には、自走状態を作るためには、自走用の発振器を別途用意する必要があるが、本装置においては、自走用の発振器を使用することなく、ＶＣＯ１４、ＶＣＯ２４への制御電圧ＣＶ１，ＣＶ２を定電圧発生器１５、定電圧発生器２５からの定電圧入力により、自走状態へと遷移する。２段ＰＬＬ回路１０，２０の使用方法としては、一般的に１次ＰＬＬ回路１０の位相引き込みを早くし、２次ＰＬＬ回路２０の位相引き込みを１次ＰＬＬ回路１０よりも遅くすることにより、低ジッタのクロック再生を可能とする。

映像処理装置におけるＰＬＬ回路１０，２０に求められる要件として、劣化映像信号入力時の動作が挙げられる。カラーバーストが抽出できないような映像信号や、水平同期・垂直同期が異常な映像信号、カラーバースト周波数が異常である映像信号に対して、どのようなクロックで例えばアナログ／ディジタル（以下「Ａ／Ｄ」という。）変換を行うかは、後段装置にも関することであり、非常に重要である。

（図２の構成・動作）
図２は、図１中の１次ＰＬＬ自走検出回路３０及び２次ＰＬＬ自走検出回路４０の構成例を示すクロック再生装置の構成図である。

１次ＰＬＬ自走検出回路３０は、水平同期異常監視回路３１、垂直同期異常監視回路３２、カラーバーストレベル異常監視回路３３により構成され、これらの出力側が論理和（以下「ＯＲ」という。）接続され、このＯＲ接続点から切替信号ＦＤ１が出力される。水平同期異常監視回路３１へは入力映像信号VINが入力され、水平同期の異常（例えば、レベル・間隔・欠如等）を検出する回路である。垂直同期異常監視回路３２へは入力映像信号VINが入力され、垂直同期の異常（例えば、レベル・間隔・欠如等）を検出する回路である。カラーバーストレベル異常監視回路３３へは入力映像信号VINが入力され、カラーバーストの異常（例えば、レベル）を検出する回路である。

２次ＰＬＬ自走検出回路４０は、ＶＣＯ制御電圧監視回路４１と１次ＰＬＬアンロック検出回路４２とから構成され、これらの出力側がＯＲ接続され、このＯＲ接続点から切替信号ＦＤ２が出力される。

ＶＣＯ制御電圧監視回路４１は、切替ＳＷ１３の出力制御電圧ＣＶ１の電圧値を監視し、異常な電圧（例えば、ＶＣＯ１４の中心周波数を出力するときの制御電圧が＋２．５Ｖとした時に、＋１．５Ｖ以下 若しくは＋３．５Ｖ以上等）を検出した時点でＶＣＯ２４を自走状態へと遷移させるための回路である。このＶＣＯ制御電圧監視回路４１に関連する技術として、特許文献１に記載された回路が知られている。この特許文献１の回路は、１段ＰＬＬ回路における構成であって、制御電圧異常検出時に出力停止（MUTE）とする構成になっている。これに対して、本実施例１では、２段ＰＬＬ回路において、１次ＰＬＬ回路１０での異常検出を２次ＰＬＬ回路２０で自走状態に遷移するという構成になっており、特許文献１の構成と異なっている。

１次ＰＬＬアンロック検出回路４２は、参照クロックREFCLKと１／Ｎ分周回路１５の出力クロック（帰還クロック）とを比較し、１次ＰＬＬ回路１０の状態が自走状態であるか、ロック状態であるかを判断するものである。一般的にＶＣＯは、このＶＣＯが追従できない周波数偏差（例えば、＋１００ppm等）を持つ映像信号にロックさせようとすると、ＶＣＯ側で追従を放棄し、中心周波数に近い周波数を出す傾向があり、異常周波数偏差入力時にＶＣＯ制御電圧監視回路４０で検出できないことがあるために、この１次ＰＬＬアンロック検出回路４２を設けている。

このようなＶＣＯ制御電圧監視回路４１と１次ＰＬＬアンロック検出回路４２は、１次ＰＬＬ回路１０でのＶＣＯ１４の状態を監視しているものであり、本実施例１のような２段ＰＬＬ回路構成でのみ、実施できる方式である。

なお、図２の１次ＰＬＬ自走検出回路３０と２次ＰＬＬ自走検出回路４０は、回路構成例を示すものであり、その他の検出手段を追加したり、或いは、削除することも可能である。

（実施例１の効果）
以上のように、本実施例１によれば、入力される映像信号VINの劣化状況により、自走とするＰＬＬ回路を１次ＰＬＬ回路１０若しくは２次ＰＬＬ回路２０と選択することができ、多種にわたる劣化信号を検出し、自走状態へと遷移させることが可能となる。

なお、本実施例１では、自走状態からロック状態に戻す場合のことを考慮せずに説明したが、一般的には本実施例１に示すようなＶＣＯ１つでの自走とロックの切替においては、自走状態からロック状態に戻す際に、大きな周波数変動が発生し、後段装置へ出力画面のノイズというような形で影響を与える場合がある。そこで、２段ＰＬＬ回路において、自走状態からロック状態に遷移する際に、周波数偏差変動を軽減し、出力映像のショックを軽減させる方式を、次の実施例２で説明する。

（図３の構成）
図３は、本発明の実施例２を示す２段ＰＬＬ回路を有するクロック再生装置の概略の構成図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

本実施例２のクロック再生装置では、実施例１のＶＣＯ１４と位相比較器２１との間に、新たに位相調整回路５０を挿入した点のみが異なっている。この位相調整回路５０には、ＶＣＯ１４の出力クロックCLK1と１／Ｍ分周回路２６の出力クロックCLK2とが入力される。又、位相調整回路５０の制御用信号として、２次ＰＬＬ自走検出回路４０から出力された切替信号ＦＤ２が入力される。位相比較器２１への入力信号は、位相調整回路５０が２本とも出力する。

（図３の動作）
２段ＰＬＬ回路では、２次ＰＬＬ回路の位相引き込みを１次ＰＬＬ回路よりも遅くすることが一般的である。通常、自走状態からロック状態に遷移する際には必ずなんらかの周波数偏差変動のショックが発生するため、このような２段ＰＬＬ回路では、１次ＰＬＬ回路のみ自走とロックの切り替えを行い、１次ＰＬＬ回路でのショックを２次ＰＬＬ回路で吸収する方策が採られる。しかし、上記実施例１による２段ＰＬＬ回路１０，２０では、２次ＰＬＬ回路２０においても、自走とロックの切り替えを行うため、この切り替え時のショックがそのまま出力クロックCLKOUTへと反映される。一般的には、自走とロックの切り替えにおいて、ロック状態から自走状態に切り替わる際には、位相引き込みが発生しないので、周波数偏差変動のショックが少ない。これに対して、自走状態からロック状態へと切り替わる際には、切り替わる直前の位相状態により、周波数偏差変動ショックが大きい場合がある。

そこで、本実施例２では、２次ＰＬＬ回路２０内の位相比較器２１の直前に位相調整回路５０を挿入し、自走状態とロック状態が切り替わる際の位相調整を位相調整回路５０で実施する。

（図４の構成）
図４は、図３中の位相調整回路５０を示す概略の構成図である。

この位相調整回路５０は、切替ＳＷ５１と、この切替ＳＷ５１のための制御信号TIMを出力する切替タイミング調整回路５２とから構成されている。切替タイミング調整回路５２は、２次ＰＬＬ自走検出回路４０からの切替信号ＦＤ２を受け、２次ＰＬＬロック状態時には、切替ＳＷ５１において、端子５１Ａが端子５１Ｃを選択するように制御信号TIMを出力する。又、２次ＰＬＬ自走状態時には、切替ＳＷ５１において、端子５１Ａが端子５１Ｂを選択するように制御信号TIMを出力する。これにより、自走状態時に位相比較器２１には、２本とも出力クロックCLK1が入力されることとなる。同じ信号を位相比較器２１に入力すると、位相差がないため、位相比較器２１としてはロックしている状態と判断し、ＶＣＯ２４への制御を行わなくなる。

自走状態時には切替ＳＷ２３において、ＶＣＯ２４へ出力する制御電圧ＣＶ２は定電圧発生器２５の出力となるため、位相比較器２１による影響はない。しかし、一般的にＬＰＦ２２はコンデンサ成分を持つため、自走状態時に同位相のクロックを入れない場合には、異常電圧がチャージされることとなり、ロック状態に遷移した際にその異常電圧がＶＣＯ２４へと流れ込むため、切り替えた瞬間に周波数変動が大きくなる。そのために、自走状態時には位相比較器２１への２入力を同位相とし、異常電圧のチャージを回避している。

（図４の動作）
図５及び図６は、図４の動作波形図である。

図４の切替タイミング調整回路５０において、ロック状態から自走状態遷移時の動作と、自走状態からロック状態遷移時の動作とを説明する。

ロック状態から自走状態遷移時は、単純に切替ＳＷ５１の端子５１Ａが端子５１Ｃから端子５１Ｂを選択するように制御信号TIMを出力する。ロック状態から自走状態への遷移時は、切替ＳＷ２３においてもＶＣＯ２４への制御電圧ＣＶ２を定電圧発生器２５が出力する定電圧へと切り替えるため、この時点でのショックはロックしていた周波数から、定電圧入力による中心周波数への変動のみである。これに対して、自走状態からロック状態への遷移時は、切替ＳＷ５１の単純切替では、周波数変動のショックが大きくなる可能性があるため、次に説明する方式を採る。

自走状態からロック状態への遷移時に、切替ＳＷ５１を単純に切り替えた場合の位相比較器２１に入力されるクロックCLK1とクロックCLK3、及び１／Ｍ分周回路２６の出力クロックCLK2との関係が図５に示されている。

図５に示すように、自走状態からロック状態への遷移時に、切替ＳＷ５１を単純に切り替えると、ロック状態への遷移直後に位相差が大きくなり、その瞬間に周波数偏差変動が大きくなることがある。これを改善するために、切替タイミング調整回路５２で切り替えるタイミングを調整することにより、切り替え直後の位相差が大きくなることを防ぐ。図５と同様に新機能を追加した図が図６に示されている。

図６に示すように、切替タイミング調整回路５２において、クロックCLK1の近傍を示すこれよりもパルス幅の広いクロックCLK1’を生成する。この生成方法としては、例えば、フリップフロップ回路等により、クロックCLK1をラッチしてこれを一定時間保持することにより、パルス幅を広げたクロックCLK1’を生成すれば良い。そして、切替タイミング調整回路５２において、ゲート回路等により、クロックCLK2のパルスがクロックCLK1’のパルスの内側に検出できた時点で、制御信号TIMにより切替ＳＷ５１の端子５１Ａを、端子５１Ｂから端子５１Ｃへと切り替える。こうすることにより、切り替えた時点での位相差が常に小さくなるため、自走状態からロック状態への切り替え時の周波数偏差変動を軽減することが可能となる。

クロックCLK1の近傍を示すクロックCLK1’のパルス幅については、任意に設定可能で、パルス幅を大きく設定すれば、ロック遷移時のＰＬＬ引き込み時間は短くなるが、周波数偏差変動のショックは大きくなる。これに対し、クロックCLK1’のパルス幅を小さく設定すれば、周波数偏差変動のショックは小さくなるものの、自走期間が長くなるため、ＰＬＬ引き込み時間は長くなる傾向を持つ。これに関連する技術として、特許文献３の図２に記載されたパルス生成回路が知られている。しかし、このパルス生成回路では、パルス幅の異なる２つのクロックの最終出力段でこれを切り替えているので、切り替え時のショックが大きくなる。これを防止するために、本実施例２の切替タイミング調整回路５２では、位相比較器２１の前段で調整している。

（実施例２の効果）
本実施例２によれば、２次ＰＬＬ回路２０側の位相比較器２１の前段に位相調整回路５０を設けたので、２次ＰＬＬ回路２０が自走状態からロック状態に遷移した際の出力クロックCLKOUTの周波数偏差変動のショックを軽減させることができ、後段装置への影響が少なくなるという効果が得られる。

本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） 実施例１、２では、制御発振器としてＶＣＯ１４，２４を用いているが、これに代えて電流制御発振器を設け、この発振周波数を制御電流により制御する構成に変更しても、実施例１、２とほぼ同様の作用、効果が得られる。

（ｂ） 実施例１、２では、映像信号処理装置に適用した例を説明したが、入力映像信号VINに代えて、任意の入力信号を入力することにより、クロック再生を伴う２段ＰＬＬ回路１０，２０を有するクロック再生装置の全てに適用することができる。

（ｃ） 実施例２では、２段ＰＬＬ回路１０，２０における２次ＰＬＬ回路２０の自走時とロック時の切り替えの制御を示したものであり、映像信号処理装置にかかわらず、他の装置に適用することが可能である。又、１次ＰＬＬ回路１０側の位相比較器１１の前段に、位相調整回路５０を設けることにより、１次ＰＬＬ回路１０の自走時とロック時の切り替えの制御に対しても適用することが可能である。

本発明の実施例１を示す２段ＰＬＬ回路を有するクロック再生装置の概略の構成図である。 図１中の１次ＰＬＬ自走検出回路及び２次ＰＬＬ自走検出回路の構成例を示すクロック再生装置の構成図である。 本発明の実施例２を示す２段ＰＬＬ回路を有するクロック再生装置の概略の構成図である。 図３中の位相調整回路を示す概略の構成図である。 図４の動作波形図である。 図４の動作波形図である。

符号の説明

１０ １次ＰＬＬ回路
１１，２１ 位相比較器
１２，２２ ＬＰＦ
１３，２３ 切替ＳＷ
１４，２４ ＶＣＯ
１５，２５ 定電圧発生器
１６ １／Ｎ分周回路
２６ １／Ｍ分周回路
３０ １次ＰＬＬ自走検出回路
４０ ２次ＰＬＬ自走検出回路
５０ 位相調整回路

Claims (6)

1. 入力信号に関連した入力クロックを入力し、前記入力クロックと第１帰還クロックとの第１位相差を第１位相比較器で検出し、前記第１位相比較器で検出された前記第１位相差に対応した第１制御信号に基づき、前記第１位相差を零にするような周波数で発振する第１制御発振器の第１出力クロックに対応した前記第１帰還クロックを、前記第１位相比較器に帰還入力する１次ＰＬＬ回路であって、前記入力クロックに対して前記第１帰還クロックの位相引き込みが行われている状態又は前記位相差が零に維持されている状態であるロック状態と、前記位相引き込み制御を放棄して前記第１制御発振器が自走状態で動作するアンロック状態とを有する前記１次ＰＬＬ回路と、
   前記入力信号の異常状態を検出して前記１次ＰＬＬ回路を前記アンロック状態に切り替えるための第１切替信号を出力する１次ＰＬＬ自走検出回路と、
   前記１次ＰＬＬ回路が前記ロック状態のときには、前記第１制御信号を前記第１制御発振器に与え、前記１次ＰＬＬ回路が前記アンロック状態のときには、前記第１切替信号によって前記第１制御信号を一定レベルの第１信号に切り替えて前記第１制御発振器に与える第１切替手段と、
   前記１次ＰＬＬ回路の出力側に接続され、前記第１出力クロックを入力し、前記第１出力クロックと第２帰還クロックとの第２位相差を第２位相比較器で検出し、前記第２位相比較器で検出された前記第２位相差に対応した第２制御信号に基づき、前記第２位相差を零にするような周波数で発振する第２制御発振器の第２出力クロックに対応した前記第２帰還クロックを、前記第２位相比較器に帰還入力する２次ＰＬＬ回路であって、ロック状態とアンロック状態とを有する前記２次ＰＬＬ回路と、
   前記第１制御発振器が前記自走状態で動作してしていることを検出して前記２次ＰＬＬ回路を前記アンロック状態に切り替えるための第２切替信号を出力する２次ＰＬＬ自走検出回路と、
   前記２次ＰＬＬ回路が前記ロック状態のときには、前記第２制御信号を前記第２制御発振器に与え、前記２次ＰＬＬ回路が前記アンロック状態のときには、前記第２切替信号によって前記第２制御信号を一定レベルの第２信号に切り替えて前記第２制御発振器に与える第２切替手段と、
   を備えたことを特徴とするクロック再生装置。
2. 請求項１記載のクロック再生装置において、
   前記２次ＰＬＬ自走検出回路は、前記入力クロック及び前記第１帰還クロックに基づいて前記１次ＰＬＬ回路のアンロック状態を検出して、又は、前記第１制御信号の異常状態を検出して、前記第１制御発振器が前記アンロック状態で動作してしていることを検出することを特徴とするクロック再生装置。
3. 請求項１又は２記載のクロック再生装置において、
   前記１次ＰＬＬ回路の出力側と前記第２位相比較器の入力側との間に接続され、前記２次ＰＬＬ回路が前記ロック状態から前記アンロック状態へ遷移するときには、前記第２切替信号に基づき、前記第２帰還信号を前記第１出力クロックに切り替えて前記第１出力クロックを前記第２位相比較器に与え、前記２次ＰＬＬ回路が前記アンロック状態から前記ロック状態へ遷移するときには、前記第２切替信号に基づき、所定のタイミングで、前記第１出力クロックを前記第２帰還信号に切り替えて前記２帰還信号を前記第２位相比較器に与える位相調整回路を、
   設けたことを特徴とするクロック再生装置。
4. 請求項３記載のクロック再生装置において、
   前記所定のタイミングは、前記第１出力クロックと前記第２帰還クロックとの位相差が所定値以下になったことを検出した時であることを特徴とするクロック再生装置。
5. 請求項１〜４のいずれか１項に記載のクロック再生装置において、
   前記第１切替手段は、前記第１信号を発生する第１信号発生器と、前記第１切替信号に基づき、前記第１制御信号と前記第１信号とを切り替えて前記第１制御発振器に与える第１切替スイッチとで構成され、
   前記第２切替手段は、前記第２信号を発生する第２信号発生器と、前記第２切替信号に基づき、前記第２制御信号と前記第２信号とを切り替えて前記第２制御発振器に与える第２切替スイッチとで構成されていることを特徴とするクロック再生装置。
6. 請求項１〜５のいずれか１項に記載のクロック再生装置において、
   前記入力信号は、映像信号であり、前記入力クロックは、前記映像信号から抽出された参照クロックであることを特徴とするクロック再生装置。

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