JP4089352B2 - フレームパルス切替回路及びその位相制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はフレームパルス切替回路に関し、特に同期源フレームパルスの切り替えが発生しても同期外れまたはアラーム等が発生することなく、多重化伝送を行うことができるフレームパルス切替回路に関する。
【０００２】
【従来の技術】
無線伝送装置においては、任意の伝送信号からフレームパルスを抽出し、抽出したフレームパルスに同期した装置内フレームパルスをＰＬＬ回路により生成して、装置内での信号処理を行っている。したがって、装置内フレームパルスとして利用している伝送信号が入力断などの異常状態になると、ＰＬＬ回路が同期外れを起こして装置内フレームパルスの周波数変動が発生するため、複数の伝送信号を多重化する際にデータの読み誤りが生じ、障害の発生していない伝送信号にもデータ誤りが発生する。この障害を防止するために、装置内フレームパルスとして利用している伝送信号が入力断となっても、装置内フレームパルスの周波数変動を抑圧できるＰＬＬ回路としてディジタルサンプリングＰＬＬ回路が用いられている。しかしながら、位相差をディジタル化する際の量子化誤差や回路構成上の実現性から、サンプリングデータの下位Ｘ(Ｘ≧１)ビットを除いた値を用いて位相制御を行っているため、参照する同期源フレームパルスの切替時には、出力位相が変動するという問題が発生する。
【０００３】
次に、従来のフレームパルス切替回路について説明する。図１１は、従来のフレームパルス切替回路を示すブロック図である。
【０００４】
図１１によると、入力された複数の同期源フレームパルス（以下、ＦＰと略す。）ＦＰ１〜ＦＰｎより択一した選択ＦＰ５０１を出力する選択回路Ｓ１と、選択ＦＰ５０１と分周器Ｍ２出力とを位相比較する位相比較回路３と、位相比較回路３出力をＡ／Ｄ変換するＡ／Ｄ変換回路６と、Ａ／Ｄ変換回路６でサンプリングするサンプル信号を生成する発振器４と、発振器４出力を入力してタイミングクロックを生成するタイミング生成回路５と、Ａ／Ｄ変換回路６出力を記憶する位相記憶回路７と、Ａ／Ｄ変換回路６出力と位相記憶回路７出力とのいずれかを選択する選択回路Ｔ８と、選択回路Ｔ８出力をＤ／Ａ変換するＤ／Ａ変換回路９と、Ｄ／Ａ変換回路９出力の低域を通過させるループフィルタ１０と、ループフィルタ１０出力を供給される電圧制御発振器１１と、電圧制御発振器１１出力をＭ分周する分周器Ｍ２と、選択ＦＰ５０１の断（ＦＰ断）を検出するＦＰ断検出回路１２と、ＦＰ断検出回路１２でＦＰ断が検出された時、位相記憶回路７に対してＦＰ断直前のデータを保持する指示と、選択回路Ｔ８に対して位相記憶回路７出力を選択する指示と、分周器Ｍ２に対して出力位相をずらす指示とを行う制御回路１３と、Ａ／Ｄ変換回路６出力と位相記憶回路７出力とを比較する比較回路１４と、電圧制御発振器１１出力をＰ分周した装置内ＦＰ５０７を出力する分周器Ｐ１５とより構成されている。
【０００５】
次に、この従来のフレームパルス切替回路の動作について図１２および図１３を用いて説明する。図１２は、図１１に示す従来のフレームパルス切替回路の定常動作を示すタイムチャートであり、図１３は、図１１に示す従来のフレームパルス切替回路の切り替え動作を示すタイムチャートである。
【０００６】
図１２において、選択ＦＰ５０１とパルスクロック５０２との位相差を、θ１''とし、分周器Ｐ１５出力の装置内ＦＰ５０７との位相差をθ２''とする。
【０００７】
まず、選択回路Ｓ１は、入力されたＦＰ１〜ＦＰｎから択一した選択ＦＰ５０１を位相比較回路３に出力している。
【０００８】
位相比較回路３は、選択ＦＰ５０１と分周器Ｍ２出力のパルスクロック５０２とを入力し、選択ＦＰ５０１の立ち上がりからパルスクロック５０２の立ち上がりまでの時間θ１''を“Ｈｉｇｈ”レベルとする位相比較結果５０３をＡ／Ｄ変換回路６に出力する。
【０００９】
Ａ／Ｄ変換回路６は、位相比較結果５０３の時間θ１''を発振器４出力のクロックを用いてカウントしたカウント値５０４“ａ”（下位Ｘビットを除いた値を“Ａ”とする。）に変換して出力する。
【００１０】
位相記憶回路７は、カウント値５０４“ａ”を記憶値５０５“ａ”として記憶し、タイミング生成回路５出力のタイミングクロック５１５により更新する。
【００１１】
比較回路１４は、Ａ／Ｄ変換回路６出力のカウント値５０４“ａ”と位相記憶回路７出力の記憶値５０５“ａ”とを比較し、一致していれば“ＥＱ”を出力し、定常状態が保たれる。
【００１２】
次に、選択ＦＰにＦＰ断が発生して、入力信号がＦＰ１からＦＰ２に切り替わる場合について説明する。なお、ＦＰ１とＦＰ２とのフレーム位相差を“ｆ”とする。
【００１３】
制御回路１３は、ＦＰ断検出回路１２がＦＰ断を検出すると、直ちに図１３に示す時刻ｔ１''でホールドオーバ動作に移行するため制御信号５０８を“Ｈｉｇｈ”レベルとして、位相記憶回路７に対してＦＰ断直前の記憶値５０５“ａ”を保持するよう指示し、選択回路Ｔ８に対してＡ／Ｄ変換回路６出力のカウント値５０４“ａ”から位相記憶回路７出力の記憶値５０５“ａ”に出力の切り替えを指示する。
【００１４】
続いて、選択回路Ｓ１が制御回路１３からの制御信号５１６により、ＦＰ１から位相差“ｆ”を有するＦＰ２に切り替えると、選択ＦＰ５０１の立ち上がり位置は時刻ｔ２''から位相差“ｆ”分ずれた時刻ｔ３''に移る。
【００１５】
Ａ／Ｄ変換回路６は、位相比較回路３から出力された位相比較結果５０３、すなわち時刻ｔ３''からパルスクロック５０２の立ち上がり時刻ｔ４''までをカウントしたカウント値５０４“ｂ”（下位Ｘビットを除いた値は“Ｂ”）を時刻ｔ５''で出力する。
【００１６】
比較回路１４は、カウント値５０４“ｂ”の下位Ｘビットを除いた値“Ｂ”と記憶値５０５“ａ”の下位Ｘビットを除いた値“Ａ”とを比較し、比較結果５０９の“ＬＴ”（Ｂ＜Ａとする。）を出力する。
【００１７】
制御回路１３は、比較結果５０９“ＬＴ”が入力されると、分周器Ｍ２出力のパルスクロック５０２の立ち上がりを時刻ｔ７''から時刻ｔ８''に変更する制御信号５１７を出力する。この変更により、Ａ／Ｄ変換回路６は、時刻ｔ６''から時刻ｔ８''までをカウントしたカウント値５０４“ｅ”（下位Ｘビットを除いた値は“Ａ”）を時刻ｔ９''で出力する。
【００１８】
比較回路１４は、カウント値５０４“ｅ”の下位Ｘビットを除いた値“Ａ”と記憶値５０５“ａ”の下位Ｘビットを除いた値“Ａ”とを比較し、カウント値５０４と記憶値５０５が一致することから比較結果５０９“ＥＱ”を制御回路１３に出力する。
【００１９】
制御回路１３は、比較結果５０９“ＥＱ”が入力されると、制御信号５０８を“Ｌｏｗ”レベルに戻すことにより、選択回路Ｔ８が記憶値５０５“ａ”からカウント値５０４“ｅ”に出力を切り替え、位相記憶回路７が記憶値保持動作を解除する指示を行い、ホールドオーバ動作を終了する。
【００２０】
その後、一定時間が経過した時刻ｔ１０''における、選択ＦＰ５０１とパルスクロック５０２との位相差を、θ３''とし、分周器Ｐ１５出力の装置内ＦＰ５０７との位相差をθ４''とすると、ＰＬＬ回路の動作により、カウント値５０４が“ａ”に収束するので、θ３''＝θ１''となり切り替え以前の定常状態と同じになる。しかし、この従来技術には、次のような問題点がある。
【００２１】
第１の問題点は装置内フレームパルスの出力位相が変動することである。
その理由は、比較回路１３において、回路構成上の制約から、カウント値５０４および記憶値５０５それぞれの下位Ｘビットを除いた値で比較を行うためサンプリングクロックの量子化誤差が発生し、比較に使用しないビットに相当する量の位相誤差が発生するためである。この時発生した位相誤差は、ＰＬＬ回路の特性で切り替え前の値に収束する（θ３''＝θ１''）が、電圧制御発振器１１の出力クロック５０７を用いて生成する装置内ＦＰ５０７の位相誤差は残ったまま（θ４''≠θ２''）である。
【００２２】
第２の問題点は伝送時の遅延が増加することである。
その理由は、第１の問題点を解決するために、装置内フレームパルスを用いて伝送信号を多重化する回路において、メモリを増やし位相ずれの吸収範囲を大きくする方法が考えられる。しかし位相ずれの吸収範囲を大きくするとメモリへの書き込み、読み出しが増大して信号遅延が増加し、吸収できなくなればデータを読み誤ることになってしまう。
【００２３】
【発明が解決しようとする課題】
上述した従来のフレームパルス切替回路は、伝送信号の入力断などにより同期源フレームパルスの切り替えが発生した場合には、同期源フレームパルスと電圧制御発振器出力とを下位Ｘビットを除いた値で位相比較しているため、電圧制御発振器から分周器を介して取り出す装置内フレームパルスの位相が変動するという欠点がある。
【００２４】
また、装置内フレームパルスを用いて伝送信号を多重化する回路においては、位相ずれを吸収するためにメモリを増やす場合には、伝送時の遅延が増加するという欠点がある。
【００２５】
本発明の目的は、このような従来の欠点を除去するため、同期源フレームパルスの切り替え後、下位Ｘ（Ｘ≧１）ビットを除いたデジタル値を用いて分周器Ｍの出力位相を制御した後、同期源フレームパルスと装置内フレームパルスとの位相差に基づいて分周器Ｍの出力位相を制御することにより、同期源フレームパルスと装置内フレームパルスとの位相差を切り替え前後で一定として位相変動が生じないフレームパルス切替回路を提供することにある。
【００２６】
【課題を解決するための手段】
本発明のフレームパルス切替回路は、複数の同期源フレームパルス（以下、ＦＰと略す。）を入力し第２の制御信号により択一した選択ＦＰを出力する第１の選択回路と、
前記選択ＦＰと第１の分周器出力とを位相比較する第１の位相比較回路と、
前記第１の位相比較回路出力をＡ／Ｄ変換する第１のＡ／Ｄ変換回路と、
前記第１のＡ／Ｄ変換回路でサンプリングするサンプル信号を生成する発振器と、
前記発振器出力を入力してタイミングクロックを生成するタイミング生成回路と、
第１の制御信号により前記第１のＡ／Ｄ変換回路出力を保持／更新する第１の位相記憶回路と、
前記第１の制御信号により前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのいずれかを選択する第２の選択回路と、
前記第２の選択回路出力をＤ／Ａ変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路出力の低域を通過させるループフィルタと、
前記ループフィルタ出力が供給される前記電圧制御発振器と、
前記電圧制御発振器出力を分周する前記第１の分周器と、
前記第１の選択回路の出力断（ＦＰ断）を検出するＦＰ断検出回路と、
前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とを比較する第１の比較回路と、
前記ＦＰ断が検出された時、前記第１の位相記憶回路、前記第２の選択回路および位相制御回路に対して前記第１の制御信号を出力し、前記第１の選択回路に対して前記第２の制御信号を出力し、前記第１の分周器に対して第３の制御信号を出力する第１の制御回路と、
前記電圧制御発振器出力を分周した装置内ＦＰを出力する第２の分周器と、
前記選択ＦＰと前記第２の分周器出力とを入力し、前記第１の分周器に対して第４の制御信号を出力する前記位相制御回路とを備えるフレームパルス切替回路であって、
前記ＦＰ断を検出した時に、前記第１の制御信号により前記第１の位相記憶回路が直前の前記第１のＡ／Ｄ変換回路出力を保持し、前記第２の選択回路が前記第１の位相記憶回路出力を選択し、前記第２の制御信号により前記第１の選択回路が同期源ＦＰの切り替えを行った後に、前記第３の制御信号により前記第１の比較回路出力に基づいて前記第１の分周器の出力位相を制御し、さらに所定時間を経過した後に、前記第４の制御信号により前記選択ＦＰと前記第２の分周器出力との位相差の切り替え前後の変動分に基づいて、前記第１の分周器の出力位相を制御することを特徴としている。
【００２７】
また、本発明のフレームパルス切替回路は、複数の同期源フレームパルス（以下、ＦＰと略す。）を入力し第２の制御信号により択一した選択ＦＰを出力する第１の選択回路と、
前記選択ＦＰと第１の分周器出力とを位相比較する第１の位相比較回路と、
前記第１の位相比較回路出力をＡ／Ｄ変換する第１のＡ／Ｄ変換回路と、
前記第１のＡ／Ｄ変換回路でサンプリングするサンプル信号を生成する発振器と、
前記発振器出力を入力してタイミングクロックを生成するタイミング生成回路と、
第１の制御信号により前記第１のＡ／Ｄ変換回路出力を保持／更新する第１の位相記憶回路と、
前記第１の制御信号により前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのいずれかを選択する第２の選択回路と、
前記第２の選択回路出力をＤ／Ａ変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路出力の低域を通過させるループフィルタと、
前記ループフィルタ出力が供給される前記電圧制御発振器と、
カウントリセット機能を有し、前記電圧制御発振器出力を分周する前記第１の分周器と、
前記第１の選択回路の出力断（ＦＰ断）を検出するＦＰ断検出回路と、
前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とを比較する第１の比較回路と、
前記ＦＰ断が検出された時、前記第１の位相記憶回路、前記第２の選択回路および位相制御回路に対して前記第１の制御信号を出力し、前記第１の選択回路に対して前記第２の制御信号を出力し、前記第１の分周器に対して第３の制御信号を出力する第１の制御回路と、
カウントリセット機能を有し、前記電圧制御発振器出力を分周した装置内ＦＰを出力する第２の分周器と、
前記第１の分周器および前記第２の分周器のカウント値を入力し、前記第１の分周器に対して第４の制御信号を出力する前記位相制御回路とを備えるフレームパルス切替回路であって、
前記ＦＰ断を検出した時に、前記第１の制御信号により前記第１の位相記憶回路が直前の前記第１のＡ／Ｄ変換回路出力を保持し、前記第２の選択回路が前記第１の位相記憶回路出力を選択し、前記第２の制御信号により前記第１の選択回路が同期源ＦＰの切り替えを行った後に、前記第３の制御信号により前記第１の比較回路出力に基づいて前記第１の分周器の出力位相を制御し、さらに所定時間を経過した後に、前記第４の制御信号により前記第１の分周器のカウント値と前記第２の分周器のカウント値との差の切り替え前後の変動分に基づいて、前記第１の分周器の出力位相を制御することを特徴としている。
【００２８】
また、前記第１の位相比較回路および前記第１のＡ／Ｄ変換回路は、前記第１の選択回路出力の立ち上がりから前記第１の分周器出力の立ち上がりまでを前記発振器出力でカウントしたデジタル値として出力することを特徴としている。
【００２９】
また、前記第１の位相記憶回路は、前記第１のＡ／Ｄ変換回路出力を記憶し、前記タイミング生成回路出力のタイミングクロックにより記憶値を更新するとともに、前記第１の制御信号の“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルの切り替えに従って前記記憶値を保持、更新する機能を有することを特徴としている。
【００３０】
また、前記第１の比較回路は、前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのそれぞれのデジタル値の下位Ｘ（Ｘ≧１）ビットを除いた値を用いて比較を行うことを特徴としている。
【００３１】
また、前記第１の制御回路は、前記ＦＰ断検出回路でＦＰ断が検出された場合には、前記第１の位相記憶回路に対してＦＰ断直前の前記第１のＡ／Ｄ変換回路出力を保持する指示と、前記第２の選択回路に対して前記第１の位相記憶回路出力を選択する指示と、前記位相制御回路に対する通知とを含む前記第１の制御信号“Ｈｉｇｈ”レベルを出力し、続いて、前記第１の選択回路に対して次に選択する同期源ＦＰに切り替える指示の前記第２の制御信号を出力し、同期源ＦＰの切り替えが行われた後に、前記第１の比較回路から出力された前記第１の位相記憶回路出力と前記第１のＡ／Ｄ変換回路出力との位相差に基づいて、切り替え前の位相差と同一になるように前記第１の分周器の出力位相を制御する前記第３の制御信号を出力し、前記第１の比較回路から一致信号が出力された時に前記第１の制御信号“Ｌｏｗ”レベルにより通常状態（元の動作）に戻す指示を行うことを特徴としている。
【００３２】
また、前記位相制御回路は、前記選択ＦＰと前記第２の分周器出力とを入力して位相比較する第２の位相比較回路と、
前記第２の位相比較回路出力をＡ／Ｄ変換する第２のＡ／Ｄ変換回路と、
第５の制御信号により前記第２のＡ／Ｄ変換回路出力を保持／更新する第２の位相記憶回路と、
前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力とを比較する第２の比較回路と、
前記第１の制御信号“Ｈｉｇｈ”レベルが出力された時、前記第２の位相記憶回路に対して前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後に前記第１の分周器に対して前記第４の制御信号を出力する第２の制御回路と、
より構成されることを特徴としている。
【００３３】
また、前記第２の位相比較回路および前記第２のＡ／Ｄ変換回路は、前記第１の選択回路出力の立ち上がりから前記第２の分周器出力の立ち上がりまでを前記発振器出力でカウントしたデジタル値として出力することを特徴としている。
【００３４】
また、前記第２の位相記憶回路は、前記第２の制御回路からの前記第５の制御信号に従って、前記第２のＡ／Ｄ変換回路出力の保持／更新を行うことを特徴としている。
【００３５】
また、前記第２の比較回路は、前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力とのそれぞれのデジタル値を比較することを特徴としている。
【００３６】
また、前記第２の制御回路は、前記第１の制御回路からＦＰ断による前記第１の制御信号“Ｈｉｇｈ”レベルを入力した時、前記第２の位相記憶回路に対してＦＰ断直前の前記第２のＡ／Ｄ変換回路出力を保持する前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後所定の時間が経過した時点で、前記第２の比較回路から出力された前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力との差に基づいて前記第１の分周器の出力位相を制御する前記第４の制御信号を出力することを特徴としている。
【００３７】
また、前記位相制御回路は、前記第１の分周器および前記第２の分周器のそれぞれのカウンタ値を入力して減算した結果を出力する減算回路と、
前記タイミング生成回路出力を入力し前記第１の分周器、前記第２の分周器および前記減算回路それぞれのカウント値をリセットするリセットパルスを生成するＦＧ（関数発生器）と、
第５の制御信号により前記減算回路出力を保持／更新する記憶回路と、
前記減算回路出力と前記記憶回路出力とを比較する第２の比較回路と、
前記第１の制御信号“Ｈｉｇｈ”レベルが出力された時、前記記憶回路に対して前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後に前記第１の分周器に対して前記第４の制御信号を出力する第２の制御回路と、
より構成されることを特徴としている。
【００３８】
また、前記記憶回路は、前記第２の制御回路からの前記第５の制御信号に従って、前記減算回路出力の保持／更新を行うことを特徴としている。
【００３９】
また、前記第２の比較回路は、前記減算回路出力と前記記憶回路出力とのそれぞれのデジタル値を比較することを特徴としている。
【００４０】
また、前記第２の制御回路は、前記第１の制御回路からＦＰ断による前記第１の制御信号“Ｈｉｇｈ”レベルを入力した時、前記記憶回路に対してＦＰ断直前の前記減算回路出力を保持する前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後所定の時間が経過した時点で、前記第２の比較回路から出力された前記減算回路出力と前記記憶回路出力との差に基づいて前記第１の分周器の出力位相を制御する前記第４の制御信号を出力することを特徴としている。
【００４１】
また、本発明のフレームパルス切替回路の位相制御方法は、入力された複数の同期源フレームパルス（以下、ＦＰと略す。）から択一した選択ＦＰと位相同期回路を用いて生成した装置内ＦＰとの位相差を一定値に制御するフレームパルス切替回路の位相制御方法であって、前記選択ＦＰと電圧制御発振器の出力周波数を分周する位相同期ループ内の第１の分周器出力および位相同期ループ外にあって前記装置内ＦＰを出力する第２の分周器出力それぞれとの位相差をサンプリングしたデジタル値を第１、第２の記憶値として記憶し、前記選択ＦＰの信号断により前記同期源ＦＰの切り替えが発生した時に、切り替え後の選択ＦＰと前記第１の分周器出力との位相差と切り替え直前に記憶した前記第１の記憶値との比較において、それぞれの下位Ｘ（Ｘ≧１）ビットを除いたデジタル値を用いた比較結果に基づいて前記第１の分周器の出力位相を制御し、所定の時間が経過した後に前記切り替え後の選択ＦＰと前記第２の分周器出力との位相差と切り替え直前に記憶した前記第２の記憶値とを比較した結果に基づいて前記第１の分周器の出力位相を制御することを特徴としている。
【００４２】
また、本発明のフレームパルス切替回路の位相制御方法は、入力された複数の同期源フレームパルス（以下、ＦＰと略す。）から択一した選択ＦＰと位相同期回路を用いて生成した装置内ＦＰとの位相差を一定値に制御するフレームパルス切替回路の位相制御方法であって、前記選択ＦＰと電圧制御発振器の出力周波数を分周する位相同期ループ内の第１の分周器出力との位相差をサンプリングしたデジタル値を第１の記憶値として記憶するとともに、前記第１の分周器および位相同期ループ外にあって前記装置内ＦＰを出力する第２の分周器のそれぞれのカウント値の差分を第２の記憶値として記憶し、前記選択ＦＰの信号断により前記同期源ＦＰの切り替えが発生した時に、切り替え後の選択ＦＰと前記第１の分周器出力との位相差と切り替え直前に記憶した前記第１の記憶値との比較において、それぞれの下位Ｘ（Ｘ≧１）ビットを除いたデジタル値を用いた比較結果に基づいて前記第１の分周器の出力位相を制御し、所定の時間が経過した後に前記第１の分周器および前記第２の分周器のそれぞれのカウント値の差と記憶した前記第２の記憶値とを比較した結果に基づいて第１の分周器の出力位相を制御することを特徴としている。
【００４３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は、本発明のフレームパルス切替回路の一つの実施の形態を示すブロック図である。
【００４４】
図１に示す本実施の形態は、入力された複数の同期源フレームパルス（以下、ＦＰと略す。）ＦＰ１〜ＦＰｎより択一した選択ＦＰ５０１を出力する選択回路Ｓ１と、選択ＦＰ５０１と分周器Ｍ２出力とを位相比較する位相比較回路３と、位相比較回路３出力をＡ／Ｄ変換するＡ／Ｄ変換回路６と、Ａ／Ｄ変換回路６でサンプリングするサンプル信号を生成する発振器４と、発振器４出力を入力してタイミングクロック５１５を生成するタイミング生成回路５と、Ａ／Ｄ変換回路６出力を記憶する位相記憶回路７と、Ａ／Ｄ変換回路６出力と位相記憶回路７出力とのいずれかを選択する選択回路Ｔ８と、選択回路Ｔ８出力をＤ／Ａ変換するＤ／Ａ変換回路９と、Ｄ／Ａ変換回路９出力の低域を通過させるループフィルタ１０と、ループフィルタ１０出力を供給される電圧制御発振器１１と、電圧制御発振器１１出力をＭ分周する分周器Ｍ２と、選択ＦＰ５０１の信号断（ＦＰ断）を検出するＦＰ断検出回路１２と、Ａ／Ｄ変換回路６出力と位相記憶回路７出力とを比較する比較回路１４と、ＦＰ断検出回路１２でＦＰ断が検出された時、位相記憶回路７に対してＦＰ断直前のデータを保持する指示と、選択回路Ｔ８に対して位相記憶回路７出力を選択する指示と、分周器Ｍ２に対して出力位相をずらす制御とを行う制御回路１３と、電圧制御発振器１１出力をＰ分周した装置内ＦＰ５０７を出力する分周器Ｐ１５と、選択ＦＰ５０１と分周器Ｐ１５出力とを入力して位相差を記憶し、ＦＰ断による同期源ＦＰの切り替え後の位相差との変動分に基づいて分周器Ｍ２の出力位相を制御する位相制御回路１６とより構成されている。
【００４５】
なお、図１において図１１に示す構成要素に対応するものは同一の参照数字または符号を付す。
【００４６】
次に、本実施の形態のフレームパルス切替回路について図１および図２を参照して詳細に説明する。図２は、図１に示す位相制御回路の構成例を示すブロック図である。
【００４７】
選択回路Ｓ１は、複数のＦＰ１〜ＦＰｎを入力し、制御回路１３からの選択信号５１６により、択一した選択ＦＰ５０１を位相比較回路３に出力する。
【００４８】
分周器Ｍ２は、電圧制御発振器１１の出力クロック５０６をＭ（Ｍ≧２）分周したパルスクロック５０２を位相比較回路３に出力する。また、制御回路１３からの制御信号５１７および位相制御回路１６からの制御信号５１０により、Ｍ分周するパルスクロック５０２の出力位相を可変することができる。
【００４９】
位相比較回路３は、選択ＦＰ５０１と分周器Ｍ２出力のパルスクロック５０２とを入力し、選択ＦＰ５０１の立ち上がりからパルスクロック５０２の立ち上がりまでを“Ｈｉｇｈ”レベルとする位相比較を行い、位相比較結果５０３をＡ／Ｄ変換回路６に出力する。
【００５０】
発振器４は、Ａ／Ｄ変換回路６でサンプリングするためのサンプル信号を生成する。
【００５１】
タイミング生成回路５は、発振器４出力のサンプル信号を入力して各回路の動作タイミングを決定するタイミングクロック５１５を生成し、Ａ／Ｄ変換回路６、位相記憶回路７、選択回路Ｔ８、制御回路１３および位相制御回路１６に出力する。
【００５２】
Ａ／Ｄ変換回路６は、位相比較結果５０３が“Ｈｉｇｈ”レベルとなる時間を発振器４出力のサンプル信号を用いてカウントしたカウント値５０４を位相記憶回路７、選択回路Ｔ８および比較回路１４に出力する。
【００５３】
位相記憶回路７は、Ａ／Ｄ変換回路６出力のカウント値５０４を記憶値５０５として記憶し、選択回路Ｔ８および比較回路１４に出力する。また、タイミング生成回路５出力のタイミングクロック５１５に従って記憶値５０５を更新し、制御回路１３出力の制御信号５０８に従ってＦＰ断直前の記憶値５０５を保持する機能を有する。
【００５４】
選択回路Ｔ８は、カウント値５０４と記憶値５０５とを入力し、制御回路１３からの選択信号５０８に従って選択した選択値をＤ／Ａ変換回路９に出力する。
【００５５】
Ｄ／Ａ変換回路９は、選択回路Ｔ８から出力された選択値をアナログ電圧に変換してループフィルタ１０に出力する。
【００５６】
ループフィルタ１０は、入力したアナログ電圧の不要な周波数成分を抑圧して電圧制御発振器１１に出力する。
【００５７】
電圧制御発振器１１は、ループフィルタ１０から出力されたアナログ電圧により出力周波数が制御された出力クロック５０６を分周器Ｍ２、分周器Ｐ１５および装置内部に出力する。
【００５８】
分周器Ｐ１５は、出力クロック５０６をＰ（Ｐ≧２）分周して生成した装置内ＦＰ５０７を位相制御回路１６および装置内部に出力する。
【００５９】
ＦＰ断検出回路１２は、選択回路Ｓ１が出力した選択ＦＰ５０１の断検出を行い、ＦＰ断検出信号を制御回路１３に出力する。
【００６０】
比較回路１４は、カウント値５０４と記憶値５０５とのそれぞれの下位Ｘ（Ｘ≧１）ビットを除いた値を用いて比較を行い、カウント値５０４が記憶値５０５より小さい場合には“ＬＴ”、大きい場合には“ＧＴ”、同じ場合には“ＥＱ”とする比較結果５０９を制御回路１３に出力する。
【００６１】
制御回路１３は、通常状態では“Ｌｏｗ”レベルとする制御信号５０８を出力しておき、ＦＰ断検出回路１２で断検出された場合には、ホールドオーバ動作に移行するため制御信号５０８を“Ｈｉｇｈ”レベルに変更し、位相記憶回路７に対して記憶値５０５を保持するよう指示するとともに、選択回路Ｔ８に対してＦＰ断直前の記憶値５０５を選択するよう指示する。続いて、選択回路Ｓ１に対して次に選択する同期源ＦＰを指示する制御信号５１６を出力するとともに、比較回路１４から出力されたＡ／Ｄ変換回路６出力のカウント値５０４と位相記憶回路７出力の記憶値５０５との比較結果５０９を用いて、ＦＰ断となる直前の位相状態と同じになるような制御信号５１７を分周器Ｍ２に出力する。この出力位相制御により、比較回路１４出力の比較結果５０９が一致を示すと制御信号５０８を“Ｌｏｗ”レベルに戻し、選択回路Ｔ８に対して選択値を記憶値５０５からカウント値５０４に戻す指示と、位相記憶回路７に対して記憶値５０５の保持を解除し、タイミング生成回路５出力のタイミングクロック５１５に従って記憶値５０５を更新する通常状態に戻る指示とを行う。
【００６２】
また、位相制御回路１６は、図２に示すように、位相比較回路１０１と、Ａ／Ｄ変換回路１０２と、比較回路１０３と、位相記憶回路１０４と、制御回路１０５とより構成されている。
【００６３】
位相比較回路１０１では、選択ＦＰ５０１と分周器Ｐ１５出力の装置内ＦＰ５０７とを入力し、選択ＦＰ５０１の立ち上がりから分周器Ｐ１５出力の装置内ＦＰ５０７の立ち上がりまでを“Ｈｉｇｈ”レベルとする比較結果６０１をＡ／Ｄ変換回路１０２に出力する。
【００６４】
Ａ／Ｄ変換回路１０２では、比較結果６０１が“Ｈｉｇｈ”レベルとなる時間を発振器４出力のサンプル信号を用いてカウントしたカウント値６０２を比較回路１０３および位相記憶回路１０４に出力する。
【００６５】
位相記憶回路１０４では、入力したカウント値６０２を制御回路１０５からの制御信号６０４に従って保持する機能を有し、記憶値６０３として比較回路１０３に出力する。
【００６６】
比較回路１０３では、カウント値６０２と記憶値６０３との比較を行い、カウント値６０２が記憶値６０３より小さい場合には“ＬＴ”、大きい場合には“ＧＴ”、一致する場合には“ＥＱ”とする比較結果６０５を制御回路１０５に出力する。
【００６７】
制御回路１０５では、制御回路１３出力の制御信号５０８が通常状態の“Ｌｏｗ”レベルの時には、位相記憶回路１０４に対して記憶値６０３を更新するよう指示し、制御信号５０８が、ＦＰ断検出により“Ｈｉｇｈ”レベルになるとＦＰ断直前の記憶値６０３を保持するよう指示し、制御信号５０８が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに戻ると内蔵するタイマを動作させる。所定のタイマ時間が終了すると、Ａ／Ｄ変換回路１０２出力のカウント値６０２と位相記憶回路１０４出力の記憶値６０３との比較結果６０５に基づいて、ＦＰ断となる直前の位相差と同じになるような制御信号５１０を分周器Ｍ２に出力する。この出力位相制御により、比較結果６０５が一致を示すと、通常状態に戻る。
【００６８】
次に、本実施の形態のフレームパルス切替回路の定常時の動作を図３を参照して説明する。図３は、図１に示す実施の形態の定常時の動作を示すタイムチャートである。
【００６９】
まず、選択回路Ｓ１は、制御回路１３から出力された制御信号５１６により、例えばＦＰ１を選択し、選択ＦＰ５０１として位相比較回路３に出力する。
【００７０】
位相比較回路３は、選択ＦＰ５０１と分周器Ｍ２出力のパルスクロック５０２とを入力し、選択ＦＰ５０１の立ち上がりからパルスクロック５０２の立ち上がりまでの時間θ１を“Ｈｉｇｈ”レベルとする位相比較結果５０３をＡ／Ｄ変換回路６に出力する。
【００７１】
Ａ／Ｄ変換回路６は、位相比較結果５０３の時間θ１を発振器４出力のクロックを用いてカウントしたカウント値５０４“ａ”に変換し、位相記憶回路７、選択回路Ｔ８および比較回路１４に出力する。ここで、図３に示すカウント値および記憶値は下位Ｘ（Ｘ≧１）ビットを除いた値を括弧内に示す。
【００７２】
位相記憶回路７は、タイミング生成回路５からのタイミングクロック５１５でカウント値５０４“ａ”を記憶値５０５“ａ”として記憶し、記憶値５０５を選択回路Ｔ８および比較回路１４に出力する。
【００７３】
比較回路１４は、Ａ／Ｄ変換回路６出力のカウント値５０４“ａ”と位相記憶回路７出力の記憶値５０５“ａ”とを比較し、一致していれば“ＥＱ”を出力し、定常状態が保たれる。
【００７４】
選択回路Ｔ８は、制御信号５０８によりカウント値５０４“ａ”を選択値としてＤ／Ａ変換回路９に出力する。
【００７５】
Ｄ／Ａ変換回路９は、選択値“ａ”をアナログ電圧に変換し、ループフィルタ１０に出力する。
【００７６】
電圧制御発振器１１は、ループフィルタ１０で不要な周波数成分が抑圧されたアナログ電圧により周波数制御された出力クロック５０６を出力する。
【００７７】
分周器Ｐ１５は、出力クロック５０６をＰ分周した装置内ＦＰ５０７を生成して、位相制御回路１６と装置内部に出力する。
【００７８】
位相制御回路１６は、位相比較回路１０１により選択ＦＰ５０１の立ち上がりから装置内ＦＰ５０７の立ち上がりまでの時間θ２を“Ｈｉｇｈ”レベルとする位相比較結果６０１がＡ／Ｄ変換回路１０２に出力され、Ａ／Ｄ変換回路１０２ではカウント値６０２“ｚ”に変換して位相記憶回路１０４と比較回路１０３に出力し、位相記憶回路１０４では、カウント値６０２“ｚ”を記憶値６０３“ｚ”として記憶し、比較回路１０３に出力し、比較回路１０３では、カウント値６０２“ｚ”と記憶値６０３“ｚ”とを比較し、一致していれば“ＥＱ”を制御回路１０５に出力するように動作する。
【００７９】
したがって、定常状態では、選択ＦＰ５０１とパルスクロック５０２との位相差が常にθ１であり、選択ＦＰ５０１と装置内ＦＰ５０７の位相差が常にθ２となる。
【００８０】
次に、入力ＦＰの断が発生して選択ＦＰが切り替わる場合について説明する。図４は、図１に示す実施の形態の選択ＦＰの切り替えが発生した場合の動作を示すタイムチャートであり、図５は、図４から継続する動作を示すタイムチャートである。
【００８１】
以下の説明では、選択ＦＰ５０１がＦＰ１からＦＰ２に切り替わるものとし、ＦＰ１とＦＰ２とのフレーム位相差を“ｆ” とする。
【００８２】
ＦＰ断検出回路１２は、選択回路Ｓ１出力の選択ＦＰ５０１、すなわち選択しているＦＰ１に信号断が発生すると、ＦＰ断を検出してＦＰ断検出信号を制御回路１３へ出力する。
【００８３】
制御回路１３は、ＦＰ断検出回路１２からＦＰ断検出信号が入力されると、ホールドオーバ動作に移行するため、時刻ｔ１で制御信号５０８を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変更する。これより、位相記憶回路７では直前の記憶値５０５を保持し、選択回路Ｔ８ではＤ／Ａ変換回路９へ出力する選択値をカウント値５０４から記憶値５０５に切り替える。また、位相制御回路１６内の制御回路１０５出力の制御信号６０４も“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなり、位相記憶回路１０４ではＦＰ断直前の記憶値６０３が保持される。
【００８４】
続いて、制御回路１３は、選択ＦＰ５０１をＦＰ１からＦＰ２に変更する制御信号５１６を選択回路Ｓ１に対して出力する。
【００８５】
選択回路Ｓ１で新たに選択された選択ＦＰ５０１は、ＦＰ１の立ち上がり予定時刻ｔ２からフレーム位相差“ｆ”だけ遅れたＦＰ２の立ち上がり時刻ｔ３で出力される。
【００８６】
位相比較回路３は、選択ＦＰ５０１の立ち上がり時刻ｔ３からパルスクロック５０２の立ち上がり時刻ｔ４までを“Ｈｉｇｈ”レベルとする位相比較結果５０３をＡ／Ｄ変換回路６に出力する。
【００８７】
Ａ／Ｄ変換回路６は、位相比較結果５０３を入力し、発振器４のサンプル信号を用いてカウントしたカウント値５０４“ｂ”（下位Ｘビットを除いた値は“Ｂ”）を比較回路１４に出力する。
【００８８】
比較回路１４は、時刻ｔ５で、カウント値５０４“ｂ”の下位Ｘビットを除いた値“Ｂ”と保持している記憶値５０５“ａ”の下位Ｘビットを除いた値“Ａ”との比較を行い、Ｂ（カウント値）＜Ａ（記憶値）よりカウント値５０４が記憶値５０５よりも小さいことを表す比較結果５０９“ＬＴ”を制御回路１３に出力する。
【００８９】
また、位相制御回路１６内の位相比較回路１０１では、選択ＦＰ５０１の立ち上がりから装置内ＦＰ５０７の立ち上がりまでを“Ｈｉｇｈ”レベルとする比較結果６０１を出力し、Ａ／Ｄ変換回路１０２では、比較結果６０１に基づいて変換したカウント値６０２“ｙ”を比較回路１０３に出力し、比較回路１０３では、ｙ（カウント値）＜ｚ（記憶値）より比較結果６０５“ＬＴ”を制御回路１０５に出力する。
【００９０】
制御回路１３は、比較結果５０９“ＬＴ”が入力されると、比較結果５０９“ＬＴ”の差分値に基づいて、パルスクロック５０２の立ち上がりを時刻ｔ７から時刻ｔ８にずらす制御信号５１７を分周器Ｍ２に出力する。
【００９１】
位相比較回路３は、出力位相制御されたパルスクロック５０２により、時刻ｔ６から時刻ｔ８までを“Ｈｉｇｈ”レベルとする位相比較結果５０３を出力し、Ａ／Ｄ変換回路６では、位相比較結果５０３に基づいて変換したカウント値５０４“ｅ”（下位Ｘビットを除いた値は“Ａ”）を比較回路１４に出力する。
【００９２】
比較回路１４は、時刻ｔ９で、カウント値５０４“ｅ”の下位Ｘビットを除いた値“Ａ”と保持している記憶値５０５“ａ”の下位Ｘビットを除いた値“Ａ”とが一致する比較結果５０９“ＥＱ”を制御回路１３に出力する。
【００９３】
制御回路１３は、比較結果５０９“ＥＱ”が入力されると、制御信号５０８を“Ｌｏｗ”レベルに戻して出力する。これより、位相記憶回路７では記憶値５０５の保持動作を解除し、選択回路Ｔ８ではＤ／Ａ変換回路９への選択値を記憶値５０５からカウント値５０４に切り替えて通常状態（元の動作）に戻る。
【００９４】
また、位相制御回路１６内の制御回路１０５は、制御信号５０８が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに戻るとタイマを動作させ、制御信号６０４を“Ｈｉｇｈ”レベルのままとして記憶値６０２を継続して保持する。所定のタイマ時間が経過した時刻ｔ１０で、比較回路１０３出力の比較結果６０５“ＬＴ”の差分値に基づいて、パルスクロック５０２の立ち上がりを時刻ｔ１２から時刻ｔ１１にずらす制御信号５１０を分周器Ｍ２に出力する。これより、Ａ／Ｄ変換回路６出力がカウント値５０４“ｄ”（下位Ｘビットを除いた値は“Ａ”）に、位相制御回路１６内部のＡ／Ｄ変換回路１０２の出力がカウント値６０２“ｚ”になる。
【００９５】
さらに時刻ｔ１３では、比較回路１０３は、カウント値６０２“ｚ”と保存している記憶値６０３“ｚ”とを比較し、一致したことを示す比較結果６０５“ＥＱ”を制御回路１０５に出力する。
【００９６】
制御回路１０５は、比較結果６０５“ＥＱ”が入力されると、制御信号６０４を“Ｌｏｗ”レベルに戻して出力する。これより、位相記憶回路１０４では、記憶値６０３の保持動作を解除し通常状態（更新動作）に戻る。
【００９７】
なお、選択ＦＰ５０１とパルスクロック５０２との位相関係は、ＰＬＬ回路の動作により一定に保たれるので、時刻ｔ１３の時には、選択ＦＰ５０１とパルスクロック５０２との位相差θ３は切り替え前の位相差θ１と同一に、選択ＦＰ５０１と装置内ＦＰ５０７との位相差θ４も切り替え前の位相差θ２と同一となり、したがって、同期源ＦＰと装置内ＦＰとの位相差を切り替え前後で一定として位相変動を抑えることができる。
【００９８】
次に、本発明の他の実施の形態について図６から図１０を参照して説明する。図６は、本発明のフレームパルス切替回路の他の実施の形態を示すブロック図であり、図７は、図６に示す位相制御回路の構成例を示すブロック図であり、図８は、図６に示す実施の形態の定常時の動作を示すタイムチャートであり、図９は、図６に示す実施の形態の選択ＦＰの切り替えが発生した場合の動作を示すタイムチャートであり、図１０は、図９から継続する動作を示すタイムチャートである。
【００９９】
図６および図７によると、分周器Ｍ１７および分周器Ｐ１８は、カウント値を位相制御回路１９に出力するとともに、カウンタの値がリセットパルス５１３によりリセットされる機能が付加されており、また、位相制御回路１９は、位相比較回路１０１およびＡ／Ｄ変換回路１０２の代わりに減算回路１０６およびＦＧ（関数発生器）１０８が用いられていることが図１および図２の構成と異なっている。
【０１００】
図７に示す位相制御回路１９は、分周器Ｍ１７出力のカウント値５１１と分周器Ｐ１８出力のカウント値５１２とを入力して減算する減算回路１０６と、タイミング生成回路５のタイミングクロック５１５を入力し、分周器Ｍ１７、分周器Ｐ１８および減算回路１０６のカウンタ値を同期化するためのリセットパルス５１３を生成するＦＧ１０８と、減算回路１０６出力の減算値６０６を制御回路１０５の制御信号６０４に従って保持する記憶回路１０７と、減算値６０６と記憶値６０７とを比較する比較回路１０３と、比較結果６０５から分周器Ｍ１７を制御する制御信号５１０を生成する制御回路１０５とより構成されている。
【０１０１】
まず、定常状態では、分周器Ｍ１７はカウント値５１１“ｓ”を、分周器Ｐ１８はカウント値５１２“ｔ”をそれぞれ減算回路１０６に出力している。
【０１０２】
減算回路１０６は、分周器Ｍ１７出力と分周器Ｐ１８出力とを入力して減算した減算値６０６“ｚ”を記憶回路１０７に出力する。この減算値は、図２に示すＡ／Ｄ変換回路１０２出力に相当する。
【０１０３】
記憶回路１０７では、減算回路１０６出力の減算値６０６“ｚ”を記憶値６０７“ｚ”として記憶し、制御回路１０５出力の制御信号６０４が“Ｌｏｗ”レベルの場合、一定周期で記憶値６０７を更新する。この定常状態では、カウント値５１２と減算値６０６とが常に一致し、したがって図３の例と同様に、選択ＦＰ５０１とパルスクロック５０２との位相差をθ１' および選択ＦＰ５０１と装置内ＦＰ５０７との位相差をθ２' とすると、それぞれは常に一定となる。
【０１０４】
次に、選択ＦＰ断が発生して同期源ＦＰが切り替わる場合について、図４および図５と異なる部分を説明する。
【０１０５】
選択回路Ｓ１出力の選択ＦＰ５０１、すなわち選択しているＦＰ１の信号断が発生すると、制御回路１３は、時刻ｔ１' で制御信号５０８を“Ｈｉｇｈ”レベルに変更し、位相記憶回路７、選択回路Ｔ８および位相制御回路１６に出力した後、同期源ＦＰを切り替える制御信号５１６を選択回路Ｓ１に出力する。
【０１０６】
選択回路Ｓ１で新たに選択された選択ＦＰ５０１は、ＦＰ１の立ち上がり予定時刻ｔ２' からフレーム位相差“ｆ”だけ遅れたＦＰ２の立ち上がり時刻ｔ３' に移る。この移動により、分周器Ｍ１７のカウント値５１１が“ｓ”から“ｕ”に、分周器Ｐ１８のカウント値５１２が“ｔ”から“ｖ”に変わる。
【０１０７】
位相制御回路１９内の減算回路１０６は、時刻ｔ５' の時点で、減算値６０６が“ｚ”から“ｗ”に変わり、したがって“ｗ”＜“ｚ”となることにより、比較回路１０３の比較出力６０５が“ＬＴ”となる。
【０１０８】
制御回路１３出力の制御信号５１７により、分周器Ｍ１７の立ち上がりが時刻ｔ７' から時刻ｔ８' にずらされた後の時刻ｔ９' には、制御信号５０８が“Ｌｏｗ”レベルとなるため、制御回路１０５のタイマが起動する。
【０１０９】
所定のタイマ時間が経過した時刻ｔ１０' では、減算回路１０６出力の減算値６０６とＦＰ断直前の記憶値６０７とを比較した結果に基づいて、パルスクロック５０２の立ち上がりを時刻ｔ１２' から時刻ｔ１１' にずらす制御信号５１０を分周器Ｍ１７対して出力する。これより、分周器Ｍ１７ではカウント値５１１“ｓ”、分周器Ｐ１８ではカウント値５１２“ｔ”となるため、比較回路１０３の比較出力６０５が“ＥＱ”となり、通常状態に戻る。
【０１１０】
したがって、この実施例では、位相制御回路１９内部にＡ／Ｄ変換回路を持つ必要が無くなるので回路構成が簡単になる利点がある。
【０１１１】
【発明の効果】
以上説明したように、本発明のフレームパルス切替回路及びその位相制御方法によれば、定常状態時に同期源フレームパルスと生成した装置内ＦＰとの位相差を記憶しておくことにより、伝送信号の劣化等により同期源フレームパルスの切り替えが発生した時にも、切替後の同期源ＦＰと装置内ＦＰの位相差を定常状態の位相差に戻す制御を行うことにより、以下の効果が得られる。
【０１１２】
第１の効果は、位相変動の発生がないため、多重化回路におけるメモリの読み誤りがなく、伝送信号上にエラーが発生しないことである。
【０１１３】
第２の効果は、同期はずれの発生がないので多重化回路にて不要なアラームが発生しないことである。
【図面の簡単な説明】
【図１】本発明のフレームパルス切替回路の一つの実施の形態を示すブロック図である。
【図２】図１に示す位相制御回路の構成例を示すブロック図である。
【図３】図１に示す実施の形態の定常時の動作を示すタイムチャートである。
【図４】図１に示す実施の形態の選択ＦＰの切り替えが発生した場合の動作を示すタイムチャートである。
【図５】図４から継続する動作を示すタイムチャートである。
【図６】本発明のフレームパルス切替回路の他の実施の形態を示すブロック図である。
【図７】図６に示す位相制御回路の構成例を示すブロック図である。
【図８】図６に示す実施の形態の定常時の動作を示すタイムチャートである。
【図９】図６に示す実施の形態の選択ＦＰの切り替えが発生した場合の動作を示すタイムチャートである。
【図１０】図９から継続する動作を示すタイムチャートである。
【図１１】従来のフレームパルス切替回路を示すブロック図である。
【図１２】図１１に示す従来のフレームパルス切替回路の定常動作を示すタイムチャートである。
【図１３】図１１に示す従来のフレームパルス切替回路の切り替え動作を示すタイムチャートである。
【符号の説明】
１ 選択回路Ｓ
２、１７ 分周器Ｍ
３、１０１ 位相比較回路
４ 発振器
５ タイミング生成回路
６、１０２ Ａ／Ｄ変換回路
７、１０４ 位相記憶回路
８ 選択回路Ｔ
９ Ｄ／Ａ変換回路
１０ ループフィルタ
１１ 電圧制御発振器
１２ ＦＰ断検出回路
１３、１０５ 制御回路
１４、１０３ 比較回路
１５、１８ 分周器Ｐ
１６、１９ 位相制御回路
１０６ 減算回路
１０７ 記憶回路
１０８ ＦＧ（関数発生器）

Claims (17)

1. 複数の同期源フレームパルス（以下、ＦＰと略す。）を入力し第２の制御信号により択一した選択ＦＰを出力する第１の選択回路と、
   前記選択ＦＰと第１の分周器出力とを位相比較する第１の位相比較回路と、
   前記第１の位相比較回路出力をＡ／Ｄ変換する第１のＡ／Ｄ変換回路と、
   前記第１のＡ／Ｄ変換回路でサンプリングするサンプル信号を生成する発振器と、
   前記発振器出力を入力してタイミングクロックを生成するタイミング生成回路と、
   第１の制御信号により前記第１のＡ／Ｄ変換回路出力を保持／更新する第１の位相記憶回路と、
   前記第１の制御信号により前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのいずれかを選択する第２の選択回路と、
   前記第２の選択回路出力をＤ／Ａ変換するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路出力の低域を通過させるループフィルタと、
   前記ループフィルタ出力が供給される前記電圧制御発振器と、
   前記電圧制御発振器出力を分周する前記第１の分周器と、
   前記第１の選択回路の出力断（ＦＰ断）を検出するＦＰ断検出回路と、
   前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とを比較する第１の比較回路と、
   前記ＦＰ断が検出された時、前記第１の位相記憶回路、前記第２の選択回路および位相制御回路に対して前記第１の制御信号を出力し、前記第１の選択回路に対して前記第２の制御信号を出力し、前記第１の分周器に対して第３の制御信号を出力する第１の制御回路と、
   前記電圧制御発振器出力を分周した装置内ＦＰを出力する第２の分周器と、
   前記選択ＦＰと前記第２の分周器出力とを入力し、前記第１の分周器に対して第４の制御信号を出力する前記位相制御回路とを備えるフレームパルス切替回路であって、
   前記ＦＰ断を検出した時に、前記第１の制御信号により前記第１の位相記憶回路が直前の前記第１のＡ／Ｄ変換回路出力を保持し、前記第２の選択回路が前記第１の位相記憶回路出力を選択し、前記第２の制御信号により前記第１の選択回路が同期源ＦＰの切り替えを行った後に、前記第３の制御信号により前記第１の比較回路出力に基づいて前記第１の分周器の出力位相を制御し、さらに所定時間を経過した後に、前記第４の制御信号により前記選択ＦＰと前記第２の分周器出力との位相差の切り替え前後の変動分に基づいて、前記第１の分周器の出力位相を制御することを特徴とするフレームパルス切替回路。
2. 複数の同期源フレームパルス（以下、ＦＰと略す。）を入力し第２の制御信号により択一した選択ＦＰを出力する第１の選択回路と、
   前記選択ＦＰと第１の分周器出力とを位相比較する第１の位相比較回路と、
   前記第１の位相比較回路出力をＡ／Ｄ変換する第１のＡ／Ｄ変換回路と、
   前記第１のＡ／Ｄ変換回路でサンプリングするサンプル信号を生成する発振器と、
   前記発振器出力を入力してタイミングクロックを生成するタイミング生成回路と、
   第１の制御信号により前記第１のＡ／Ｄ変換回路出力を保持／更新する第１の位相記憶回路と、
   前記第１の制御信号により前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのいずれかを選択する第２の選択回路と、
   前記第２の選択回路出力をＤ／Ａ変換するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路出力の低域を通過させるループフィルタと、
   前記ループフィルタ出力が供給される前記電圧制御発振器と、
   カウントリセット機能を有し、前記電圧制御発振器出力を分周する前記第１の分周器と、
   前記第１の選択回路の出力断（ＦＰ断）を検出するＦＰ断検出回路と、
   前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とを比較する第１の比較回路と、
   前記ＦＰ断が検出された時、前記第１の位相記憶回路、前記第２の選択回路および位相制御回路に対して前記第１の制御信号を出力し、前記第１の選択回路に対して前記第２の制御信号を出力し、前記第１の分周器に対して第３の制御信号を出力する第１の制御回路と、
   カウントリセット機能を有し、前記電圧制御発振器出力を分周した装置内ＦＰを出力する第２の分周器と、
   前記第１の分周器および前記第２の分周器のカウント値を入力し、前記第１の分周器に対して第４の制御信号を出力する前記位相制御回路とを備えるフレームパルス切替回路であって、
   前記ＦＰ断を検出した時に、前記第１の制御信号により前記第１の位相記憶回路が直前の前記第１のＡ／Ｄ変換回路出力を保持し、前記第２の選択回路が前記第１の位相記憶回路出力を選択し、前記第２の制御信号により前記第１の選択回路が同期源ＦＰの切り替えを行った後に、前記第３の制御信号により前記第１の比較回路出力に基づいて前記第１の分周器の出力位相を制御し、さらに所定時間を経過した後に、前記第４の制御信号により前記第１の分周器のカウント値と前記第２の分周器のカウント値との差の切り替え前後の変動分に基づいて、前記第１の分周器の出力位相を制御することを特徴とするフレームパルス切替回路。
3. 前記第１の位相比較回路および前記第１のＡ／Ｄ変換回路は、前記第１の選択回路出力の立ち上がりから前記第１の分周器出力の立ち上がりまでを前記発振器出力でカウントしたデジタル値として出力することを特徴とする請求項１又は２記載のフレームパルス切替回路。
4. 前記第１の位相記憶回路は、前記第１のＡ／Ｄ変換回路出力を記憶し、前記タイミング生成回路出力のタイミングクロックにより記憶値を更新するとともに、前記第１の制御信号の“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルの切り替えに従って前記記憶値を保持、更新する機能を有することを特徴とする請求項１、２又は３記載のフレームパルス切替回路。
5. 前記第１の比較回路は、前記第１のＡ／Ｄ変換回路出力と前記第１の位相記憶回路出力とのそれぞれのデジタル値の下位Ｘ（Ｘ≧１）ビットを除いた値を用いて比較を行うことを特徴とする請求項１、２、３又は４記載のフレームパルス切替回路。
6. 前記第１の制御回路は、前記ＦＰ断検出回路でＦＰ断が検出された場合には、前記第１の位相記憶回路に対してＦＰ断直前の前記第１のＡ／Ｄ変換回路出力を保持する指示と、前記第２の選択回路に対して前記第１の位相記憶回路出力を選択する指示と、前記位相制御回路に対する通知とを含む前記第１の制御信号“Ｈｉｇｈ”レベルを出力し、続いて、前記第１の選択回路に対して次に選択する同期源ＦＰに切り替える指示の前記第２の制御信号を出力し、同期源ＦＰの切り替えが行われた後に、前記第１の比較回路から出力された前記第１の位相記憶回路出力と前記第１のＡ／Ｄ変換回路出力との位相差に基づいて、切り替え前の位相差と同一になるように前記第１の分周器の出力位相を制御する前記第３の制御信号を出力し、前記第１の比較回路から一致信号が出力された時に前記第１の制御信号“Ｌｏｗ”レベルにより通常状態（元の動作）に戻す指示を行うことを特徴とする請求項１、２、３、４又は５記載のフレームパルス切替回路。
7. 前記位相制御回路は、前記選択ＦＰと前記第２の分周器出力とを入力して位相比較する第２の位相比較回路と、
   前記第２の位相比較回路出力をＡ／Ｄ変換する第２のＡ／Ｄ変換回路と、
   第５の制御信号により前記第２のＡ／Ｄ変換回路出力を保持／更新する第２の位相記憶回路と、
   前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力とを比較する第２の比較回路と、
   前記第１の制御信号“Ｈｉｇｈ”レベルが出力された時、前記第２の位相記憶回路に対して前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後に前記第１の分周器に対して前記第４の制御信号を出力する第２の制御回路と、
   より構成されることを特徴とする請求項１記載のフレームパルス切替回路。
8. 前記第２の位相比較回路および前記第２のＡ／Ｄ変換回路は、前記第１の選択回路出力の立ち上がりから前記第２の分周器出力の立ち上がりまでを前記発振器出力でカウントしたデジタル値として出力することを特徴とする請求項７記載のフレームパルス切替回路。
9. 前記第２の位相記憶回路は、前記第２の制御回路からの前記第５の制御信号に従って、前記第２のＡ／Ｄ変換回路出力の保持／更新を行うことを特徴とする請求項７又は８記載のフレームパルス切替回路。
10. 前記第２の比較回路は、前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力とのそれぞれのデジタル値を比較することを特徴とする請求項７、８又は９記載のフレームパルス切替回路。
11. 前記第２の制御回路は、前記第１の制御回路からＦＰ断による前記第１の制御信号“Ｈｉｇｈ”レベルを入力した時、前記第２の位相記憶回路に対してＦＰ断直前の前記第２のＡ／Ｄ変換回路出力を保持する前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後所定の時間が経過した時点で、前記第２の比較回路から出力された前記第２のＡ／Ｄ変換回路出力と前記第２の位相記憶回路出力との差に基づいて前記第１の分周器の出力位相を制御する前記第４の制御信号を出力することを特徴とする請求項７乃至１０のいずれか記載のフレームパルス切替回路。
12. 前記位相制御回路は、前記第１の分周器および前記第２の分周器のそれぞれのカウンタ値を入力して減算した結果を出力する減算回路と、前記タイミング生成回路出力を入力し前記第１の分周器、前記第２の分周器および前記減算回路それぞれのカウント値をリセットするリセットパルスを生成するＦＧ（関数発生器）と、
    第５の制御信号により前記減算回路出力を保持／更新する記憶回路と、
    前記減算回路出力と前記記憶回路出力とを比較する第２の比較回路と、
    前記第１の制御信号“Ｈｉｇｈ”レベルが出力された時、前記記憶回路に対して前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後に前記第１の分周器に対して前記第４の制御信号を出力する第２の制御回路と、
    より構成されることを特徴とする請求項２記載のフレームパルス切替回路。
13. 前記記憶回路は、前記第２の制御回路からの前記第５の制御信号に従って、前記減算回路出力の保持／更新を行うことを特徴とする請求項１２記載のフレームパルス切替回路。
14. 前記第２の比較回路は、前記減算回路出力と前記記憶回路出力とのそれぞれのデジタル値を比較することを特徴とする請求項１２又は１３記載のフレームパルス切替回路。
15. 前記第２の制御回路は、前記第１の制御回路からＦＰ断による前記第１の制御信号“Ｈｉｇｈ”レベルを入力した時、前記記憶回路に対してＦＰ断直前の前記減算回路出力を保持する前記第５の制御信号を出力し、前記第１の制御信号“Ｌｏｗ”レベルが出力された後所定の時間が経過した時点で、前記第２の比較回路から出力された前記減算回路出力と前記記憶回路出力との差に基づいて前記第１の分周器の出力位相を制御する前記第４の制御信号を出力することを特徴とする請求項１２、１３又は１４記載のフレームパルス切替回路。
16. 入力された複数の同期源フレームパルス（以下、ＦＰと略す。）から択一した選択ＦＰと位相同期回路を用いて生成した装置内ＦＰとの位相差を一定値に制御するフレームパルス切替回路の位相制御方法であって、前記選択ＦＰと電圧制御発振器の出力周波数を分周する位相同期ループ内の第１の分周器出力および位相同期ループ外にあって前記装置内ＦＰを出力する第２の分周器出力それぞれとの位相差をサンプリングしたデジタル値を第１、第２の記憶値として記憶し、前記選択ＦＰの信号断により前記同期源ＦＰの切り替えが発生した時に、切り替え後の選択ＦＰと前記第１の分周器出力との位相差と切り替え直前に記憶した前記第１の記憶値との比較において、それぞれの下位Ｘ（Ｘ≧１）ビットを除いたデジタル値を用いた比較結果に基づいて前記第１の分周器の出力位相を制御し、所定の時間が経過した後に前記切り替え後の選択ＦＰと前記第２の分周器出力との位相差と切り替え直前に記憶した前記第２の記憶値とを比較した結果に基づいて前記第１の分周器の出力位相を制御することを特徴とするフレームパルス切替回路の位相制御方法。
17. 入力された複数の同期源フレームパルス（以下、ＦＰと略す。）から択一した選択ＦＰと位相同期回路を用いて生成した装置内ＦＰとの位相差を一定値に制御するフレームパルス切替回路の位相制御方法であって、前記選択ＦＰと電圧制御発振器の出力周波数を分周する位相同期ループ内の第１の分周器出力との位相差をサンプリングしたデジタル値を第１の記憶値として記憶するとともに、前記第１の分周器および位相同期ループ外にあって前記装置内ＦＰを出力する第２の分周器のそれぞれのカウント値の差分を第２の記憶値として記憶し、前記選択ＦＰの信号断により前記同期源ＦＰの切り替えが発生した時に、切り替え後の選択ＦＰと前記第１の分周器出力との位相差と切り替え直前に記憶した前記第１の記憶値との比較において、それぞれの下位Ｘ（Ｘ≧１）ビットを除いたデジタル値を用いた比較結果に基づいて前記第１の分周器の出力位相を制御し、所定の時間が経過した後に前記第１の分周器および前記第２の分周器のそれぞれのカウント値の差と記憶した前記第２の記憶値とを比較した結果に基づいて第１の分周器の出力位相を制御することを特徴とするフレームパルス切替回路の位相制御方法。

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