JPH1175084A - フェーズ・ロックド・ループ回路 - Google Patents

フェーズ・ロックド・ループ回路

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JPH1175084A
JPH1175084A JP9232857A JP23285797A JPH1175084A JP H1175084 A JPH1175084 A JP H1175084A JP 9232857 A JP9232857 A JP 9232857A JP 23285797 A JP23285797 A JP 23285797A JP H1175084 A JPH1175084 A JP H1175084A
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    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop

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Abstract

(57)【要約】 【課題】PLL回路の位相比較器に複合同期信号HVS
が入力されたときの誤動作を防止すること。 【解決手段】HVSはマスク回路8により垂直同期期間
のハーフH成分及び等化パルスがマスクされ、更にセレ
クタ6において切り込みパルス期間の信号が基準信号に
置き換えられることにより、基準信号HREFと位相の
同期が取れるような信号に変換される。この変換された
複合同期信号を位相比較器1に供給する。一方、マスク
回路8は制御信号としてカウンタ4のカウント値を受け
たマスクパルスデコーダ9の出力HHWを用い、セレク
タ6は複合同期信号HVSより垂直同期分離回路7で分
離した垂直同期成分としての制御信号SELを用いる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は映像表示装置の外部
から供給される映像同期信号に基いて新たな同期信号を
得るフェーズ・ロックド・ループ回路に関し、特にコン
ピュータなどの映像表示装置におけるフェーズ・ロック
ド・ループ回路(以下、PLL回路と称す)に関する。
【0002】
【従来の技術】従来、映像信号を取り扱う映像表示装置
の偏向処理においては、偏向の基準タイミングとして同
期信号を用いている。しかし、この同期信号を用いたと
しても、自動周波数制御により周波数のみを一致させた
だけでは完全な同期画面が得られず、位相をも一致させ
る必要がある。
【0003】このため、入力される映像同期信号に対応
して新たな同期信号を得るPLL回路が用いられ、これ
によって映像表示装置の動作を映像信号に同期させ、完
全な同期画面を実現している。このような技術として
は、例えば特開平5−90957号公報の図4などに開
示されている。
【0004】図7はかかる従来の一例を説明するための
PLL回路のブロック図である。図7に示すように、従
来のPLL回路は、入力信号と基準信号との位相を比較
するための2つの入力端子を持った位相比較器1を備え
ている。そこでは、水平走査のための水平同期入力信号
HSを位相比較器1の一方の入力端子に与え、他方の入
力端子に与えられる基準信号HREFと比較して位相誤
差出力信号PFDを出力する。この位相比較器1の出力
信号PFDはロー・パス・フィルタ(LPF)2を介し
て電圧制御発振器(VCO)3の制御入力に与えられ
る。また、VCO3の発振出力はカウンタ4によりカウ
ントし、そのカウント値をデコーダ回路5に与える。こ
れらのカウンタ4およびデコーダ回路5は、VCO3の
発振出力をカウントし、前述した水平同期入力信号HS
の周期(以下、水平周期と称す)の基準信号HREFを
設定するためのものであり、しかもデコーダ回路5は、
カウンタ4のカウント値が水平周期に相当する所定の値
となるタイミングでカウンタ4をリセットする。
【0005】すなわち、カウンタ4は水平周期で動作
し、デコーダ回路5から水平周期の基準信号HREFが
出力される。この水平周期の基準信号HREFは位相比
較器1の他方の入力端子に供給され、水平同期入力信号
HSに対して位相比較される。その結果、位相比較器1
から誤差電圧として出力される出力信号PFDはLPF
2を介してVCO3に印加され、VCO3の発振周波数
を制御することにより、水平同期入力信号HSの自動周
波数制御が行われる。
【0006】したがって、かかるPLL回路は、水平同
期入力信号HSと、水平周期の基準信号HREFとの位
相差を小さくするように、VCO3の発振周波数を変動
させ、基準信号HREFが水平同期入力信号HSに同期
するようになる。この状態で、PLL回路はロック状態
となり、安定した位相制御が行われる。
【0007】図8は図7に示す位相比較器の入出力タイ
ミング図である。図8に示すように、PLL回路がロッ
ク状態にある場合、入力信号として連続した水平同期入
力信号HSが入力されたとき、位相比較器1の出力側は
基準信号HREFとの位相差が表われず、ハイインピー
ダンス状態に固定されたままとなるので、PLL回路と
しては安定動作を続けることになる。
【0008】しかしながら、ここで映像表示装置の外部
より入力される入力同期信号は、水平同期信号HSと垂
直同期信号が完全に分離された信号として入力されると
は限らず、これら水平同期信号HSと垂直同期信号との
重畳された複合同期信号が同期信号として入力される場
合もある。
【0009】図9は図7に示す位相比較器に複合同期信
号が入力したときの入出力タイミング図である。図9に
示すように、入力同期信号として不連続な同期信号、つ
まり複合同期信号HVSが入力された場合、PLL回路
は誤動作を生ずることがある。
【0010】すなわち、PLL回路に供給される水平走
査周期の同期信号は、等化パルスや切り込みパルスを含
んだ垂直同期信号成分が除去されないままPLL回路に
入力されるため、垂直同期信号が入力される期間におい
て、PLL回路の位相比較器1の出力PFDが変化し、
これによりVCO3の発振周波数も変化するので、PL
L回路のロック状態が解除されてしまうことになる。こ
の結果、このような不連続な複合同期信号HVSは、映
像信号の水平同期成分を入力するPLL回路を誤動作さ
せることになる。
【0011】このようなPLL回路の誤動作を防止する
一般的手法としては、垂直同期信号の重畳が問題となる
期間に、位相比較器1に供給される入力信号を他の同一
周期の信号に置き換える方法が用いられている。以下
に、この入力同期信号を他の同一周期の信号に置き換え
ることにより、位相比較器1の誤動作を防止するPLL
回路とその動作を図10および図11を参照して説明す
る。
【0012】図10はかかる従来の他の例を説明するた
めのPLL回路のブロック図であり、また図11は図1
0に示す位相比較器の正常動作を説明するための各部信
号のタイミング図である。なお、図10において、前述
した図7の従来例と同一の回路および信号については、
同一の符号を用い、その説明は省略する。
【0013】図10および図11に示すように、このP
LL回路は、図7の回路に垂直分離回路7とセレクタ6
を付加した構成であり、特に入力同期信号が与えられる
位相比較器1の入力側には、垂直分離回路7により複合
同期信号HVSから垂直同期成分を分離して得られる選
択パルスSELにしたがって、複合同期信号HVSと基
準信号HREFとのいずれかを選択するセレクタ6を設
けている。このセレクタ6は、選択パルスSELによっ
て指定される期間、入力信号である複合同期信号HVS
を基準信号HREFに置き換える。すなわち、複合同期
信号HVSの垂直同期成分の入力により位相誤差が発生
する垂直同期期間についてみると、位相比較器1におけ
る入力信号はどちらも基準信号HREFとなり、位相比
較器1の出力側はハイインピーダンス状態に固定され続
ける。つまり、位相誤差出力PFDは無くなるので、V
CO3の出力が変化しPLL回路のロック状態が解除さ
れてしまうことを防止している。
【0014】このように、複合同期信号HVSを基準信
号HREFに置き換えて位相比較器1に入力した場合、
画像走査方式における順次走査、つまり複合同期信号H
VSにおける水平同期信号と垂直同期信号との間隔に1
水平周期(1H)の幅があり且つ等化パルス成分の入力
がない場合においては、位相比較器1は正常動作を行う
ことができる。
【0015】しかしながら、飛び越し走査、すなわち水
平同期信号と垂直同期信号との間隔が1/2水平周期
(1/2H)しか無い場合、または等化パルス成分の入
力がある場合には、複合同期信号HVSと基準信号HR
EFの置き換えだけでは、垂直同期期間における位相比
較器1の誤動作を完全に防止することはできない。
【0016】図12は図10に示す位相比較器の誤動作
を説明するための各部信号のタイミング図である。図1
2に示すように、複合同期信号HVSにおいて、水平同
期信号と垂直同期信号との間隔が1/2水平周期(1/
2H)しか無く、また垂直同期信号に等化パルス成分の
入力があるときには、複合同期信号HVSの垂直同期信
号成分は1/2水平周期(1/2H)のタイミングで入
力されてしまい、さらに基準信号HREFへの置き換え
は垂直同期信号成分の入力後に行われるため、その置き
換えの前後において、位相比較器1は位相誤差出力PF
Dを出力し、誤動作の原因を作ってしまう。
【0017】
【発明が解決しようとする課題】上述した従来のPLL
回路は、飛び越し走査のような水平同期信号と垂直同期
信号との間隔が1/2水平周期(1/2H)しか無い場
合や垂直同期信号に等化パルス成分の入力がある場合に
は、複合同期信号HVSと基準信号HREFの置き換え
だけでは、垂直同期期間における位相比較器の誤動作を
完全に防止することができないという問題がある。これ
は、上述したように、複合同期信号HVSの垂直同期信
号成分が1/2水平周期(1/2H)のタイミングで入
力されてしまうこと、また基準信号HREFへの置き換
えが垂直同期信号成分の入力後に行われてしまうことに
より、この期間において基準信号HREFとの位相を合
わせることができず、このために位相比較器からは位相
誤差電圧が出力されてしまうからである。
【0018】本発明の目的は、等化パルス成分や1/2
水平周期のタイミングで入力される複合同期信号のうち
の垂直同期信号成分(ハーフH成分)を位相比較器に取
り込まないようにして位相比較器の誤動作を防止すると
ともに、回路全体の安定動作を実現することのできるP
LL回路を提供することにある。
【0019】
【課題を解決するための手段】本発明のPLL回路は、
水平同期信号および垂直同期信号を含んだ複合同期信号
を入力し、前記複合同期信号に同期した信号を生成する
フェーズ・ロックド・ループ回路において、前記複合同
期信号より垂直同期信号を分離し、垂直同期期間の一部
を検出する垂直同期分離回路と、入力端子からの前記複
合同期信号に対して所定期間のマスクを行なうマスク回
路と、前記複合同期信号に基いて作成される基準信号,
および前記マスク回路でマスクされた前記複合同期信号
を前記垂直同期分離回路の検出出力により選択するセレ
クタと、前記セレクタの出力および前記基準信号の位相
差を検出する位相比較器と、前記位相比較器の出力をロ
ーパスフィルタを介して入力することにより、発振周波
数を変化させる電圧制御発振器と、前記電圧制御発振器
の発振出力を計数するカウンタと、前記カウンタの出力
をデコードすることにより前記基準信号を作成し、前記
セレクタおよび前記位相比較器に供給するとともに、前
記カウンタを所定の周期でリセットするデコーダ回路
と、前記カウンタの出力により前記基準信号よりも所定
期間だけ位相をずらせたマスクパルスを作成し、前記マ
スク回路のマスク期間を制御するマスクパルスデコーダ
とを有し、前記垂直同期分離回路の検出出力に応じて前
記複合同期信号と前記基準信号とを置換えて前記位相比
較器の入力に供給するように構成される。
【0020】また、本発明のPLL回路における前記マ
スクパルスデコーダは、前記カウンタのカウント出力を
それぞれ入力し、水平走査期間の1/4,3/4に設定
したセットパルス,リセットをそれぞれ作成するセット
デコーダおよびリセットデコーダと、前記セットデコー
ダおよび前記リセットデコーダの出力をラッチして前記
マスクパルスを出力するラッチ手段とで形成される。
【0021】さらに、本発明のPLL回路における前記
マスク回路は、前記マスクパルスデコーダからの前記マ
スクパルスを入力して反転させるゲートと、前記複合同
期入力および前記ゲートの出力のAND論理をとる論理
素子とで構成し、前記複合同期入力に対するマスク期間
を設定するように形成される。
【0022】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図1は本発明の一実施の形
態を説明するためのPLL回路のブロック図である。図
1に示すように、本実施の形態におけるPLL回路は、
前述した図10の従来例の回路に対し、マスク回路8お
よびマスクパルスデコーダ9とを付加した構成である。
すなわち、位相比較器1,ローパスフィルタ(LPF)
2,電圧制御発振器(VCO)3,カウンタ4およびデ
コーダ回路5からなる帰還系と、垂直同期分離回路7お
よびセレクタ6とは同一であり、位相比較器1の出力P
FDをLPF2を介して受けるVCO3の発振出力から
分周し、デコーダ回路5でデコードして得られる基準信
号HREFをセレクタ6,位相比較器1の入力に与える
一方、マスクパルスデコーダ9とマスク回路8により、
セレクタ6に対する複合同期信号HVSの入力をマスク
するように構成している。
【0023】特に、本実施の形態においては、水平同期
信号および垂直同期信号を含んだ入力信号としての複合
同期信号HVSにおける垂直同期期間の位相を基準信号
HREFと位相を合わせた状態で位相比較器1の入力に
与えることにある。すなわち、マスク回路8は、複合同
期信号HVSを入力して垂直同期期間のハーフH成分お
よび等価パルスをマスクし、さらにそれに続くセレクタ
6は切り込みパルス期間の信号を基準信号HREFに置
き換えている。この信号の置き換えにより、位相比較器
1の入力は基準信号HREFと位相の同期が取れる信号
に変換される。
【0024】また、マスク回路8の制御信号として用い
られるマスクパルスHHWは、カウンタ4のカウント値
を受けたマスクパルスデコーダ9によって作成される。
一方、セレクタ6の制御信号SELは垂直同期分離回路
7において複合同期信号HVSから分離して得られる垂
直同期成分の信号を用いる。
【0025】図2は図1に示すマスクパルスデコーダの
回路図であり、また図3は図2における各部信号のタイ
ミング図である。図2および図3に示すように、マスク
パルスデコーダ9は、カウンタ4からのカウント値をそ
れぞれ入力し、水平走査期間の1/4の値が設定された
セットデコーダ10および水平走査期間の3/4の値が
設定されたリセットデコーダ11と、これらのデコーダ
10,11の出力を受けて論理展開し、マスクパルスH
HWとして出力するための論理素子としてのNORゲー
ト12,13およびインバータ14とで構成している。
【0026】このマスクパルスデコーダ9の動作につい
ては、カウント4のカウント値がセットデコーダ10,
リセットデコーダ11に入力されると、セットデコーダ
10はカウント値が水平周期の1/4の値となるタイミ
ングでセットパルスを出力し、またリセットデコーダ1
1はカウント値が水平周期の3/4の値となるタイミン
グでリセットパルスを出力するように設定されている。
これらセットデコーダ10のセットパルスおよびリセッ
トデコーダ11のリセットパルスは、論理ゲート12,
13で形成されたラッチ回路へ入力される。
【0027】このラッチ回路へのセットパルスの入力に
より、マスクパルスデコーダ9の出力HHWは水平周期
の1/4の位相で1レベルとなり、またリセットパルス
の入力により、出力HHWは水平周期の3/4の位相で
0レベルとなる。この結果、基準信号HREFより1/
4位相のずれたデコード出力HHWが生成される。
【0028】このマスクパルスデコーダ9の出力である
HHW信号は、制御信号としてマスク回路8に入力され
るので、マスク回路8はこのHHW信号により複合同期
信号HVSのハーフH成分および等化パルス成分のマス
クを行う。
【0029】要するに、かかるマスクパルスHHWは、
基準信号HREFの位相を約1/4周期遅らせた信号と
なる。
【0030】図4は図1に示すマスク回路の構成図であ
り、図5は図4における各部信号のタイミング図であ
る。図4および図5に示すように、マスク回路8は制御
信号として入力されるマスクパルスHHWを反転させる
インバータ15と、複合同期信号HVSおよびこのイン
バータ15の出力の論理積をとるANDゲート16とで
形成している。すなわち、マスク回路8に入力されるマ
スクパルスHHWはインバータ15によりレベルを反転
させ、ANDゲート16の一方の入力に与えられる。し
かるに、複合同期信号HVSは直接ANDゲート16の
他方の入力に与えられるので、インバータ15の出力が
0レベルのときに、強制的にマスクされ複合同期出力と
しては0レベルとなる。
【0031】要するに、複合同期信号HVSに対して
は、マスクパルスデコーダ9とマスク回路8およびセレ
クタ回路6により、複合同期信号HVSを入力として選
択するか、基準信号HREFを選択するかの制御を行
い、この制御された信号を位相比較器1へ与えるように
している。
【0032】図6は図1における回路動作をより詳細に
説明するための各部信号のタイミング図である。図6に
示すように、全体的な回路動作についてみると、まず複
合同期信号HVSの水平同期成分が入力されている期間
において、基準信号HREFの出力が水平同期信号と同
相でデコーダ回路5より出力されている場合、位相比較
器1,LPF2,VCO3,カウンタ4およびデコーダ
回路5からなる帰還系は安定動作する。すなわち、マス
クパルスデコーダ9の出力であるマスクパルスHHW
は、基準信号HREFに対して位相が25%移動した
(遅れた)状態で出力されるので、マスク回路8はセレ
クタ6へ複合同期入力信号HVSをそのまま出力する。
また、セレクタ6は、垂直同期分離回路7からのセレク
タ制御信号SELがないため、基準信号HREFを選択
せず、複合同期入力信号HVSをそのまま出力する。こ
の結果、位相比較器1に入力される複合同期入力信号H
VSと基準信号HREFとが同相になるので、その誤差
出力PFDは正常出力、すなわちハイインピーダンス出
力状態になる。
【0033】このように、位相比較器1の誤差出力PF
Dはハイインピーダンス出力となり、したがってPLL
回路はロック状態を保つ。
【0034】つぎに、複合同期信号HVSの垂直同期成
分が入力された場合、この複合同期信号HVSはマスク
回路8において基準信号HREFの位相を1/4ずらし
た(25%位相移動)マスクパルスHHWによるマスク
処理が行われる。このマスクパルスHHW信号が1レベ
ルのとき、複合同期信号HVSは強制的にマスクされ、
マスク回路8の出力を0レベルとする。これにより、複
合同期信号HVSにおける水平同期成分の最後で生ずる
ハーフH成分および複合同期信号HVSにおける垂直同
期成分の最初と最後で生ずる等化パルス成分は完全にマ
スクされる。より具体的に言えば、複合同期信号HVS
における最後の水平同期信号より1/2水平周期の奇数
倍の位相に位置する複合同期信号HVSの垂直同期信号
成分が完全にマスクされる。
【0035】このマスク回路8でマスク処理が行われた
複合同期信号HVSはセレクタ6の入力に与えられる
が、このセレクタ6へ入力される複合同期信号HVS
は、垂直同期信号の切り込みパルス成分がまだ残ってい
るので、セレクタ6はこの切り込みパルス成分に対し
て、基準信号HREFを選択するか、あるいは複合同期
信号HVSを選択するかの選択制御処理を行う。つま
り、垂直同期分離回路7において複合同期信号HVSの
垂直同期成分における切り込みパルス期間を検出したセ
レクタ制御信号SELが1レベルのとき、セレクタ6へ
の複合同期信号HVSは基準信号HREFに置き換えら
れる。
【0036】これにより、位相比較器1の入力として供
給される複合同期信号HVSは基準信号HREFと位相
の合った信号となり、位相比較器1は誤動作することな
く、正常動作(ハイインピーダンス出力)を続けること
ができる。
【0037】上述した実施の形態においては、入力信号
である複合同期信号のハーフH成分および等化パルス成
分をマスクし、また切り込みパルス期間においては、基
準信号に切り換えることにより、位相比較器に入力され
る信号は基準信号に位相が同期した信号とすることがで
きるので、位相比較器の出力は急に変化することがなく
なる。
【0038】
【発明の効果】以上説明したように、本発明のPLL回
路は、複合同期信号をマスクするマスク回路と、VCO
の発振出力をカウントするカウンタのカウント値に基い
てマスク回路を制御するマスクパルスデコーダを設ける
ことにより、外部から複合同期信号が入力されたときで
も、位相比較器を正常動作し続けることができるので、
この位相比較器の出力を受けるVCOを含む回路全体を
安定に動作させることができるという効果がある。これ
は、外部より入力される複合同期信号に対し、基準信号
の位相と同期がとれるような信号処理を行い、その信号
を位相比較器に入力として与えるからである。
【図面の簡単な説明】
【図1】本発明の一実施の形態を説明するためのPLL
回路のブロック図である。
【図2】図1に示すマスクパルスデコーダの回路図であ
る。
【図3】図2における各部信号のタイミング図である。
【図4】図1に示すマスク回路の構成図である。
【図5】図4における各部信号のタイミング図である。
【図6】図1における回路動作をより詳細に説明するた
めの各部信号のタイミング図である。
【図7】従来の一例を説明するためのPLL回路のブロ
ック図である。
【図8】図7に示す位相比較器の入出力タイミング図で
ある。
【図9】図7に示す位相比較器に複合同期信号が入力し
たときの入出力タイミング図である。
【図10】従来の他の例を説明するためのPLL回路の
ブロック図である。
【図11】図10に示す位相比較器の動作を説明するた
めの各部信号のタイミング図である。
【図12】図10に示す位相比較器の誤動作を説明する
ための各部信号のタイミング図である。
【符号の説明】
1 位相比較器 2 ローパスフィルタ(LPF) 3 電圧制御発振器(VCO) 4 カウンタ 5 デコーダ回路 6 セレクタ 7 垂直同期分離回路 8 マスク回路 9 マスクパルスデコーダ 10 セットデコーダ 11 リセットデコーダ 12〜16 論理ゲート

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 水平同期信号および垂直同期信号を含ん
    だ複合同期信号を入力し、前記複合同期信号に同期した
    信号を生成するフェーズ・ロックド・ループ回路におい
    て、前記複合同期信号より垂直同期信号を分離し、垂直
    同期期間の一部を検出する垂直同期分離回路と、入力端
    子からの前記複合同期信号に対して所定期間のマスクを
    行なうマスク回路と、前記複合同期信号に基いて作成さ
    れる基準信号,および前記マスク回路でマスクされた前
    記複合同期信号を前記垂直同期分離回路の検出出力によ
    り選択するセレクタと、前記セレクタの出力および前記
    基準信号の位相差を検出する位相比較器と、前記位相比
    較器の出力をローパスフィルタを介して入力することに
    より、発振周波数を変化させる電圧制御発振器と、前記
    電圧制御発振器の発振出力を計数するカウンタと、前記
    カウンタの出力をデコードすることにより前記基準信号
    を作成し、前記セレクタおよび前記位相比較器に供給す
    るとともに、前記カウンタを所定の周期でリセットする
    デコーダ回路と、前記カウンタの出力により前記基準信
    号よりも所定期間だけ位相をずらせたマスクパルスを作
    成し、前記マスク回路のマスク期間を制御するマスクパ
    ルスデコーダとを有し、前記垂直同期分離回路の検出出
    力に応じて前記複合同期信号と前記基準信号とを置換え
    て前記位相比較器の入力に供給することを特徴とするフ
    ェーズ・ロックド・ループ回路。
  2. 【請求項2】 前記マスクパルスデコーダは、前記カウ
    ンタのカウント出力をそれぞれ入力し、水平走査期間の
    1/4,3/4に設定したセットパルス,リセットをそ
    れぞれ作成するセットデコーダおよびリセットデコーダ
    と、前記セットデコーダおよび前記リセットデコーダの
    出力をラッチして前記マスクパルスを出力するラッチ手
    段とで構成した請求項1記載のフェーズ・ロックド・ル
    ープ回路。
  3. 【請求項3】 前記マスク回路は、前記マスクパルスデ
    コーダからの前記マスクパルスを入力して反転させるゲ
    ートと、前記複合同期入力および前記ゲートの出力のA
    ND論理をとる論理素子とで構成し、前記複合同期入力
    に対するマスク期間を設定する請求項1記載のフェーズ
    ・ロックド・ループ回路。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3506329B2 (ja) * 2000-06-01 2004-03-15 松下電器産業株式会社 映像切替検出回路
KR100433526B1 (ko) * 2001-09-28 2004-05-31 삼성전자주식회사 영상 처리를 위한 코스트 신호 발생 방법 및 장치
JP3989880B2 (ja) * 2003-08-20 2007-10-10 松下電器産業株式会社 Pll回路及び映像表示装置
US7576771B1 (en) * 2005-03-08 2009-08-18 Advanced Micro Devices, Inc. Method and apparatus of providing video synchronization
JP5310135B2 (ja) * 2009-03-12 2013-10-09 富士通株式会社 デジタルpll回路
CN103346790B (zh) * 2013-07-19 2016-01-13 苏州磐启微电子有限公司 一种快速锁定的频率综合器
CN112785985B (zh) * 2019-11-04 2022-03-11 海信视像科技股份有限公司 显示设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253116A (en) * 1979-11-27 1981-02-24 Rca Corporation Television synchronizing system operable from nonstandard signals
US4679005A (en) * 1985-01-23 1987-07-07 Sony Corporation Phase locked loop with frequency offset
JPH0767144B2 (ja) * 1988-08-19 1995-07-19 三菱電機株式会社 画像信号用同期回路
JPH071423B2 (ja) * 1988-12-20 1995-01-11 株式会社山下電子設計 パルス発生回路
US5189515A (en) * 1991-02-04 1993-02-23 Industrial Technology Research Institute Television synchronization signal separator
JPH0591485A (ja) * 1991-09-27 1993-04-09 Sanyo Electric Co Ltd クローズドキヤプシヨン放送受信装置
JP2776098B2 (ja) * 1991-11-27 1998-07-16 松下電器産業株式会社 クロック再生回路および時間軸誤差補正装置
JPH07199891A (ja) * 1993-12-28 1995-08-04 Canon Inc 表示制御装置
FR2742623B1 (fr) * 1995-12-18 1998-03-06 Sgs Thomson Microelectronics Dispositif de traitement de signaux de synchronisation

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