JPH1175084A - フェーズ・ロックド・ループ回路 - Google Patents

フェーズ・ロックド・ループ回路

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JPH1175084A
JPH1175084A JP9232857A JP23285797A JPH1175084A JP H1175084 A JPH1175084 A JP H1175084A JP 9232857 A JP9232857 A JP 9232857A JP 23285797 A JP23285797 A JP 23285797A JP H1175084 A JPH1175084 A JP H1175084A
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

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Abstract

(57)【要約】 【課題】ＰＬＬ回路の位相比較器に複合同期信号ＨＶＳ
が入力されたときの誤動作を防止すること。 【解決手段】ＨＶＳはマスク回路８により垂直同期期間
のハーフＨ成分及び等化パルスがマスクされ、更にセレ
クタ６において切り込みパルス期間の信号が基準信号に
置き換えられることにより、基準信号ＨＲＥＦと位相の
同期が取れるような信号に変換される。この変換された
複合同期信号を位相比較器１に供給する。一方、マスク
回路８は制御信号としてカウンタ４のカウント値を受け
たマスクパルスデコーダ９の出力ＨＨＷを用い、セレク
タ６は複合同期信号ＨＶＳより垂直同期分離回路７で分
離した垂直同期成分としての制御信号ＳＥＬを用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は映像表示装置の外部
から供給される映像同期信号に基いて新たな同期信号を
得るフェーズ・ロックド・ループ回路に関し、特にコン
ピュータなどの映像表示装置におけるフェーズ・ロック
ド・ループ回路（以下、ＰＬＬ回路と称す）に関する。
【０００２】
【従来の技術】従来、映像信号を取り扱う映像表示装置
の偏向処理においては、偏向の基準タイミングとして同
期信号を用いている。しかし、この同期信号を用いたと
しても、自動周波数制御により周波数のみを一致させた
だけでは完全な同期画面が得られず、位相をも一致させ
る必要がある。
【０００３】このため、入力される映像同期信号に対応
して新たな同期信号を得るＰＬＬ回路が用いられ、これ
によって映像表示装置の動作を映像信号に同期させ、完
全な同期画面を実現している。このような技術として
は、例えば特開平５−９０９５７号公報の図４などに開
示されている。
【０００４】図７はかかる従来の一例を説明するための
ＰＬＬ回路のブロック図である。図７に示すように、従
来のＰＬＬ回路は、入力信号と基準信号との位相を比較
するための２つの入力端子を持った位相比較器１を備え
ている。そこでは、水平走査のための水平同期入力信号
ＨＳを位相比較器１の一方の入力端子に与え、他方の入
力端子に与えられる基準信号ＨＲＥＦと比較して位相誤
差出力信号ＰＦＤを出力する。この位相比較器１の出力
信号ＰＦＤはロー・パス・フィルタ（ＬＰＦ）２を介し
て電圧制御発振器（ＶＣＯ）３の制御入力に与えられ
る。また、ＶＣＯ３の発振出力はカウンタ４によりカウ
ントし、そのカウント値をデコーダ回路５に与える。こ
れらのカウンタ４およびデコーダ回路５は、ＶＣＯ３の
発振出力をカウントし、前述した水平同期入力信号ＨＳ
の周期（以下、水平周期と称す）の基準信号ＨＲＥＦを
設定するためのものであり、しかもデコーダ回路５は、
カウンタ４のカウント値が水平周期に相当する所定の値
となるタイミングでカウンタ４をリセットする。
【０００５】すなわち、カウンタ４は水平周期で動作
し、デコーダ回路５から水平周期の基準信号ＨＲＥＦが
出力される。この水平周期の基準信号ＨＲＥＦは位相比
較器１の他方の入力端子に供給され、水平同期入力信号
ＨＳに対して位相比較される。その結果、位相比較器１
から誤差電圧として出力される出力信号ＰＦＤはＬＰＦ
２を介してＶＣＯ３に印加され、ＶＣＯ３の発振周波数
を制御することにより、水平同期入力信号ＨＳの自動周
波数制御が行われる。
【０００６】したがって、かかるＰＬＬ回路は、水平同
期入力信号ＨＳと、水平周期の基準信号ＨＲＥＦとの位
相差を小さくするように、ＶＣＯ３の発振周波数を変動
させ、基準信号ＨＲＥＦが水平同期入力信号ＨＳに同期
するようになる。この状態で、ＰＬＬ回路はロック状態
となり、安定した位相制御が行われる。
【０００７】図８は図７に示す位相比較器の入出力タイ
ミング図である。図８に示すように、ＰＬＬ回路がロッ
ク状態にある場合、入力信号として連続した水平同期入
力信号ＨＳが入力されたとき、位相比較器１の出力側は
基準信号ＨＲＥＦとの位相差が表われず、ハイインピー
ダンス状態に固定されたままとなるので、ＰＬＬ回路と
しては安定動作を続けることになる。
【０００８】しかしながら、ここで映像表示装置の外部
より入力される入力同期信号は、水平同期信号ＨＳと垂
直同期信号が完全に分離された信号として入力されると
は限らず、これら水平同期信号ＨＳと垂直同期信号との
重畳された複合同期信号が同期信号として入力される場
合もある。
【０００９】図９は図７に示す位相比較器に複合同期信
号が入力したときの入出力タイミング図である。図９に
示すように、入力同期信号として不連続な同期信号、つ
まり複合同期信号ＨＶＳが入力された場合、ＰＬＬ回路
は誤動作を生ずることがある。
【００１０】すなわち、ＰＬＬ回路に供給される水平走
査周期の同期信号は、等化パルスや切り込みパルスを含
んだ垂直同期信号成分が除去されないままＰＬＬ回路に
入力されるため、垂直同期信号が入力される期間におい
て、ＰＬＬ回路の位相比較器１の出力ＰＦＤが変化し、
これによりＶＣＯ３の発振周波数も変化するので、ＰＬ
Ｌ回路のロック状態が解除されてしまうことになる。こ
の結果、このような不連続な複合同期信号ＨＶＳは、映
像信号の水平同期成分を入力するＰＬＬ回路を誤動作さ
せることになる。
【００１１】このようなＰＬＬ回路の誤動作を防止する
一般的手法としては、垂直同期信号の重畳が問題となる
期間に、位相比較器１に供給される入力信号を他の同一
周期の信号に置き換える方法が用いられている。以下
に、この入力同期信号を他の同一周期の信号に置き換え
ることにより、位相比較器１の誤動作を防止するＰＬＬ
回路とその動作を図１０および図１１を参照して説明す
る。
【００１２】図１０はかかる従来の他の例を説明するた
めのＰＬＬ回路のブロック図であり、また図１１は図１
０に示す位相比較器の正常動作を説明するための各部信
号のタイミング図である。なお、図１０において、前述
した図７の従来例と同一の回路および信号については、
同一の符号を用い、その説明は省略する。
【００１３】図１０および図１１に示すように、このＰ
ＬＬ回路は、図７の回路に垂直分離回路７とセレクタ６
を付加した構成であり、特に入力同期信号が与えられる
位相比較器１の入力側には、垂直分離回路７により複合
同期信号ＨＶＳから垂直同期成分を分離して得られる選
択パルスＳＥＬにしたがって、複合同期信号ＨＶＳと基
準信号ＨＲＥＦとのいずれかを選択するセレクタ６を設
けている。このセレクタ６は、選択パルスＳＥＬによっ
て指定される期間、入力信号である複合同期信号ＨＶＳ
を基準信号ＨＲＥＦに置き換える。すなわち、複合同期
信号ＨＶＳの垂直同期成分の入力により位相誤差が発生
する垂直同期期間についてみると、位相比較器１におけ
る入力信号はどちらも基準信号ＨＲＥＦとなり、位相比
較器１の出力側はハイインピーダンス状態に固定され続
ける。つまり、位相誤差出力ＰＦＤは無くなるので、Ｖ
ＣＯ３の出力が変化しＰＬＬ回路のロック状態が解除さ
れてしまうことを防止している。
【００１４】このように、複合同期信号ＨＶＳを基準信
号ＨＲＥＦに置き換えて位相比較器１に入力した場合、
画像走査方式における順次走査、つまり複合同期信号Ｈ
ＶＳにおける水平同期信号と垂直同期信号との間隔に１
水平周期（１Ｈ）の幅があり且つ等化パルス成分の入力
がない場合においては、位相比較器１は正常動作を行う
ことができる。
【００１５】しかしながら、飛び越し走査、すなわち水
平同期信号と垂直同期信号との間隔が１／２水平周期
（１／２Ｈ）しか無い場合、または等化パルス成分の入
力がある場合には、複合同期信号ＨＶＳと基準信号ＨＲ
ＥＦの置き換えだけでは、垂直同期期間における位相比
較器１の誤動作を完全に防止することはできない。
【００１６】図１２は図１０に示す位相比較器の誤動作
を説明するための各部信号のタイミング図である。図１
２に示すように、複合同期信号ＨＶＳにおいて、水平同
期信号と垂直同期信号との間隔が１／２水平周期（１／
２Ｈ）しか無く、また垂直同期信号に等化パルス成分の
入力があるときには、複合同期信号ＨＶＳの垂直同期信
号成分は１／２水平周期（１／２Ｈ）のタイミングで入
力されてしまい、さらに基準信号ＨＲＥＦへの置き換え
は垂直同期信号成分の入力後に行われるため、その置き
換えの前後において、位相比較器１は位相誤差出力ＰＦ
Ｄを出力し、誤動作の原因を作ってしまう。
【００１７】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、飛び越し走査のような水平同期信号と垂直同期
信号との間隔が１／２水平周期（１／２Ｈ）しか無い場
合や垂直同期信号に等化パルス成分の入力がある場合に
は、複合同期信号ＨＶＳと基準信号ＨＲＥＦの置き換え
だけでは、垂直同期期間における位相比較器の誤動作を
完全に防止することができないという問題がある。これ
は、上述したように、複合同期信号ＨＶＳの垂直同期信
号成分が１／２水平周期（１／２Ｈ）のタイミングで入
力されてしまうこと、また基準信号ＨＲＥＦへの置き換
えが垂直同期信号成分の入力後に行われてしまうことに
より、この期間において基準信号ＨＲＥＦとの位相を合
わせることができず、このために位相比較器からは位相
誤差電圧が出力されてしまうからである。
【００１８】本発明の目的は、等化パルス成分や１／２
水平周期のタイミングで入力される複合同期信号のうち
の垂直同期信号成分（ハーフＨ成分）を位相比較器に取
り込まないようにして位相比較器の誤動作を防止すると
ともに、回路全体の安定動作を実現することのできるＰ
ＬＬ回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明のＰＬＬ回路は、
水平同期信号および垂直同期信号を含んだ複合同期信号
を入力し、前記複合同期信号に同期した信号を生成する
フェーズ・ロックド・ループ回路において、前記複合同
期信号より垂直同期信号を分離し、垂直同期期間の一部
を検出する垂直同期分離回路と、入力端子からの前記複
合同期信号に対して所定期間のマスクを行なうマスク回
路と、前記複合同期信号に基いて作成される基準信号，
および前記マスク回路でマスクされた前記複合同期信号
を前記垂直同期分離回路の検出出力により選択するセレ
クタと、前記セレクタの出力および前記基準信号の位相
差を検出する位相比較器と、前記位相比較器の出力をロ
ーパスフィルタを介して入力することにより、発振周波
数を変化させる電圧制御発振器と、前記電圧制御発振器
の発振出力を計数するカウンタと、前記カウンタの出力
をデコードすることにより前記基準信号を作成し、前記
セレクタおよび前記位相比較器に供給するとともに、前
記カウンタを所定の周期でリセットするデコーダ回路
と、前記カウンタの出力により前記基準信号よりも所定
期間だけ位相をずらせたマスクパルスを作成し、前記マ
スク回路のマスク期間を制御するマスクパルスデコーダ
とを有し、前記垂直同期分離回路の検出出力に応じて前
記複合同期信号と前記基準信号とを置換えて前記位相比
較器の入力に供給するように構成される。
【００２０】また、本発明のＰＬＬ回路における前記マ
スクパルスデコーダは、前記カウンタのカウント出力を
それぞれ入力し、水平走査期間の１／４，３／４に設定
したセットパルス，リセットをそれぞれ作成するセット
デコーダおよびリセットデコーダと、前記セットデコー
ダおよび前記リセットデコーダの出力をラッチして前記
マスクパルスを出力するラッチ手段とで形成される。
【００２１】さらに、本発明のＰＬＬ回路における前記
マスク回路は、前記マスクパルスデコーダからの前記マ
スクパルスを入力して反転させるゲートと、前記複合同
期入力および前記ゲートの出力のＡＮＤ論理をとる論理
素子とで構成し、前記複合同期入力に対するマスク期間
を設定するように形成される。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を説明するためのＰＬＬ回路のブロック図である。図
１に示すように、本実施の形態におけるＰＬＬ回路は、
前述した図１０の従来例の回路に対し、マスク回路８お
よびマスクパルスデコーダ９とを付加した構成である。
すなわち、位相比較器１，ローパスフィルタ（ＬＰＦ）
２，電圧制御発振器（ＶＣＯ）３，カウンタ４およびデ
コーダ回路５からなる帰還系と、垂直同期分離回路７お
よびセレクタ６とは同一であり、位相比較器１の出力Ｐ
ＦＤをＬＰＦ２を介して受けるＶＣＯ３の発振出力から
分周し、デコーダ回路５でデコードして得られる基準信
号ＨＲＥＦをセレクタ６，位相比較器１の入力に与える
一方、マスクパルスデコーダ９とマスク回路８により、
セレクタ６に対する複合同期信号ＨＶＳの入力をマスク
するように構成している。
【００２３】特に、本実施の形態においては、水平同期
信号および垂直同期信号を含んだ入力信号としての複合
同期信号ＨＶＳにおける垂直同期期間の位相を基準信号
ＨＲＥＦと位相を合わせた状態で位相比較器１の入力に
与えることにある。すなわち、マスク回路８は、複合同
期信号ＨＶＳを入力して垂直同期期間のハーフＨ成分お
よび等価パルスをマスクし、さらにそれに続くセレクタ
６は切り込みパルス期間の信号を基準信号ＨＲＥＦに置
き換えている。この信号の置き換えにより、位相比較器
１の入力は基準信号ＨＲＥＦと位相の同期が取れる信号
に変換される。
【００２４】また、マスク回路８の制御信号として用い
られるマスクパルスＨＨＷは、カウンタ４のカウント値
を受けたマスクパルスデコーダ９によって作成される。
一方、セレクタ６の制御信号ＳＥＬは垂直同期分離回路
７において複合同期信号ＨＶＳから分離して得られる垂
直同期成分の信号を用いる。
【００２５】図２は図１に示すマスクパルスデコーダの
回路図であり、また図３は図２における各部信号のタイ
ミング図である。図２および図３に示すように、マスク
パルスデコーダ９は、カウンタ４からのカウント値をそ
れぞれ入力し、水平走査期間の１／４の値が設定された
セットデコーダ１０および水平走査期間の３／４の値が
設定されたリセットデコーダ１１と、これらのデコーダ
１０，１１の出力を受けて論理展開し、マスクパルスＨ
ＨＷとして出力するための論理素子としてのＮＯＲゲー
ト１２，１３およびインバータ１４とで構成している。
【００２６】このマスクパルスデコーダ９の動作につい
ては、カウント４のカウント値がセットデコーダ１０，
リセットデコーダ１１に入力されると、セットデコーダ
１０はカウント値が水平周期の１／４の値となるタイミ
ングでセットパルスを出力し、またリセットデコーダ１
１はカウント値が水平周期の３／４の値となるタイミン
グでリセットパルスを出力するように設定されている。
これらセットデコーダ１０のセットパルスおよびリセッ
トデコーダ１１のリセットパルスは、論理ゲート１２，
１３で形成されたラッチ回路へ入力される。
【００２７】このラッチ回路へのセットパルスの入力に
より、マスクパルスデコーダ９の出力ＨＨＷは水平周期
の１／４の位相で１レベルとなり、またリセットパルス
の入力により、出力ＨＨＷは水平周期の３／４の位相で
０レベルとなる。この結果、基準信号ＨＲＥＦより１／
４位相のずれたデコード出力ＨＨＷが生成される。
【００２８】このマスクパルスデコーダ９の出力である
ＨＨＷ信号は、制御信号としてマスク回路８に入力され
るので、マスク回路８はこのＨＨＷ信号により複合同期
信号ＨＶＳのハーフＨ成分および等化パルス成分のマス
クを行う。
【００２９】要するに、かかるマスクパルスＨＨＷは、
基準信号ＨＲＥＦの位相を約１／４周期遅らせた信号と
なる。
【００３０】図４は図１に示すマスク回路の構成図であ
り、図５は図４における各部信号のタイミング図であ
る。図４および図５に示すように、マスク回路８は制御
信号として入力されるマスクパルスＨＨＷを反転させる
インバータ１５と、複合同期信号ＨＶＳおよびこのイン
バータ１５の出力の論理積をとるＡＮＤゲート１６とで
形成している。すなわち、マスク回路８に入力されるマ
スクパルスＨＨＷはインバータ１５によりレベルを反転
させ、ＡＮＤゲート１６の一方の入力に与えられる。し
かるに、複合同期信号ＨＶＳは直接ＡＮＤゲート１６の
他方の入力に与えられるので、インバータ１５の出力が
０レベルのときに、強制的にマスクされ複合同期出力と
しては０レベルとなる。
【００３１】要するに、複合同期信号ＨＶＳに対して
は、マスクパルスデコーダ９とマスク回路８およびセレ
クタ回路６により、複合同期信号ＨＶＳを入力として選
択するか、基準信号ＨＲＥＦを選択するかの制御を行
い、この制御された信号を位相比較器１へ与えるように
している。
【００３２】図６は図１における回路動作をより詳細に
説明するための各部信号のタイミング図である。図６に
示すように、全体的な回路動作についてみると、まず複
合同期信号ＨＶＳの水平同期成分が入力されている期間
において、基準信号ＨＲＥＦの出力が水平同期信号と同
相でデコーダ回路５より出力されている場合、位相比較
器１，ＬＰＦ２，ＶＣＯ３，カウンタ４およびデコーダ
回路５からなる帰還系は安定動作する。すなわち、マス
クパルスデコーダ９の出力であるマスクパルスＨＨＷ
は、基準信号ＨＲＥＦに対して位相が２５％移動した
（遅れた）状態で出力されるので、マスク回路８はセレ
クタ６へ複合同期入力信号ＨＶＳをそのまま出力する。
また、セレクタ６は、垂直同期分離回路７からのセレク
タ制御信号ＳＥＬがないため、基準信号ＨＲＥＦを選択
せず、複合同期入力信号ＨＶＳをそのまま出力する。こ
の結果、位相比較器１に入力される複合同期入力信号Ｈ
ＶＳと基準信号ＨＲＥＦとが同相になるので、その誤差
出力ＰＦＤは正常出力、すなわちハイインピーダンス出
力状態になる。
【００３３】このように、位相比較器１の誤差出力ＰＦ
Ｄはハイインピーダンス出力となり、したがってＰＬＬ
回路はロック状態を保つ。
【００３４】つぎに、複合同期信号ＨＶＳの垂直同期成
分が入力された場合、この複合同期信号ＨＶＳはマスク
回路８において基準信号ＨＲＥＦの位相を１／４ずらし
た（２５％位相移動）マスクパルスＨＨＷによるマスク
処理が行われる。このマスクパルスＨＨＷ信号が１レベ
ルのとき、複合同期信号ＨＶＳは強制的にマスクされ、
マスク回路８の出力を０レベルとする。これにより、複
合同期信号ＨＶＳにおける水平同期成分の最後で生ずる
ハーフＨ成分および複合同期信号ＨＶＳにおける垂直同
期成分の最初と最後で生ずる等化パルス成分は完全にマ
スクされる。より具体的に言えば、複合同期信号ＨＶＳ
における最後の水平同期信号より１／２水平周期の奇数
倍の位相に位置する複合同期信号ＨＶＳの垂直同期信号
成分が完全にマスクされる。
【００３５】このマスク回路８でマスク処理が行われた
複合同期信号ＨＶＳはセレクタ６の入力に与えられる
が、このセレクタ６へ入力される複合同期信号ＨＶＳ
は、垂直同期信号の切り込みパルス成分がまだ残ってい
るので、セレクタ６はこの切り込みパルス成分に対し
て、基準信号ＨＲＥＦを選択するか、あるいは複合同期
信号ＨＶＳを選択するかの選択制御処理を行う。つま
り、垂直同期分離回路７において複合同期信号ＨＶＳの
垂直同期成分における切り込みパルス期間を検出したセ
レクタ制御信号ＳＥＬが１レベルのとき、セレクタ６へ
の複合同期信号ＨＶＳは基準信号ＨＲＥＦに置き換えら
れる。
【００３６】これにより、位相比較器１の入力として供
給される複合同期信号ＨＶＳは基準信号ＨＲＥＦと位相
の合った信号となり、位相比較器１は誤動作することな
く、正常動作（ハイインピーダンス出力）を続けること
ができる。
【００３７】上述した実施の形態においては、入力信号
である複合同期信号のハーフＨ成分および等化パルス成
分をマスクし、また切り込みパルス期間においては、基
準信号に切り換えることにより、位相比較器に入力され
る信号は基準信号に位相が同期した信号とすることがで
きるので、位相比較器の出力は急に変化することがなく
なる。
【００３８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、複合同期信号をマスクするマスク回路と、ＶＣＯ
の発振出力をカウントするカウンタのカウント値に基い
てマスク回路を制御するマスクパルスデコーダを設ける
ことにより、外部から複合同期信号が入力されたときで
も、位相比較器を正常動作し続けることができるので、
この位相比較器の出力を受けるＶＣＯを含む回路全体を
安定に動作させることができるという効果がある。これ
は、外部より入力される複合同期信号に対し、基準信号
の位相と同期がとれるような信号処理を行い、その信号
を位相比較器に入力として与えるからである。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのＰＬＬ
回路のブロック図である。
【図２】図１に示すマスクパルスデコーダの回路図であ
る。
【図３】図２における各部信号のタイミング図である。
【図４】図１に示すマスク回路の構成図である。
【図５】図４における各部信号のタイミング図である。
【図６】図１における回路動作をより詳細に説明するた
めの各部信号のタイミング図である。
【図７】従来の一例を説明するためのＰＬＬ回路のブロ
ック図である。
【図８】図７に示す位相比較器の入出力タイミング図で
ある。
【図９】図７に示す位相比較器に複合同期信号が入力し
たときの入出力タイミング図である。
【図１０】従来の他の例を説明するためのＰＬＬ回路の
ブロック図である。
【図１１】図１０に示す位相比較器の動作を説明するた
めの各部信号のタイミング図である。
【図１２】図１０に示す位相比較器の誤動作を説明する
ための各部信号のタイミング図である。
【符号の説明】
１ 位相比較器 ２ ローパスフィルタ（ＬＰＦ） ３ 電圧制御発振器（ＶＣＯ） ４ カウンタ ５ デコーダ回路 ６ セレクタ ７ 垂直同期分離回路 ８ マスク回路 ９ マスクパルスデコーダ １０ セットデコーダ １１ リセットデコーダ １２〜１６ 論理ゲート

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 水平同期信号および垂直同期信号を含ん
    だ複合同期信号を入力し、前記複合同期信号に同期した
    信号を生成するフェーズ・ロックド・ループ回路におい
    て、前記複合同期信号より垂直同期信号を分離し、垂直
    同期期間の一部を検出する垂直同期分離回路と、入力端
    子からの前記複合同期信号に対して所定期間のマスクを
    行なうマスク回路と、前記複合同期信号に基いて作成さ
    れる基準信号，および前記マスク回路でマスクされた前
    記複合同期信号を前記垂直同期分離回路の検出出力によ
    り選択するセレクタと、前記セレクタの出力および前記
    基準信号の位相差を検出する位相比較器と、前記位相比
    較器の出力をローパスフィルタを介して入力することに
    より、発振周波数を変化させる電圧制御発振器と、前記
    電圧制御発振器の発振出力を計数するカウンタと、前記
    カウンタの出力をデコードすることにより前記基準信号
    を作成し、前記セレクタおよび前記位相比較器に供給す
    るとともに、前記カウンタを所定の周期でリセットする
    デコーダ回路と、前記カウンタの出力により前記基準信
    号よりも所定期間だけ位相をずらせたマスクパルスを作
    成し、前記マスク回路のマスク期間を制御するマスクパ
    ルスデコーダとを有し、前記垂直同期分離回路の検出出
    力に応じて前記複合同期信号と前記基準信号とを置換え
    て前記位相比較器の入力に供給することを特徴とするフ
    ェーズ・ロックド・ループ回路。
  2. 【請求項２】 前記マスクパルスデコーダは、前記カウ
    ンタのカウント出力をそれぞれ入力し、水平走査期間の
    １／４，３／４に設定したセットパルス，リセットをそ
    れぞれ作成するセットデコーダおよびリセットデコーダ
    と、前記セットデコーダおよび前記リセットデコーダの
    出力をラッチして前記マスクパルスを出力するラッチ手
    段とで構成した請求項１記載のフェーズ・ロックド・ル
    ープ回路。
  3. 【請求項３】 前記マスク回路は、前記マスクパルスデ
    コーダからの前記マスクパルスを入力して反転させるゲ
    ートと、前記複合同期入力および前記ゲートの出力のＡ
    ＮＤ論理をとる論理素子とで構成し、前記複合同期入力
    に対するマスク期間を設定する請求項１記載のフェーズ
    ・ロックド・ループ回路。
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