JPH04343392A - ゲンロック周波数発生装置 - Google Patents

ゲンロック周波数発生装置

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JPH04343392A
JPH04343392A JP4042245A JP4224592A JPH04343392A JP H04343392 A JPH04343392 A JP H04343392A JP 4042245 A JP4042245 A JP 4042245A JP 4224592 A JP4224592 A JP 4224592A JP H04343392 A JPH04343392 A JP H04343392A
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JP
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signal
phase
locked loop
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image source
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JP4042245A
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English (en)
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Jerel D Robison
ジェレル　ドリュー　ロビソン
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LSI Corp
Original Assignee
LSI Logic Corp
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Publication date
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H04N5/067—Arrangements or circuits at the transmitter end
    • H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
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  • Synchronizing For Television (AREA)
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  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマルチメディア表示シ
ステムに関するものであり、特に２つの異なる画像源か
らの画像を単一の画像表示ディスプレイ上に同時に表示
させるためのシステムに関するものである。
【０００２】
【従来の技術】最近の多重メディア表示システムにおい
ては、２つの独立した画像源からの画像を、同一のディ
スプレイスクリーン上において一方が他方に重なるよう
に合体させることが要求されることがある。このような
合体を行なわせるようになし、かつ第２の画像を現出さ
せるための“空所”を第１の画像部中に作り出す効果を
有する例えばスプリットスクリーンやフェイド、ワイプ
、あるいは種々の“透明窓”を作成する効果を有する発
生装置が多数設計されている。一般には、このように２
つの画像の合体を可能にする前提として、２つの同期が
とれていない画像信号を合体させるためのディスプレイ
メモリを設けておくこと、または一方の画像信号を他方
の画像信号に同期させることのうち、いずれかが必要で
ある。
【０００３】もし画像の合体を画像メモリを用いること
なく行なうのであれば、主たる画像源（独立の画像源）
すなわち参照されるべき画像源に対して、従たる画像源
（副画像源）すなわち制御可能な画像源を同期させる（
すなわちロックさせる）ような、後者の技術が必要とな
る。この技術は、一般に、主画像源のタイミングを解読
および分析することによって、従画像源の画像信号発生
器を主画像源に同期させるすなわち“ロック”させるた
めの、“ゲンロック（同期結合）”すなわち信号ロック
の技術と称される。
【０００４】一般に、画像信号は３成分、すなわち輝度
および色を表わす信号と、水平同期を与える信号（水平
同期信号；ＨＳＹＮＣ）と、垂直同期を与える信号（垂
直同期信号；ＶＳＹＮＣ）とによって構成される。通常
は、これらの３信号は複合画像信号と称される単一の複
合信号として一体化される。画像情報のやりとりのため
に多くの規格が提案されている。その規格としては、米
国における現在のテレビ信号の標準とされている放送用
テレビ仕様であるＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌ
ｅｖｉｓｉｏｎ　Ｓｔａｎｄａｒｄｓ　Ｃｏｍｍｉｔｔ
ｅｅ　）や、欧州ＰＡＬ（Ｐｈａｓｅ　Ａｌｔｅｒｎａ
ｔｅ　Ｌｉｎｅ）テレビ標準や、白黒複合画像のための
ＥＩＡ（Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｄｕｓｔｒｉｅｓ
　Ａｓｓｏｃｉａｔｉｏｎ　）ＲＳ−１７０仕様がある
。加えるに、パーソナルコンピュータ業界においては、
コンピュータにより作成した画像のための多数の仕様が
事実上標準とされている。そのいくつかの例としては、
ＩＢＭ社によるＰＣ、ＰＣ／ＸＴ、ＰＣ／ＡＴパーソナ
ルコンピュータ向けのＭＤＡ（Ｍｏｎｏｃｈｒｏｍｅ　
Ｄｉｓｐｌａｙ　Ａｄａｐｔｅｒ）、ＣＧＡ（Ｃｏｌｏ
ｒ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）、ＶＧＡ（Ｖｉｄ
ｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）画像ディスプレ
イアダプターがある。
【０００５】コンピュータ関係においては、一般に背景
情報としてビデオ画像源を用いて、その上にコンピュー
タで作成したデータ（文書もしくは画）を重ねるために
、ビデオディスクやＶＣＲのようなビデオ画像（主画像
）源に対しコンピュータ画像（従画像）を同期させる目
的でゲンロック装置が用いられる。
【０００６】ゲンロック装置には、通常、主画像源の水
平同期パルスに対し従画像源（一般にはコンピュータデ
ィスプレイ制御装置）の水平同期パルスを位相ロックさ
せることによってクロックを再構成させるための、周知
のフェイズロックドループ（ＰＬＬ）技術が用いられる
。主画像源は、生画像でも、予め記録されているビデオ
画像でも、あるいは他のコンピュータ作成画像であって
も良い。
【０００７】図１には、水平同期（ＨＳＹＮＣ）のため
の単純化された従来のゲンロック装置１００のダイヤグ
ラムが示されている。このゲンロック装置１００は、フ
ェイズロックドループ１１０（これは位相比較器１１２
、ループフィルタ１１４、および電圧制御発振器（ＶＣ
Ｏ）１１６からなる）と外部グラフィック制御装置（従
画像源）１５０とによって構成され、一方の水平同期パ
ルス（従ＨＳＹＮＣ）１３０を他方の水平同期パルス（
主ＨＳＹＮＣ）１２０にロックさせるとともに、従水平
同期周波数の倍数の周波数を有する高い周波数のクロッ
ク信号１４０を発生させる。典型的には、この高い周波
数のクロック信号１４０は、外部グラフィック制御装置
１５０に対するマスタークロックとして用いられる。Ｖ
ＣＯ１１６は、外部グラフィック制御装置１５０内の内
部分割比に基いて主ＨＳＹＮＣ周波数の倍数の周波数で
動作する。このようにして、外部グラフィック制御装置
１５０の水平走査速度は、主画像源がどのようなもので
あっても、外から入力される主画像信号１２０に一致さ
せられ、各画像源の水平走査が同時にスタートするよう
に同期させられる。ここで、フェイズロックドループの
安定性は、主画像に対する従画像の安定性に影響を与え
る。すなわちフェイズロックドループに顕著にジッタが
あれば、それに対応して、主画像に重ねられる従画像に
、目視され得るジッタが生じる。
【０００８】このような従来のゲンロック装置における
問題の１つは、従画像源を主画像信号にロックさせるた
めには、外部から到来する主画像信号が存在しなければ
ならないことである。もしそのような到来信号が存在し
なければ、ゲンロック装置の周波数がドリフトして、従
画像であるグラフィック制御装置もしくはディスプレイ
装置に適合しなくなる。実際そのような状況が生じれば
、ある場合にはディスプレイ装置にダメージを与えるこ
とがある。したがって、主画像源からの入力信号が存在
しない場合や適切な入力信号が存在しない場合に、その
入力信号の代りに予め定めた周波数の信号をゲンロック
装置内で発生させるような自動的なメカニズムを備えて
いることが強く望まれ、この発明ではそのような技術を
開示している。
【０００９】従来のゲンロック装置における他の問題は
、画像信号の垂直成分の同期にある。水平成分について
同期が取れれば、画像は互いに安定するが、従画像源の
垂直位置は主画像に対してシフトしやすい。
【００１０】垂直同期（ＶＳＹＮＣ）は、通常は主画像
源の垂直同期信号の到来時において、その時に従画像の
垂直位置をリセットさせるようなインターラプト（信号
）を従画像源（典型的にはグラフィック制御装置を持つ
コンピュータシステム）に向けて発生させることによっ
て行なわれる。
【００１１】フレーム同期を行なわせるための最も率直
な方法は、ＶＳＹＮＣ比較器の出力をグラフィック制御
装置の垂直ラインカウンタ、例えばテキサスインストル
メント３４０１０のハードウェアリセット端子に導く方
法である。但し、すべてのグラフィック制御装置がこの
ような可能性を持っているわけではないから、この発明
では、ホストシステムに対してインターラプトさせる必
要性の制約を外して、設計の自由度を増すこととしてい
る。
【００１２】さらに主画像の全体をカバーしないような
画像（従画像）をグラフィック制御装置が作りだすこと
が有利な場合がある。これは従来のほとんどのゲンロッ
ク装置では困難であり、必要なマスキングを行なうため
には、グラフィック制御装置のレジスタに対する膨大な
量のプログラムと相当な数の外部論理回路が要求されて
しまう。また仮にこれが可能となったとしても、コンピ
ュータによる作成データ（文書および／または画）は画
面の頂部左端の位置に描き出さなければらない（その頂
部左端の位置は画像描き出しのスタートに最も便利な場
所だからである）。そこで主画像のスタート位置に対し
て従画像のスタート位置である頂部左上の位置を移動さ
せ、かつ主画像中の従画像の全体寸法を制御できるよう
なメカニズムが強く望まれ、この発明ではその技術を開
示している。
【００１３】
【発明が解決しようとする課題】したがってこの発明の
目的は、従画像源すなわち制御される画像源を主画像源
すなわち参照画像源に同期させる技術であって、しかも
適切な入力信号が存在しない場合に、従画像の同期信号
を、主画像源の信号の代りのある予め定めた周波数の信
号にロックさせるような“ゲンロック”の装置および方
法を提供することにある。なおここで、上述のように主
画像源からの適切な入力信号が存在しない状態を欠如状
態と称し、またそのときにその入力信号の代りに別の所
定の周波数の信号を用いて動作させるモードを欠如操作
モードと称する。
【００１４】この発明の他の目的は、従画像源として、
垂直ラインカウンタを持たないグラフィック制御装置が
用いられている場合でもフレーム同期を可能にすること
にある。
【００１５】この発明のさらに他の目的は、主画像の同
期信号と従画像の同期信号との間の位相を変えることに
よって、主画像に対する従画像の垂直および水平位置を
変化させるようなゲンロックを行なうことにある。
【００１６】またこの発明の他の目的は、主画像に対し
て従画像の位置およびサイズを制御するようなゲンロッ
クを行なうことにある。
【００１７】
【課題を解決するための手段】この発明のゲンロック周
波数発生装置は、基本的には、入力信号として従画像源
の従水平同期信号を受け取りかつその従水平同期信号を
主画像源の水平同期信号に同期させるフェイズロックド
ループであってかつ出力周波数を有し、前記従画像源の
タイミングがそのフェイズロックドループの出力周波数
によって直接もしくは間接的に制御されるようになって
いる、フェイズロックドループと；主および従水平同期
信号の間に所定の時間差を与えるために、主もしくは従
水平同期信号のいずれか一方を、それを前記フェイズロ
ックドループに供給する前に予め定めた時間だけ遅らせ
る手段と；正常操作モードでは主および従水平同期信号
を前記フェイズロックドループに入力させる一方、欠如
操作モードでは前記フェイズロックドループの出力周波
数の倍数の周波数と参照周波数信号とを前記フェイズロ
ックドループに入力させるようにフェイズロックドルー
プの入力を切替え、これにより欠如操作モードにおいて
は前記フェイズロックドループが参照信号を基準とする
新たな安定した動作状態となるようにするための入力切
替手段と；主および従水平同期信号の存在およびその速
さを、予め定めた検出期間に基いて検出するとともに、
それらの水平同期信号が存在しない場合もしくは予め定
めた範囲を外れている場合に出力信号を発生するための
同期検出手段と；前記同期検出手段の出力に基き、前記
検出期間内に水平同期信号が検出されなかった場合には
、前記フェイズロックドループ入力切替手段が前記参照
信号およびフェイズロックドループの出力周波数の倍数
の周波数の信号をフェイズロックドループの入力側に供
給する欠如操作モードとなるように、前記フェイズロッ
クドループ入力切替手段を制御するための手段；とを有
してなることを特徴とするものである。
【００１８】またこの発明では、主画像に対し従画像を
同期させるゲンロック方法として、出力信号を発生する
ＶＣＯを含むフェイズロックドループの入力側に、主画
像源および従画像源からの水平同期信号を供給すること
と；前記水平同期信号の存在および速さを検出すること
と；前記水平同期信号のいずれかが存在しないかまたは
予め定めた速さの限界範囲を外れているような欠如操作
モード状態において、ＶＣＯ出力および参照周波数信号
を前記フェイズロックドループの入力側に与えること；
とを有してなることを特徴としている。
【００１９】
【作用】この発明によれば、１次コントロールループが
、２つの（主および従の）ＨＳＹＮＣ信号の間の位相差
に基いて、従画像源としてのグラフィック制御装置に与
えるマスタークロックの周波数を変えることによって、
グラフィック制御装置からの従ＨＳＹＮＣを主画像源か
らの主ＨＳＹＮＣにロックさせるようなフェイズロック
ドループを囲んでゲンロック装置が形成される。グラフ
ィック制御装置へ与えられるマスタークロック周波数は
フェイズロックドループの電圧制御発振器（ＶＣＯ）に
よって生起される。その制御の状況は、もし従ＨＳＹＮ
Ｃが主ＨＳＹＮＣに対し遅れれば、マスタークロック周
波数が高くなるように動作する。
【００２０】さらにこの発明によれば、２つのＨＳＹＮ
Ｃ信号が適切な状態にあるか否かをモニターするための
同期検出手段を備えている。もし２つのＨＳＹＮＣ信号
のいずれか一方または双方が予め定めたタイミングの限
界から外れれば、同期検出手段は適切な入力が存在しな
いこと（欠如状態であること）を指示する信号（ＳＹＮ
ＣＬＯＳＳ　）を発生する。この信号は、フェイズロッ
クドループの入力端から、前記２つのＨＳＹＮＣ信号を
外して、その代りに、主ＨＳＹＮＣ信号を、プログラマ
ブルディバイダを介して与えられるＶＣＯの出力で置き
換え、また従ＨＳＹＮＣ信号を、プログラマブルデジタ
ルディバイダを介しての固定された参照周波数で置き換
える。このようにフェイズロックドループの入力を切替
えることによって、ＶＣＯの出力周波数（したがってグ
ラフィック制御装置の全ての画像タイミングパラメータ
）は、有効な入力信号がない欠如状態では、その欠如値
にセットされる。
【００２１】さらにこの発明は、ＶＳＹＮＣ（垂直同期
信号）比較器が主ＶＳＹＮＣと従ＶＳＹＮＣとの間の関
係を独立して監視する。
【００２２】もし２つのＶＳＹＮＣ信号の同様な縁の間
に従ＨＳＹＮＣパルスが生じなければ、システムは垂直
同期が外れていると判断し、垂直リセット信号が生ぜし
められる。このＶＳＹＮＣ比較器は、従画像信号を、主
画像信号における垂直同期にロックさせるための外部制
御ループの基本的部分を構成する。
【００２３】さらにこの発明によれば、２つのデジタル
遅延ラインが設けられており、その一方は好ましくは主
ＨＳＹＮＣ信号に対して直列に、他方は好ましくは主Ｖ
ＳＹＮＣ信号に対し直列に設けられている。（遅延ライ
ンは、従ＨＳＹＮＣおよび従ＶＳＹＮＣラインに配置す
ることも可能であり、それによりある種の効果は得られ
るが、遅延ラインを主ＨＳＹＮＣラインおよび主ＶＳＹ
ＮＣラインに配置することによって、従画像フィールド
が主画像フィールド内に保持される。）これらの遅延ラ
インの効果は、フェイズロックドループおよびＶＳＹＮ
Ｃ比較器によって検知される垂直および水平同期ポイン
トを遅らせることにあり、これにより従ＨＳＹＮＣおよ
び従ＶＳＹＮＣを、主画像信号に一致しないある位相に
ロックさせる。このようにすることによって、従画像用
のグラフィック制御装置が、それにより生成される画像
の頂部左の位置を主画像の頂部左の位置以外の位置に設
定することができる。垂直遅延値が大きくなるほど、従
画像の下方への移動量が大きくなる。同様に、水平遅延
値が大きくなるほど、従画像の右方への移動量が大きく
なる。
【００２４】さらにこの発明では、２つのカウンタ、す
なわちプログラマブル垂直ラインカウンタ（垂直カウン
タ）とプログラマブル水平位置カウンタ（水平カウンタ
）が設けられている。垂直ラインカウンタは従ＶＳＹＮ
Ｃ信号と同時にスタートし、計数値が予め定められた最
終値に至るまで、従ＨＳＹＮＣを計数する。水平位置カ
ウンタは従ＨＳＹＮＣ信号と同時にスタートし、ある予
め定められた計数値に至るまで、フェイズロックドルー
プのＶＣＯの出力周波数に関係した速さでカウントする
。これらの２つのカウンタの状態に応じてフィールド切
替信号が発生させられる。垂直カウンタが“稼働状態”
である時の各水平走査ライン、すなわち各走査ラインが
従ＶＳＹＮＣの後でしかも垂直カウンタの走査ラインの
計数値が空になる前に、垂直カウンタが計数している期
間内において、フィールド切替信号が“稼働”状態にセ
ットされる。これによって、フィールド切替信号によっ
て指示される主画像内の矩形の領域が作り出される。こ
のフィールド切替信号は、また主画像信号と従画像信号
との間の画像マルチプレクサを切替えて、画像を重ねる
効果を作り出す。以下、フィールド切替信号の“稼働”
状態とは、主画像内に従画像を重ねるように制御する状
態を意味するものとする。
【００２５】さらにこの発明においては、フィールド切
替信号の“稼働”状態を無効にして、“非稼働”状態に
強制する透明制御信号が用いられている。この信号は、
さらに、外部のタイミングもしくはクロマキー回路を通
じて、主画像または他の同期画像が覗かれるような“非
稼働”領域を従画像内に規定するために用いられる。こ
の態様は、主画像からなる背景中にきっちりと切り取っ
た画もしくは文書を重ねるに用いる。
【００２６】
【実施例】図１には、従来技術によるゲンロック装置の
単純化したブロックダイアグラムを示す。これについて
は既に説明した。
【００２７】図２には、“第１の”水平同期制御ループ
と、“第２”の垂直同期制御回路と、フィールド切替制
御回路とからなる、この発明のゲンロック周波数発生装
置２００についてのブロックダイアグラムを示す。
【００２８】水平同期制御ループは、デジタルディバイ
ダ２０２，２０８，２３０と、デジタル遅延回路２０４
と、同期検出器２０６と、マルチプレクサ２１２，２１
４と、位相比較器２１８と、ループフィルタ２２０と、
ロック検出器２３４と、ＶＣＯ２２６とによって構成さ
れるフェイズロック周波数シンセシスループをベースと
している。（フェイズロックドループの周波数帰還路に
デジタルディバイダが存在する意味は、ＶＣＯからはフ
ェイズロックドループのロック状態を維持するに必要な
周波数よりも高い周波数が発振されることから、位相比
較器の入力に与えられる周波数を改めて“シンセシス”
（再構成）することにある。したがってここでは“周波
数シンセシス”なる用語を用いている。）フェイズロッ
クドループ自体は従来から広く用いられかつ理解されて
いるので、ここではそのロックのメカニズムおよび設計
基準の詳細は省く。
【００２９】“正常状態”（すなわち非欠如状態）にお
いては、主ＨＳＹＮＣ信号２４０および従ＨＳＹＮＣ信
号２４５がフェイズロック周波数シンセシスループの入
力となっており、その状態で発生する出力はシンセサイ
ズされたクロック信号２７０（すなわち従画像源向けの
クロック信号）である。フェイズロック周波数シンセシ
スループは、外部から制御可能な従画像源（図示せず、
図１のグラフィック制御装置１５０に相当する）を経て
、従ＨＳＹＮＣ信号２４５を主ＨＳＹＮＣ信号２４０に
対し固定した位相関係にロックする。その外部から制御
可能な従画像源のタイミングは、シンセサイズドクロッ
ク２７０によって制御される。２つのＨＳＹＮＣ信号の
間の位相の差は主ＨＳＹＮＣ信号の系路内のプログラマ
ブルデジタル遅延回路２０４によって制御される。
【００３０】２つのＨＳＹＮＣ信号は、一対のマルチプ
レクサ２１２，２１４を経て、位相比較器２１８に与え
られる。これらのマルチプレクサ２１２，２１４は、い
ずれも同期検出器２０６の出力によって制御され、“有
効な”同期信号が存在する場合（正常状態）には、位相
比較器２１８の入力端に、従ＨＳＹＮＣ信号２４５と主
ＨＳＹＮＣ遅延回路２０４の出力とを導くように動作す
る。一方有効な同期信号が存在しない場合（欠如状態）
には、位相比較器２１８の入力側に、ＶＣＯ２２６の出
力を分割するディバイダ２０２の出力と参照クロックデ
ィバイダ２０８の出力とを導くように動作する。ディバ
イダ２０８の入力端には、参照クロック信号２５０が与
えられる。ディバイダ２０２の入力端にはＶＣＯ出力が
与えられる。これらの２つのディバイダ２０２，２０８
は、プログラム可能であって、有効な同期信号が存在し
ない欠如状態において、ＶＣＯ２２６が発振する周波数
を決定する。この欠如状態のＶＣＯ発振周波数を“欠如
値”と称し、その周波数は次式で与えられる。
【００３１】ＶＣＯ周波数 ＝（参照クロック周波数）×（ディバイダ２０２の分割
比）÷（ディバイダ２０８の分割比） 例えばディバイダ２０２の分割比が３であり、ディバイ
ダ２０８の分割比が４であり、さらに参照クロック信号
２５０の周波数が５０ＭＨｚ　であるとすれば、ＶＣＯ
の周波数は次のようになる。
【００３２】５０ＭＨｚ　×３÷４＝３７．５ＭＨｚこ
のような欠如状態は、２つのＨＳＹＮＣ信号２４０，２
４５のいずれか一方または双方が、同期検出器２０６に
よって決定されるプリセットタイミングパラメータの範
囲外にある場合に生じる。
【００３３】同期検出器２０６は、外部から到来する２
つのＨＳＹＮＣ信号２４０，２４５の存在とその速さを
監視する。もしいずれかのＨＳＹＮＣ信号が欠けていれ
ば、そのＨＳＹＮＣ信号が欠けていることに起因してＶ
ＣＯがその一端もしくは他端まで迷走してしまう前に、
前述のようにマルチプレクサ２１２，２１４によって位
相比較器２１８に与える信号を、ある欠如値の信号に切
替えること（欠如操作モードとすること）が望まれる。 適切なＨＳＹＮＣ信号がない欠如状態であると判定する
ための基準は、特定のＨＳＹＮＣ信号の引続く２つの信
号の間におけるカウンタ２０６Ａの計数値がある値をオ
ーバーしたか否かである。このカウンタ２０６Ａは、予
め定められた最大値がロードされ、ＨＳＹＮＣ信号（２
４０または２４５）のいずれかの前縁を認識した時に、
シンセサイズドクロック２７０により定まる速さでのカ
ウントダウンを開始する。そのカウンタ２０６Ａのカウ
ントダウンは、両ＨＳＹＮＣ信号に次の前縁が表われる
まで続けられる。カウンタ２０６Ａの計数値が零に到達
すれば、同期検出器２０６は出力信号（ＳＹＮＣ　ＬＯ
ＳＳ）を発生し、この信号は有効な同期信号が存在しな
いことすなわち欠如状態であることを表わす。
【００３４】同様に、主ＨＳＹＮＣ信号２４０について
、それがノイズを含んでいないかまた異常に高速度でな
いかを監視する。すなわち同期検出器２０６内の他方の
カウンタ２０６Ｂが、主ＨＳＹＮＣ信号２４０の前縁が
検出された時に、予め定められた最小計数値がロード（
プログラム）される。そのカウンタは、主ＨＳＹＮＣ信
号２４０の次の縁を受けるまで、シンセサイズドクロッ
ク２７０によって定められる速さでカウントダウンする
。もしこの時までにカウンタ２０６Ｂの計数値が零に至
らなければ、同期検出器２０６は有効な同期信号が存在
しないこと（欠如状態であること）を表わす出力信号を
発生する。
【００３５】同期検出器２０６が欠如状態であることを
示す信号（ＳＹＮＣ　ＬＯＳＳ　）をマルチプレクサ２
１２，２１４へ向けて発した場合は、分割されたＶＣＯ
出力と参照クロックが、主および従ＨＳＹＮＣ信号の代
りにループ内に供給される。
【００３６】ロック検出器２３４は、入力周波数遷移の
間のフェイズロック状態を監視する。この入力周波数遷
移とは、新たな別の主画像源から主ＨＳＹＮＣが供給さ
れるようになった状態や、あるいは同期信号がなくなっ
たことによって欠如状態に移行した状態に相当する。位
相比較器２１８の誤差信号（出力）は、フィルタ２３４
ａを経て電圧比較器２３４ｂに供給される。電圧比較器
２３４ｂはヒステリシス帰還路（比較器を巡っての正帰
還路）と一体となって、ロック外れ指示信号（ＬＯＣＫ
　ＦＡＩＬ　）を発生する前に若干の逸脱を許容するよ
うに設計されている。ロック外れ指示信号は、新しい周
波数への遷移を指示するべく監視されて（図示しない外
部システムにより）、ゲンロックループが安定するまで
の間、外部ディスプレイの機能を一時停止させる。ロッ
ク外れ指示信号が非ロック外れ状態（すなわち安定ロッ
ク状態）を指示する状態に戻れば、ゲンロックプロセス
が実行されるとともに、ディスプレイの機能が回復され
る。同期検出器２０６の出力（ＳＹＮＣ　ＬＯＳＳ　）
をモニターすることによって、新しい安定状態が有効な
新たな画像入力によるものか、または適切な同期信号が
存在しない欠如操作モードへの移行によるものかを指示
する。
【００３７】次に、垂直同期信号の系路には、プログラ
マブルデジタル遅延回路２１０とＶＳＹＮＣ比較器２１
６とが含まれている。ＶＳＹＮＣ比較器２１６は、外部
で閉じられたフェイズロックドループの主要部分を構成
している。主ＶＳＹＮＣ信号２５５（図示しない外部主
画像源からの）は、デジタル遅延回路２１０の入力側に
結合されており、そのデジタル遅延回路２１０の出力は
、ＶＳＹＮＣ比較器２１６の一方の入力端に結合されて
いる。従ＶＳＹＮＣ信号２６０は、直接ＶＳＹＮＣ比較
器２１６の他方の入力端に結合されている。これらの２
つの入力はＶＳＹＮＣ比較器２１６によって監視され、
デジタル遅延回路２１０の出力の前縁と従ＶＳＹＮＣ信
号２６０の前縁との間において従ＨＳＹＮＣ信号２４５
の前縁が検出された場合には、ゲンロックループが垂直
同期外れにあることを表わす出力信号２８０（垂直リセ
ット）を発生する。典型的には、この信号２８０は従画
像源を制御する外部プロセッサシステム（図示せず）へ
のインターラプト信号として用いられ、その外部プロセ
ッサシステム内の垂直ライン制御装置をリセットさせ、
ゲンロックシステムを垂直同期系路内に組込ませる。こ
こで、ＶＳＹＮＣ比較器２１６は、ゲンロックシステム
が垂直同期から外れている場合に、垂直リセット信号２
８０を発生するだけである。この信号は垂直同期が確立
された後には発生しない。
【００３８】主ＶＳＹＮＣ信号２５５それ自体ではなく
、デジタル遅延回路２１０の出力（主ＶＳＹＮＣを遅延
させた信号）がＶＳＹＮＣ比較器２１６によってモニタ
ーされるため、デジタル遅延回路２１０にプログラムさ
れた遅延値によって定められる量だけ、主画像に対して
従画像を垂直方向にオフセットさせるある一定のオフセ
ット量が作り出される。同様にして、主ＨＳＹＮＣ系路
中の遅延回路２０４は、主画像に対する従画像の水平方
向へのある一定のオフセット量を作り出す。
【００３９】遅延回路２０４，２１０は、従ＨＳＹＮＣ
ラインおよび従ＶＳＹＮＣラインに配置することも可能
である。さらに参照クロック信号２５０は、従ＨＳＹＮ
Ｃではなく主ＨＳＹＮＣに関連付けることもでき、また
、分割されたＶＣＯ出力は、主ＨＳＹＮＣではなく従Ｈ
ＳＹＮＣに関連付けることもできる。
【００４０】ゲンロック装置におけるフィールド切替制
御手段は、垂直位置カウンタ２２２と、垂直ラインカウ
ンタ２２４と、フィールド切替論理２２８と、デジタル
遅延ライン２３２とを含み、フィールド切替制御出力２
７５を生ぜしめる。このような信号（フィールド切替制
御出力）は、背景フィールド（通常は主画像源によって
供給されるもの）と、それに重ねられる画像（通常は従
画像源によって供給されるもの）との間の切替えを行な
う際に必要とされる。フィールド切替えのための条件は
、主ＨＳＹＮＣ信号２４０と、従ＶＳＹＮＣ信号２５５
と、水平位置カウンタ２２２および垂直ラインカウンタ
２２４の出力と、透明制御入力２６５の状態とによって
与えられる。フィールド切替制御信号２７５の効果は、
主画像部３１０（図３参照）内に矩形状の領域３２０（
図３参照）を作り出すことにあり、この領域は、左端が
従ＨＳＹＮＣ信号２４５によって規定され、右端が水平
位置カウンタの２２２の計数値によって規定され、上端
が従ＶＳＹＮＣ信号２６０によって規定され、下端が垂
直ラインカウンタ２２４の値によって規定される。 垂直ラインカウンタ２２４は、その計数値がロードされ
、従ＶＳＹＮＣ信号２６０の前縁を検出した時に稼働状
態となり、従ＨＳＹＮＣ信号２４５の前縁が到来するた
びごとに１つずつ計数値が零となるまでカウントダウン
し、その計数値が零となった時点で非稼働状態となる。 垂直ラインカウンタ２２４が稼働状態にある時の各水平
走査ラインにおいては、水平位置カウンタ２２２はその
計数値がロードされ、従ＨＳＹＮＣ信号２４５の前縁が
検出された時に稼働状態にセットされる。水平位置カウ
ンタ２２２はその計数値が零になるまで、シンセサイズ
ドクロック２７０（従画素クロックに作用する）によっ
て定まる速さでカウントダウンし、計数値が零になれば
非稼働状態にセットされる。
【００４１】２つのカウンタ２２２，２２４が同時に稼
働状態にある期間内のいずれかの時点で、フィールド切
替論理２２８の出力状態が切替えられ、透明制御入力２
６５（図４における符号３８０）によって無効とされる
ような信号３９０（図４参照）を供給する。その透明制
御入力２６５はフィールド切替出力を無効とするに用い
られる。これは従画像の文書および／または画の一部を
切り取るかまたは付加的な空所を作り出すために外部回
路で用いられる。
【００４２】主ＨＳＹＮＣ２４０および主ＶＳＹＮＣ２
５５のラインには、遅延ライン２０４，２１０が用いら
れているから、重ねられる画像（従画像）の全体が主画
像内に存在することを保証される。
【００４３】フィールド切替遅延回路２３２は、水平位
置カウンタ２２２がリセットされるよりも充分に先立っ
て、従画像を表わす稼動状態にあるグラフィック画像フ
ィールドが実行されるような状況を与えるために設けら
れる。またこのフィールド切替遅延回路２３２は、従画
像を背景フィールド（主フィールド）に混合させるに先
立ってデータをカラールックアップテーブルを通過させ
るために付加的な時間が必要とされる場合に有効である
。
【００４４】図４には画像ディスプレイ３００上の結果
的な表示状態の一例を示す。この例では、主画像背景フ
ィールド３１０上に矩形状の従画像フィールド３２０が
オフセットした状態で重ねられており、またその重ねら
れた従画像フィールド３２０内に透明領域３３０を作り
出すための透明制御が適用されていて、その透明領域３
３０内に主画像背景フィールドが表われている。図３の
ディスプレイ上には参照線３４０が引かれており、その
参照線に対応する信号が図４に示されている。
【００４５】図４は図３における参照線３４０によって
示される水平走査ラインに関して生じる５つの代表的な
信号の例を示す。図３および図４を同時に参照すれば、
主ＨＳＹＮＣ信号３５０（図２における符号２４０）は
、主背景フィールド３１０の左端を規定する。従ＨＳＹ
ＮＣ信号３６０（図２における符号２４５）はＨＳＹＮ
Ｃ遅延時間（図２の遅延回路２０４の遅延時間）と等し
い期間の後に生じる。水平位置カウント３７０（図２の
水平位置カウンタ２２２での計数）は従ＨＳＹＮＣ信号
３６０でスタートし、その計数値が零に達した時に終了
する。このカウンタが“稼働状態”にある期間は、重ね
られる従画像フィールド３２０の左および右の端部位置
を規定する。透明制御３８０（図２における符号２６５
参照）は、水平位置カウンタが稼働状態にある期間内に
稼働期間を有し、この透明制御信号は重ねられた画像フ
ィールド３２０内の透明領域３３０の左端および右端を
規定し、この透明領域内には主背景画像３１０が表われ
る。この場合、透明制御信号３８０は、ウィンドウ内に
おいて主画像に重なる従画像の切り取られた部分（英文
字“Ａ”で示す）が表われるように変調されている。 最終的なフィールド切替制御出力（図２の符号２７５参
照）を符号３９０で示す。
【００４６】
【発明の効果】この発明によれば、主画像と従画像とを
重ねてディスプレイ画面上に表示させるにあたって、主
画像信号として適切な信号が存在しない場合でも、画像
に悪影響を与えることなく従画像を表示させることがで
きる。またこの発明によれば、従画像源に垂直ラインカ
ウンタを持たないグラフィック制御装置が用いられてい
る場合でも垂直同期（フレーム同期）を行なうことがで
きる。さらにこの発明によれば、ディスプレイ上での主
画像に対する従画像の位置（水平位置、垂直位置）とサ
イズを任意に変えることができる。
【図面の簡単な説明】
【図１】従水平同期信号が主水平同期信号にロックされ
るようにした、フェイズロックドループに基いた従来技
術によるゲンロック装置の単純化されたブロックダイア
グラムである。
【図２】この発明のゲンロック周波数発生装置の一例を
示すブロックダイアグラムである。
【図３】図２に示されるゲンロック周波数発生装置によ
って同期されかつシフトされた、主画像と従画像との関
係を示すための画像ディスプレイ上の表示画像の一例を
示すための模式図である。
【図４】図３に示される画像の例に対応して主および従
同期信号の間の関係を表わすタイミングチャートである
。
【符号の説明】
２００　　ゲンロック周波数発生装置 ２０２　　デジタルディバイダ ２０４　　遅延回路 ２０６　　同期検出器 ２０８　　デジタルディバイダ ２１０　　遅延回路 ２１２　　マルチプレクサ ２１４　　マルチプレクサ ２１６　　ＶＳＹＮＣ比較器 ２１８　　位相比較器 ２２０　　ループフィルタ ２２２　　水平位置カウンタ ２２４　　垂直ラインカウンタ ２２６　　電圧制御発生器（ＶＣＯ） ２２８　　フィールド切替制御装置 ２３０　　デジタルディバイダ ２３２　　遅延回路 ２３４　　ロック検出器 ２４０，３５０　　主水平同期信号（主ＨＳＹＮＣ）２
４５，３６０　　従水平同期信号（従ＨＳＹＮＣ）２５
０　　参照クロック ２５５　　主垂直同期信号（主ＶＳＹＮＣ）２６０　　
従垂直同期信号（従ＶＳＹＮＣ）２６５，３８０　　透
明制御信号 ２７０　　シンセサイズトクロック ２７５，　　３９０　　フィールド切替制御信号２８０
　　垂直リセット信号 ３００　　画像ディスプレイ ３１０　　主画像背景フィールド ３２０　　矩形状従画像フィールド ３３０　　透明領域 ３７０　　水平位置カウント

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　入力信号として従画像源の従水平同期
    信号を受け取りかつその従水平同期信号を主画像源の水
    平同期信号に同期させるフェイズロックドループであっ
    てかつ出力周波数を有し、前記従画像源のタイミングが
    そのフェイズロックドループの出力周波数によって直接
    もしくは間接的に制御されるようになっている、フェイ
    ズロックドループと；主および従水平同期信号の間に所
    定の時間差を与えるために、主もしくは従水平同期信号
    のいずれか一方を、それを前記フェイズロックドループ
    に供給する前に予め定めた時間だけ遅らせる手段と；正
    常操作モードでは主および従水平同期信号を前記フェイ
    ズロックドループに入力させる一方、欠如操作モードで
    は前記フェイズロックドループの出力周波数の倍数の周
    波数と参照周波数信号とを前記フェイズロックドループ
    に入力させるようにフェイズロックドループの入力を切
    替え、これにより欠如操作モードにおいては前記フェイ
    ズロックドループが参照信号を基準とする新たな安定し
    た動作状態となるようにするための入力切替手段と；主
    および従水平同期信号の存在およびその速さを、予め定
    めた検出期間に基いて検出するとともに、それらの水平
    同期信号が存在しない場合もしくは予め定めた範囲を外
    れている場合に出力信号を発生するための同期検出手段
    と；前記同期検出手段の出力に基き、前記検出期間内に
    水平同期信号が検出されなかった場合には、前記フェイ
    ズロックドループ入力切替手段が前記参照信号およびフ
    ェイズロックドループの出力周波数の倍数の周波数の信
    号をフェイズロックドループの入力側に供給する欠如操
    作モードとなるように、前記フェイズロックドループ入
    力切替手段を制御するための手段；とを有してなること
    を特徴とするゲンロック周波数発生装置。
  2. 【請求項２】　　従画像源からの引続く２つの垂直同期
    信号の間において、主画像源および従画像源のうちのい
    ずれか一方または双方からの水平同期信号が生じないこ
    とを検出することによって、従画像源の垂直同期信号と
    主画像源の垂直同期信号との同期状態を検出しかつこれ
    を表示するための手段を有してなる、請求項１に記載の
    ゲンロック周波数発生装置。
  3. 【請求項３】　　前記主画像源からの垂直同期信号と従
    画像源からの垂直同期信号との間に所定のオフセット時
    間を与えるため、前記垂直同期信号のいずれか１つを、
    それが前記垂直同期検出手段に供給されるに先立って、
    予め定めた時間だけ遅らせるための手段を有してなる、
    請求項１に記載のゲンロック周波数発生装置。
  4. 【請求項４】　　前記遅延時間のうち、１またはそれ以
    上がプログラム可能である、請求項３に記載のゲンロッ
    ク周波数発生装置。
  5. 【請求項５】　　主画像のフィールド内に完全に含まれ
    る矩形領域に対応するフィールド切替制御信号を発生す
    るための手段であって、前記主および従画像源の水平お
    よび垂直同期信号の時間差の大きさによって制御され、
    かつ垂直ラインカウンタおよび水平位置カウンタを備え
    、従水平同期信号が前記矩形領域の左端を規定し、水平
    位置カウンタが前記矩形領域の左端の後の水平走査量の
    限界を検出することによって矩形領域の右端を規定し、
    前記従垂直同期信号が前記矩形領域の上端を規定し、さ
    らに前記垂直ラインカウンタが前記矩形領域の上端の後
    の走査線の数を検出することによって前記矩形領域の下
    端を規制するようにした、フィールド切替制御信号発生
    手段を有してなる、請求項１に記載のゲンロック周波数
    発生装置。
  6. 【請求項６】　　前記フェイズロックドループが、ロッ
    クされた安定な状態にあることを確認するための手段を
    有してなる、請求項１に記載のゲンロック周波数発生装
    置。
  7. 【請求項７】　　前記フィールド切替制御信号を予め定
    めた時間だけ遅らせるための手段を有してなる請求項１
    に記載のゲンロック周波数発生装置。
  8. 【請求項８】　　前記フェイズロックドループの出力周
    波数の倍数を規定するためのプラグラム可能なデジタル
    ディバイタと；前記参照信号に直列に設けられたプラグ
    ラム可能なデジタルディバイダ；とを有してなる、請求
    項１に記載のゲンロック周波数発生装置。
  9. 【請求項９】　　出力信号を発生するＶＣＯを含むフェ
    イズロックドループの入力側に、主画像源および従画像
    源からの水平同期信号を供給することと；前記水平同期
    信号の存在および速さを検出することと；前記水平同期
    信号のいずれかが存在しないかまたは予め定めた速さの
    限界範囲を外れているような欠如操作モード状態におい
    て、ＶＣＯ出力および参照周波数信号を前記フェイズロ
    ックドループの入力側に与えること；とを有してなるこ
    とを特徴とする、主画像に対し従画像を同期させるゲン
    ロック方法。
  10. 【請求項１０】　　主画像源および従画像源からの垂直
    同期信号を与えることと；前記２つの画像を表示するた
    めの単一の画像ディスプレイ面において、従画像を水平
    方向にシフトさせるため前記水平同期信号の一方の信号
    の位相をシフトさせることと；前記２つの画像を表示す
    るための前記単一の画像ディスプレイ面において、従画
    像を垂直方向にシフトさせるために前記垂直同期信号の
    対応する一方の信号の位相をシフトさせること；とを有
    してなる、請求項９に記載のゲンロック方法。
  11. 【請求項１１】　　主画像内の従画像の一部を無効にし
    てその部分に主画像を現出させることを有してなる、請
    求項１０に記載のゲンロック方法。
  12. 【請求項１２】　　従画像の前記部分に文書およびクロ
    マキーが供給される請求項１１に記載の方法。
  13. 【請求項１３】　　前記フェイズロックドループのロッ
    ク状態を検出することと；ロック外れ状態に基いて従画
    像源をインターラプトさせること；とを有してなる、請
    求項９に記載のゲンロック方法。
  14. 【請求項１４】　　欠如操作モードにおいて水平同期信
    号の存在およびその速さの検出を継続することと；前記
    フェイズロックドループにおけるロックの回復が、水平
    同期信号のエラー時もしくは不存在時における強制によ
    るものかまたは欠如操作モードにおける位相ロックによ
    るものかを判定すること；とを有してなる、請求項１３
    に記載のゲンロック方法。
JP4042245A 1991-01-31 1992-01-31 ゲンロック周波数発生装置 Withdrawn JPH04343392A (ja)

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3347339B2 (ja) * 1991-04-08 2002-11-20 キヤノン株式会社 画像処理装置
US5404393A (en) * 1991-10-03 1995-04-04 Viscorp Method and apparatus for interactive television through use of menu windows
JP3293946B2 (ja) * 1992-04-29 2002-06-17 キヤノン インフォメーション システムズ リサーチ オーストラリア プロプライエタリー リミテツド 画像処理装置
AU666185B2 (en) * 1992-04-29 1996-02-01 Canon Kabushiki Kaisha A portable video animation device
US5394171A (en) * 1992-11-02 1995-02-28 Zenith Electronics Corp. Synchronizing signal front end processor for video monitor
JPH06189194A (ja) * 1992-12-17 1994-07-08 Pioneer Electron Corp 映像合成装置
AU2158495A (en) * 1994-03-28 1995-10-17 Magma, Inc. Two-dimensional and three-dimensional imaging device
US6014125A (en) * 1994-12-08 2000-01-11 Hyundai Electronics America Image processing apparatus including horizontal and vertical scaling for a computer display
US5621428A (en) * 1994-12-12 1997-04-15 Auravision Corporation Automatic alignment of video window on a multimedia screen
US5835134A (en) * 1995-10-13 1998-11-10 Digital Equipment Corporation Calibration and merging unit for video adapters
KR100513413B1 (ko) * 1996-06-06 2006-02-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 수평동기복원방법및장치,저장매체,및디스플레이장치
WO1998007272A1 (fr) * 1996-08-13 1998-02-19 Fujitsu General Limited Circuit avec boucle a phase asservie pour dispositif d'affichage numerique
US6441812B1 (en) * 1997-03-31 2002-08-27 Compaq Information Techniques Group, L.P. Hardware system for genlocking
US5914757A (en) 1997-04-21 1999-06-22 Philips Electronics North America Corporation Synchronization of multiple video and graphic sources with a display using a slow PLL approach
KR100275753B1 (ko) * 1998-11-30 2000-12-15 윤종용 텔레비젼 시스템의 지터 보정장치 및 방법
US6292225B1 (en) * 1999-05-07 2001-09-18 Sony Corporation Precision horizontal positioning system
US6999131B2 (en) * 2000-02-23 2006-02-14 Matsushita Electric Industrial Co., Ltd. Video output apparatus and output video changeover control method
US6507370B1 (en) 2000-03-20 2003-01-14 International Business Machines Corporation Highly adjustable video composite sync separator and variable gain pixel clock frequency locking apparatus and method
US7506240B2 (en) 2004-07-02 2009-03-17 Filmlight Limited Method and apparatus for image processing
KR100663647B1 (ko) * 2005-06-01 2007-01-03 삼성전자주식회사 디스플레이장치 및 그 제어방법
US8994700B2 (en) * 2006-03-23 2015-03-31 Mark J. Foster Artifact-free transitions between dual display controllers
US8681159B2 (en) * 2006-08-04 2014-03-25 Apple Inc. Method and apparatus for switching between graphics sources
US8170013B2 (en) * 2007-06-12 2012-05-01 Thomson Licensing Automatic compensation of a delay of a synchronization signal in a packet switching network
US8102470B2 (en) * 2008-02-22 2012-01-24 Cisco Technology, Inc. Video synchronization system
US8300056B2 (en) 2008-10-13 2012-10-30 Apple Inc. Seamless display migration
JP5558079B2 (ja) * 2009-11-06 2014-07-23 株式会社東芝 磁気共鳴画像診断装置
US8368702B2 (en) 2010-01-06 2013-02-05 Apple Inc. Policy-based switching between graphics-processing units
US8648868B2 (en) 2010-01-06 2014-02-11 Apple Inc. Color correction to facilitate switching between graphics-processing units
US8797334B2 (en) 2010-01-06 2014-08-05 Apple Inc. Facilitating efficient switching between graphics-processing units
US8730251B2 (en) 2010-06-07 2014-05-20 Apple Inc. Switching video streams for a display without a visible interruption
US8526609B1 (en) * 2011-06-23 2013-09-03 Bby Solutions, Inc. Method for real-time compositing of encrypted video streams without decryption
US9036084B2 (en) * 2013-04-11 2015-05-19 Qualcomm Incorporated Apparatus and method for synchronous display of video data
US10484578B2 (en) 2018-03-30 2019-11-19 Cae Inc. Synchronizing video outputs towards a single display frequency

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2314289A1 (de) * 1973-03-22 1974-10-10 Nordmende Fernsehempfaenger mit mitteln zur ueberwachung eines raumes durch eine fernsehkamera oder einer zweiten sendung
DE2614199C3 (de) * 1976-04-02 1982-05-27 Saba Gmbh, 7730 Villingen-Schwenningen Fernsehempfänger mit einer Schaltungsanordnung zur gleichzeitigen Wiedergabe mehrerer Programme
JPS6089184A (ja) * 1983-10-21 1985-05-20 Tokyo Denshi Kogyo Kk テレビジヨン画像重ね合せ装置
JPS6096965A (ja) * 1983-10-31 1985-05-30 Nec Home Electronics Ltd 外部入力対応型テレビジヨン受像機
US4591910A (en) * 1984-03-14 1986-05-27 Zenith Electronics Corporation Horizontal picture centering
JPS60194679A (ja) * 1984-03-15 1985-10-03 Sony Corp テレビジヨン受像機
US4580165A (en) * 1984-04-12 1986-04-01 General Electric Company Graphic video overlay system providing stable computer graphics overlayed with video image
US4611230A (en) * 1984-12-18 1986-09-09 Zenith Electronics Corporation Vertical video centering control system
US4639765A (en) * 1985-02-28 1987-01-27 Texas Instruments Incorporated Synchronization system for overlay of an internal video signal upon an external video signal
US4729024A (en) * 1985-03-19 1988-03-01 Canon Kabushiki Kaisha Synchronizing pulse signal generation device
US4675736A (en) * 1985-09-25 1987-06-23 Humphrey Instruments, Inc. Superimposed analog video image on plotted digital field tester display
JPS62150977A (ja) * 1985-12-24 1987-07-04 Fujitsu Ltd 同期ずれ画面消去回路
JPS63161779A (ja) * 1986-12-25 1988-07-05 Kowa Co 撮像装置
US4843469A (en) * 1987-04-13 1989-06-27 The Grass Valley Group, Inc. Rapid signal acquisition and phase averaged horizontal timing from composite sync
JPH02193468A (ja) * 1989-01-20 1990-07-31 Sanyo Electric Co Ltd ピクチヤインピクチヤ処理回路

Also Published As

Publication number Publication date
DE69218476D1 (de) 1997-04-30
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DE69218476T2 (de) 1997-10-30
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EP0497377A3 (en) 1992-10-07
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