JP3085505B2 - スキュー対応ｐｌｌ回路 - Google Patents
スキュー対応ｐｌｌ回路Info
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- JP3085505B2 JP3085505B2 JP06016460A JP1646094A JP3085505B2 JP 3085505 B2 JP3085505 B2 JP 3085505B2 JP 06016460 A JP06016460 A JP 06016460A JP 1646094 A JP1646094 A JP 1646094A JP 3085505 B2 JP3085505 B2 JP 3085505B2
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＶＴＲの再生信号など
のようにスキュー歪み（不連続な信号）を含むビデオ信
号を再生する場合の、同ビデオ信号に基づくシステムク
ロックを生成するスキュー対応ＰＬＬ回路に関する。
のようにスキュー歪み（不連続な信号）を含むビデオ信
号を再生する場合の、同ビデオ信号に基づくシステムク
ロックを生成するスキュー対応ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来、ＶＨＳ規格等のＶＴＲの再生信号
は、複数の再生ヘッドからの信号を切り換えているの
で、ヘッド切り換え時に信号の不連続点（スキュー歪
み）を生じる。例えば、図５に示すような従来のシステ
ムクロックを生成するＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅ
ｄ ｌｏｏｐ）回路では、ＶＴＲを再生したビデオ信号
を同期分離部２０で水平同期分離して、水平同期信号
（Ｈ．ＳＹＮＣ）を取り出し、同Ｈ．ＳＹＮＣを位相差
検出部２１の第一の入力に与えるとともに、第二の入力
に分周器２４の出力を入力する。一方、前記位相差検出
部２１の位相差に相応した出力信号はＬＰＦ（低域通過
フィルタ）２２に供給され直流電圧に変換され、前記Ｌ
ＰＦ２２の直流電圧出力でＶＣＯ（電圧制御発振器）２
３を制御し、ＶＣＯ２３はクロック（システムクロッ
ク：ｎｆＨ）を発生するとともに、同クロックは前記分
周器２４に供給され、同分周器２４でクロックは１／ｎ
に分周されｆＨが生成され、同ｆＨは前記位相差検出部
２１の第二の入力に帰還される。上記のシステムクロッ
クを生成するＰＬＬ回路に、例えば、図３の（イ）ある
いは、図４（イ）に示す、再生ヘッド切り換えによって
発生したスキューを含むＨ．ＳＹＮＣを入力すると、位
相差検出部２１は今までのｆＨとスキューを含むＨ．Ｓ
ＹＮＣとの位相差を検出し、その結果、ＰＬＬの収束時
定数に従い、ｆＨをスキューを含むＨ．ＳＹＮＣに、所
定時間後に位相ロックさせるように動作する。しかし、
一般には、上記位相ロックが完了するまで、１０数水平
ライン程度の期間（ロック時間）を要するので、上記位
相同期クロックを使用してビデオ信号処理をして作成し
た画像は、例えば、図６に示すような、表示画面の上部
が水平方向にずれて歪んだ絵となる問題があった。特
に、アンダースキャン表示されることが普通であるマル
チメディア対応パソコンの画面や、画面いっぱいに表示
するＰＤＰ（プラズマディスプレイ）などに、ＶＴＲの
再生映像を表示する場合、前記したスキューにより表示
画面上部が水平方向に大きく歪んだ状態となり、問題と
なっていた。
は、複数の再生ヘッドからの信号を切り換えているの
で、ヘッド切り換え時に信号の不連続点（スキュー歪
み）を生じる。例えば、図５に示すような従来のシステ
ムクロックを生成するＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅ
ｄ ｌｏｏｐ）回路では、ＶＴＲを再生したビデオ信号
を同期分離部２０で水平同期分離して、水平同期信号
（Ｈ．ＳＹＮＣ）を取り出し、同Ｈ．ＳＹＮＣを位相差
検出部２１の第一の入力に与えるとともに、第二の入力
に分周器２４の出力を入力する。一方、前記位相差検出
部２１の位相差に相応した出力信号はＬＰＦ（低域通過
フィルタ）２２に供給され直流電圧に変換され、前記Ｌ
ＰＦ２２の直流電圧出力でＶＣＯ（電圧制御発振器）２
３を制御し、ＶＣＯ２３はクロック（システムクロッ
ク：ｎｆＨ）を発生するとともに、同クロックは前記分
周器２４に供給され、同分周器２４でクロックは１／ｎ
に分周されｆＨが生成され、同ｆＨは前記位相差検出部
２１の第二の入力に帰還される。上記のシステムクロッ
クを生成するＰＬＬ回路に、例えば、図３の（イ）ある
いは、図４（イ）に示す、再生ヘッド切り換えによって
発生したスキューを含むＨ．ＳＹＮＣを入力すると、位
相差検出部２１は今までのｆＨとスキューを含むＨ．Ｓ
ＹＮＣとの位相差を検出し、その結果、ＰＬＬの収束時
定数に従い、ｆＨをスキューを含むＨ．ＳＹＮＣに、所
定時間後に位相ロックさせるように動作する。しかし、
一般には、上記位相ロックが完了するまで、１０数水平
ライン程度の期間（ロック時間）を要するので、上記位
相同期クロックを使用してビデオ信号処理をして作成し
た画像は、例えば、図６に示すような、表示画面の上部
が水平方向にずれて歪んだ絵となる問題があった。特
に、アンダースキャン表示されることが普通であるマル
チメディア対応パソコンの画面や、画面いっぱいに表示
するＰＤＰ（プラズマディスプレイ）などに、ＶＴＲの
再生映像を表示する場合、前記したスキューにより表示
画面上部が水平方向に大きく歪んだ状態となり、問題と
なっていた。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、ビデオ信号のスキュー歪みを検出
することに基づき、位相ロック時間を短縮できるスキュ
ー対応ＰＬＬ回路を提供することを目的とする。
鑑みなされたもので、ビデオ信号のスキュー歪みを検出
することに基づき、位相ロック時間を短縮できるスキュ
ー対応ＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、入力したビデオ信号を同期分離して、水平同期信号
を取り出す同期分離部と、前記同期分離部が出力した水
平同期信号に付加Ｈパルスを合成する合成部と、前記水
平同期信号を検出するとともに同水平同期信号のパルス
幅をクロックパルス幅に等しく形成したパルス列を出力
するエッジ検出部と、前記パルス列に基づきスキューを
検出しスキューパルスを生成する、あるいは付加Ｈパル
スを生成するスキュー検出部と、前記合成部の出力を入
力する第一の入力と帰還信号を入力する第二の入力とを
設けた位相差検出部と、前記位相差検出部が入力信号の
位相差に基づく出力信号を直流電圧に変換するＬＰＦ
と、同ＬＰＦの直流電圧出力を制御入力とし生成するシ
ステムクロックの発振周波数を制御されるＶＣＯと、同
ＶＣＯのシステムクロック出力を所定の分周値で分周
し、同分周結果を前記位相差検出部の第二の入力に帰還
させる分周器とでなる。
に、入力したビデオ信号を同期分離して、水平同期信号
を取り出す同期分離部と、前記同期分離部が出力した水
平同期信号に付加Ｈパルスを合成する合成部と、前記水
平同期信号を検出するとともに同水平同期信号のパルス
幅をクロックパルス幅に等しく形成したパルス列を出力
するエッジ検出部と、前記パルス列に基づきスキューを
検出しスキューパルスを生成する、あるいは付加Ｈパル
スを生成するスキュー検出部と、前記合成部の出力を入
力する第一の入力と帰還信号を入力する第二の入力とを
設けた位相差検出部と、前記位相差検出部が入力信号の
位相差に基づく出力信号を直流電圧に変換するＬＰＦ
と、同ＬＰＦの直流電圧出力を制御入力とし生成するシ
ステムクロックの発振周波数を制御されるＶＣＯと、同
ＶＣＯのシステムクロック出力を所定の分周値で分周
し、同分周結果を前記位相差検出部の第二の入力に帰還
させる分周器とでなる。
【０００５】
【作用】以上のように構成したので、スキュー検出部が
１水平走査線期間以内にスキューを検出する場合、前記
スキュー検出部はスキューパルスを分周器に供給し、同
分周器のカウント値をリセットさせることにより、次の
水平同期信号に位相ロックさせる。スキュー検出部が１
水平走査線期間以内にスキューを検出せず、かつ、次の
水平同期信号を検出しない場合、前記スキュー検出部は
付加Ｈパルスを合成部に供給し、同合成部はスキューを
含む水平同期信号に、前記付加Ｈパルスを合成する。
１水平走査線期間以内にスキューを検出する場合、前記
スキュー検出部はスキューパルスを分周器に供給し、同
分周器のカウント値をリセットさせることにより、次の
水平同期信号に位相ロックさせる。スキュー検出部が１
水平走査線期間以内にスキューを検出せず、かつ、次の
水平同期信号を検出しない場合、前記スキュー検出部は
付加Ｈパルスを合成部に供給し、同合成部はスキューを
含む水平同期信号に、前記付加Ｈパルスを合成する。
【０００６】
【実施例】以下、本発明によるスキュー対応ＰＬＬ回路
について、図を用いて詳細に説明する。図１は、本発明
によるスキュー対応ＰＬＬ回路の１実施例ブロック図で
ある。１はＶＴＲ等を再生して得たビデオ信号を同期分
離して、水平同期信号を取り出す同期分離部である。２
は、前記同期分離部１が出力した水平同期信号に供給さ
れた付加Ｈパルスを合成した付加水平同期信号を生成す
る合成部である。８は、前記同期分離部１が出力した水
平同期信号を検出するとともに同水平同期信号のパルス
幅をクロックパルス幅に等しく形成したパルス列を出力
するエッジ検出部である。７は、前記パルス列に基づき
スキューを検出しスキューパルスを生成する、あるいは
付加Ｈパルスを生成するスキュー検出部である。３は、
前記合成部２の出力を入力する第一の入力と第二の入力
とを設けた位相差検出部である。４は、前記位相差検出
部３が供給する入力信号の位相差に基づく出力信号を直
流電圧に変換するＬＰＦである。５は、同ＬＰＦ４の直
流電圧出力を制御入力とし生成するシステムクロックの
発振周波数を制御されるＶＣＯである。６は、同ＶＣＯ
５のシステムクロック出力を所定の分周値で分周し、同
分周結果を前記位相差検出部３の第二の入力に帰還させ
る、例えば、リセット端子を備えたカウンタでなる分周
器である。
について、図を用いて詳細に説明する。図１は、本発明
によるスキュー対応ＰＬＬ回路の１実施例ブロック図で
ある。１はＶＴＲ等を再生して得たビデオ信号を同期分
離して、水平同期信号を取り出す同期分離部である。２
は、前記同期分離部１が出力した水平同期信号に供給さ
れた付加Ｈパルスを合成した付加水平同期信号を生成す
る合成部である。８は、前記同期分離部１が出力した水
平同期信号を検出するとともに同水平同期信号のパルス
幅をクロックパルス幅に等しく形成したパルス列を出力
するエッジ検出部である。７は、前記パルス列に基づき
スキューを検出しスキューパルスを生成する、あるいは
付加Ｈパルスを生成するスキュー検出部である。３は、
前記合成部２の出力を入力する第一の入力と第二の入力
とを設けた位相差検出部である。４は、前記位相差検出
部３が供給する入力信号の位相差に基づく出力信号を直
流電圧に変換するＬＰＦである。５は、同ＬＰＦ４の直
流電圧出力を制御入力とし生成するシステムクロックの
発振周波数を制御されるＶＣＯである。６は、同ＶＣＯ
５のシステムクロック出力を所定の分周値で分周し、同
分周結果を前記位相差検出部３の第二の入力に帰還させ
る、例えば、リセット端子を備えたカウンタでなる分周
器である。
【０００７】本発明によるスキュー対応ＰＬＬ回路の動
作について、図２、図３、図４に従って説明する。図２
は、スキューパルスの発生および付加Ｈパルスの発生の
条件を説明する図である。同図において、２つの水平同
期パルスでなる１水平走査線期間について述べると、２
つ目の水平水平同期パルスは、例えば、ＶＣＯ５が４ｆ
ｓｃ（色副搬送波の４倍：１４．３２ＭＨｚ）のシステ
ムクロックであるとすると、１水平走査期間のカウンタ
（分周器６）の計数値は９１０となる位置に存在するこ
とになる。実際には、入力したＨ．ＳＹＮＣにジッタが
あるため、９１０±５程度の範囲が発生予想される期間
となる。図２の（Ａ）のケースでは、２つ目の水平同期
パルスは、前記発生予想される期間より前の位置（カウ
ンタの計数値は９０５未満）に発生しているので、この
水平同期パルスは信号の不連続点（スキュー歪み）であ
る。従って、この不連続点を検出した時点で、スキュー
パルスを生成するケースである。図２の（Ｂ）のケース
では、２つ目の水平同期パルスは、１水平走査期間およ
び、前記発生予想される期間以内に検出されないので、
２つ目の水平同期パルスを付加Ｈパルスとして、前記発
生予想される期間終了直後に生成するケースである。
作について、図２、図３、図４に従って説明する。図２
は、スキューパルスの発生および付加Ｈパルスの発生の
条件を説明する図である。同図において、２つの水平同
期パルスでなる１水平走査線期間について述べると、２
つ目の水平水平同期パルスは、例えば、ＶＣＯ５が４ｆ
ｓｃ（色副搬送波の４倍：１４．３２ＭＨｚ）のシステ
ムクロックであるとすると、１水平走査期間のカウンタ
（分周器６）の計数値は９１０となる位置に存在するこ
とになる。実際には、入力したＨ．ＳＹＮＣにジッタが
あるため、９１０±５程度の範囲が発生予想される期間
となる。図２の（Ａ）のケースでは、２つ目の水平同期
パルスは、前記発生予想される期間より前の位置（カウ
ンタの計数値は９０５未満）に発生しているので、この
水平同期パルスは信号の不連続点（スキュー歪み）であ
る。従って、この不連続点を検出した時点で、スキュー
パルスを生成するケースである。図２の（Ｂ）のケース
では、２つ目の水平同期パルスは、１水平走査期間およ
び、前記発生予想される期間以内に検出されないので、
２つ目の水平同期パルスを付加Ｈパルスとして、前記発
生予想される期間終了直後に生成するケースである。
【０００８】図３（ロ）、図４（ロ）により、スキュー
対応ＰＬＬ回路の位相ロック動作を説明する。図３
（ロ）に示すように、同期分離部１が分離し出力した水
平同期信号に基づき、エッジ検出部８がクロックパルス
幅のパルス列を出力する。スキュー検出部７が前記パル
ス列から１水平走査線期間以内のスキューを検出し、検
出時点でスキューパルスを、分周器６のリセットに供給
し、カウント値をリセットする。同分周器６はＶＣＯ５
が出力したシステムクロックを、例えば、９１０カウン
トし、同カウント値で出力信号を発生することにより、
正しい位置に水平パルスを生成でき、１水平走査線期間
後、直ちに位相ロックが完了する。図４（ロ）に示すよ
うに、１水平走査線期間以内のスキューが検出されず、
かつ、水平パルスが正しい位置に検出されない場合、ス
キュー検出部７は所定の位置に付加Ｈパルスを生成し、
同付加Ｈパルスを合成部２に供給する。スキュー検出部
７は、入力したパルス列から１水平走査線期間以内のス
キューを検出し、検出時点でスキューパルスを、分周器
６のリセットに供給し、カウント値をリセットする。同
分周器６はＶＣＯ５が出力したシステムクロックに基づ
き、前記図３（ロ）と同様にして、正しい水平パルスを
生成でき、２水平走査線期間以内に位相ロックが完了す
る。
対応ＰＬＬ回路の位相ロック動作を説明する。図３
（ロ）に示すように、同期分離部１が分離し出力した水
平同期信号に基づき、エッジ検出部８がクロックパルス
幅のパルス列を出力する。スキュー検出部７が前記パル
ス列から１水平走査線期間以内のスキューを検出し、検
出時点でスキューパルスを、分周器６のリセットに供給
し、カウント値をリセットする。同分周器６はＶＣＯ５
が出力したシステムクロックを、例えば、９１０カウン
トし、同カウント値で出力信号を発生することにより、
正しい位置に水平パルスを生成でき、１水平走査線期間
後、直ちに位相ロックが完了する。図４（ロ）に示すよ
うに、１水平走査線期間以内のスキューが検出されず、
かつ、水平パルスが正しい位置に検出されない場合、ス
キュー検出部７は所定の位置に付加Ｈパルスを生成し、
同付加Ｈパルスを合成部２に供給する。スキュー検出部
７は、入力したパルス列から１水平走査線期間以内のス
キューを検出し、検出時点でスキューパルスを、分周器
６のリセットに供給し、カウント値をリセットする。同
分周器６はＶＣＯ５が出力したシステムクロックに基づ
き、前記図３（ロ）と同様にして、正しい水平パルスを
生成でき、２水平走査線期間以内に位相ロックが完了す
る。
【０００９】
【発明の効果】以上説明したように、本発明はビデオ信
号のスキュー歪みを検出することに基づき、位相ロック
時間を短縮できるスキュー対応ＰＬＬ回路を提供する。
従って、このスキュー対応ＰＬＬ回路が生成したシクテ
ムクロックを映像信号処理に用いることにより、例え
ば、ＶＴＲの再生画像をアンダースキャン表示されるこ
とが普通であるマルチメディア対応パソコンや、画面い
っぱいに表示するＰＤＰ（プラズマディスプレイ）に表
示する場合、従来問題であったスキューにより表示画面
の上部の１０数水平ライン程度の期間にわたり大きく水
平方向に歪んだ状態が、最悪で２水平走査線期間以内に
改善され、高品位の映像が得られるメリットがある。
号のスキュー歪みを検出することに基づき、位相ロック
時間を短縮できるスキュー対応ＰＬＬ回路を提供する。
従って、このスキュー対応ＰＬＬ回路が生成したシクテ
ムクロックを映像信号処理に用いることにより、例え
ば、ＶＴＲの再生画像をアンダースキャン表示されるこ
とが普通であるマルチメディア対応パソコンや、画面い
っぱいに表示するＰＤＰ（プラズマディスプレイ）に表
示する場合、従来問題であったスキューにより表示画面
の上部の１０数水平ライン程度の期間にわたり大きく水
平方向に歪んだ状態が、最悪で２水平走査線期間以内に
改善され、高品位の映像が得られるメリットがある。
【図１】本発明によるスキュー対応ＰＬＬ回路の１実施
例ブロック図である。
例ブロック図である。
【図２】本発明によるスキューパルスの発生および付加
Ｈパルスの発生の条件を説明する図である。
Ｈパルスの発生の条件を説明する図である。
【図３】スキューが１水平走査線期間以内に存在する場
合の、従来のＰＬＬ回路の位相ロック動作と、本発明に
よるスキュー対応ＰＬＬ回路の位相ロック動作とを説明
するタイムチャートである。
合の、従来のＰＬＬ回路の位相ロック動作と、本発明に
よるスキュー対応ＰＬＬ回路の位相ロック動作とを説明
するタイムチャートである。
【図４】スキューが１水平走査線期間以内に存在しない
場合の、従来のＰＬＬ回路の位相ロック動作と、本発明
によるスキュー対応ＰＬＬ回路の位相ロック動作とを説
明するタイムチャートである。
場合の、従来のＰＬＬ回路の位相ロック動作と、本発明
によるスキュー対応ＰＬＬ回路の位相ロック動作とを説
明するタイムチャートである。
【図５】従来のシステムクロックを生成するＰＬＬ回路
の１実施例ブロック図である。
の１実施例ブロック図である。
【図６】従来のシステムクロックを生成するＰＬＬ回路
を使用してビデオ信号処理をした場合の歪んだ絵の表示
画面例である。
を使用してビデオ信号処理をした場合の歪んだ絵の表示
画面例である。
１ 同期分離部 ２ 合成部 ３ 位相差検出部 ４ ＬＰＦ ５ ＶＣＯ ６ 分周器 ７ スキュー検出部 ８ エッジ検出部 ２０ 同期分離部 ２１ 位相差検出部 ２２ ＬＰＦ（低域通過フィルタ） ２３ ＶＣＯ（電圧制御発振器） ２４ 分周器
Claims (2)
- 【請求項１】 入力したビデオ信号を同期分離して、水
平同期信号を取り出す同期分離部と、前記同期分離部が
出力した水平同期信号に付加Ｈパルスを合成する合成部
と、前記水平同期信号を検出するとともに同水平同期信
号のパルス幅をクロックパルス幅に等しく形成したパル
ス列を出力するエッジ検出部と、前記パルス列に基づき
スキューを検出しスキューパルスを生成する、あるいは
付加Ｈパルスを生成するスキュー検出部と、前記合成部
の出力を入力する第一の入力と帰還信号を入力する第二
の入力とを設けた位相差検出部と、前記位相差検出部が
入力信号の位相差に基づく出力信号を直流電圧に変換す
るＬＰＦと、同ＬＰＦの直流電圧出力を制御入力とし生
成するシステムクロックの発振周波数を制御されるＶＣ
Ｏと、同ＶＣＯのシステムクロック出力を所定の分周値
で分周し、同分周結果を前記位相差検出部の第二の入力
に帰還させる分周器とでなり、前記スキュー検出部は水
平同期信号に続く１水平走査線期間以内にスキューを検
出した場合、スキューパルスを分周器へ出力し、前記１
水平走査線期間以内にスキューを検出せず、かつ、次の
水平同期信号を検出しない場合、付加Ｈパルスを合成部
へ出力するようにしたことを特徴とするスキュー対応Ｐ
ＬＬ回路。 - 【請求項２】 前記 スキュー検出部は次の水平同期信号
の発生予想期間が終了直後に付加Ｈパルスを出力するこ
とを特徴とした請求項１記載のスキュー対応ＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06016460A JP3085505B2 (ja) | 1994-02-10 | 1994-02-10 | スキュー対応ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06016460A JP3085505B2 (ja) | 1994-02-10 | 1994-02-10 | スキュー対応ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226922A JPH07226922A (ja) | 1995-08-22 |
| JP3085505B2 true JP3085505B2 (ja) | 2000-09-11 |
Family
ID=11916868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06016460A Expired - Fee Related JP3085505B2 (ja) | 1994-02-10 | 1994-02-10 | スキュー対応ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339861B2 (en) * | 2003-04-21 | 2008-03-04 | Matsushita Electric Industrial Co., Ltd. | PLL clock generator, optical disc drive and method for controlling PLL clock generator |
-
1994
- 1994-02-10 JP JP06016460A patent/JP3085505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226922A (ja) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070707 Year of fee payment: 7 |
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