KR950007898B1 - 텔레비젼 디스플레이 장치 - Google Patents

Abstract

내용 없음.

Description

텔레비젼 디스플레이 장치

제1도 및 제2도는 발명을 실시하는 텔레비젼 수상기의 블럭도.

제3도는 제1도 및 제2도의 수상기에 관련된 타이밍도.

제4도는 제1도 및 제2도의 수상기에 사용되는 스큐 측정장치의 상세 블럭도.

제5도는 제4도의 장치에 관련된 타이밍도.

제6도는 제1도 및 제2도의 수상기에 사용되는 지연 장치의 블럭도.

제7도는 제1도 및 제2도의 수상기에 사용되는 대안의 스피드업(속도상승) 메모리 아키텍쳐의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 안테나 12 : 튜너

IF : 증폭기 및 비데오 검출 유니트 14 : A/D변환기

18 : 비데오 처리 유니트 10 : 버스트 고정 클럭

22 : 동기 분리기 24 : 플리커 감소 처리기

26 : D/A변환기 및 매트릭스 유니트 30 : 디스플레이

32,34 : 수평, 수직처리 유니트

본 발명은 텔레비젼 디스플레이 장치에 관한 것으로서, 특히, 플리커(flicker)를 감소시키기 위해 정렬된 하나 이상의 필드 메모리를 사용하여 표시된 영상의 필드 주파수를 증가시키는 장치에 관한 것이다.

텔레비젼 디스플레이 장치에 필드 플리커의 감지 한계는 플리커 주파수 및 디스플레이의 밝기의 함수이다. 플리커가 비교적 높은 필드 주파수 시스템(예를 들어, NTSC-60Hz)에서 조차 인지 가능하며, 더 낮은 필드 주파수 시스템(예를 들어, PAL-50Hz)에서 명백히 못마땅한 점까지 디스플레이의 밝기가 증가되어 왔다. 이와 같은 문제점에 대한 해결책은 Load등의 1982년 3월 30일에 특허 허여된 발명의 명칭이 "텔레비젼 디스플레이 시스템"인 미국 특허 제4,322,750호에서 기술된 바와 같이 필드 주파수를 두배로 하고 표시된 영상의 라인 주파수를 두배(또는 4배)로 하는 것이다. 상기 특허의 예에서, 비데오 입력 신호는 필드 메모리내에 기억된다. 각 기억 필드는 상기 메모리로부터 두번 복구되거나 "판독"되어 입력 비데오 신호의 두배의 라인 주파수 및 두배의 필드 주파수로 주사된 디스플레이상에 표시된다.

상기 특허의 시스템에서, 메모리 판독 및 기록 클럭은 동기 분리기 회로(sync separator circuit)의 출력으로부터 유도된다. 특정 응용에 있어서, 메모리 판독 및 기록 클럭을 칼라 서브 캐리어 기준 주파수의 배수로 고정(동기) 시킴으로써, 간단히 채도 복조(chroma demodulation)되며, 크로스-칼라 효과(cross color effect) 및 표시된 영상내의 다른 바람직하지 않은 아티팩트(artifact)의 가능성을 감소시키는 것이 바람직하다.

그러나, 여기서 인식화 바와 같이, 플리커 감소 시스템에서 "버스트-고정(burst-locked)" 클럭킹(clocking)을 사용하면, 비데오 입력 신호가 "비-표준"형태일 때, 표시된 영상내에 바람직하지 못한 영상 아티팩트가 유발될 수 있다. 여기에서 사용된 "비-표준"형태의 비데오 입력 신호란 칼라 서브 캐리어 주파 수대 수평 라인 주파수의 비가 특정 방송 표준(예, NTSC표준에서 227.5)과 정화히 일치하지 않는 비데오 신호를 의미한다. 예로, 여기에서 비데오원이 비데오 디스크 플레이어, 비데오 카세트 레코더, 비데오 "게임"유니트 또는 다른 "비-표준"원인 경우, 버스트/라인-주파수비는 매우 크게 변화할수 있다. 따라서, 수평 라인 주기에서 비데오 샘플(픽셀)의 수는 일반적으로 910(4fsc 기록 클럭으로 가정한 경우)이 아니다. 즉, 한 수평 라인 주기내에 포함된 4fsc 클럭 주기의 수는 표준과 다르며, 이러한 차이에 의해서 한개의 픽셀에는 표준과 다른 미소부분을 포함하게 된다.

표준(910)과 라인당 샘플(픽셀) 수의 편차는 다루기 어려운데, 이는 샘플링 신호 클럭 위상이 입력 수평 동기 신호 위상보다 선행하고 있기 때문이다. 이와 같은 선행 또는 "위상-슬립(phase slip)" 또는 "스큐(skew)"의 영향으로 수평 타이밍 에러가 각 필드 주사를 통해 누적된다. 또한, 디스플레이를 위해 코히어런트(coherent) 8FSC 판독 클럭이 2배의 (2H) 표준 주파수 편향에 사용되는 플리커 감소 시스템에 있어서, 2H 편향에 대해 8FSC 판독 클럭의 선행은 1H 입력 비데오 신호에 대한 4FCS(기록) 클럭 선행의 두배가 될 것이다. 이와 같은 문제는 임의의 조건동안 필드의 간격에 걸쳐 라인의 12% 이상 누적된 수평 타이밍 에러를 야기시키거나 임의의 라인간에 완전한-픽셀 타이밍 불연속성을 야기시킬 수 있다. 이와 같은 가시 효과는 영상 스큐, 래기드 엣지(ragged edge) 또는 다른 바람직하지 못한 아티팩트로서 나타난다.

상술한 내용을 고려하여 보면, 종래의 시간축 보정 장치(time-base corrector : TBC)를 갖는 플리커 감소 처리기(FRP)에서 스피드업(속도-상승)(speed-up)전에 비데오 신호를 미리 처리하는 방법을 고려해볼 수 있다. 비데오 테이프 레코더(VTR)에 사용하기 적합한 시간축 보정 장치는 여기서 참고로 인용되고 있는 이또(Ito)등에 의한 미합중국 특허원 제4,249,198호 및 가또(Kato)의 미합중국 특허원 제4,443,821호에 언급되어 있다. 이또 등에 의한 특허에서, 비동기 VTR에 의해 제공된 디지탈화된 비데오 신호는 TBC메모리(한 필드)내에 기억되며, 기억 위치와 비데오 신호의 기억 이전의 지연은 입력 비데오 동기 신호 성분 및 일정한 기준 신호(예 "하우스 동기(house synch)")간의 위상차에 응답하여 제어된다. 가또의 TBC는 특히 VTR재생 신호의 라인간 속도 에러를 보정한 것이며, 메모리내에 기록된 비데오 신호의 연속 라인에서 속도 에러를 검출하기 위한 속도 에러 검출기를 포함하고 있다. TBC메모리의 출력에서 샘플 레별 보상기(sample level compensator)는 검출된 속도 에러의 함수로서 메모리로부터 판독된 비데오 샘플(픽셀)의 레벨을 조정하는데, 판독 샘플의 레벨은 판독 샘플이 속도 에러가 없을 때 판독시 갖는 레벨과 동일하게 수정된다.

종래의 시간축 보정 기술을 사용하여도 플리커 감소 비데오 디스플레이 시스템에서 발생하는 타이밍 문제를 해결하지 못한다. 플러커 감소 시스템에서의 문제는 시간축 에러(예 "지터")이외의 문제점을 포함하고 있다. 즉, 문제점이란, 라인당 픽셀의 수는 변동이 있는 비-표준 신호를 포함하며, 이러한 변동이 스피드업 메모리의 2배의 판독에 의해 종배된다는 것이다. 상술된 문제는 종래의 시간축 보정 장치에서는 존재하지 않는데, 이는 종래의 시간축 보정 장치에서 각 라인은 단지 한번 판독되며 동일한 속도로 각 라인이 기록되기 때문이다. 간단하게 말하면 플리커 감소 디스플레이 시스템에서, 필드 메모리는 두번 판독되며, 제2판독 동작에 대한 보정이 제1 2 판독 사이클동안에 필요한 것보다 한라인 한라인에서 다르게 될수 있으며, 각 판독 동작은 픽셀 간격의 일부분인 비데오 지연 보상을 필요로 한다. 또한, 비-보정 상태로 남아 있다면, 비-표준 신호에 기인한 라인당 픽셀 수의 변화에 의해 야기된 판독 에러는 전술한 바와 같이 누적하는 경향이 있다.

본 발명의 원리는 클럭원이 판독 및 기록 신호를 소정의 라인 및 필드 주파수를 가진 비데오 입력 신호의 적어도 한 필드를 저장하고 소정 필드 주파수의 N-배인 필드 주파수 및 소정 라인 주파수의 적어도 N-배인 라인 주파수를 갖는 비데오 출력 신호를 제공하도록 저장된 신호를 복구하는 메모리 수단에 공급하도록 결합되는 형태의 플리커 감소 시스템에 바람직하게 적용된다.

본 발명의 제1양상에 따르면, 비데오 입력 신호를 비데오 입력 신호의 칼라 서브 캐리어 성분의 주파수의 정수배로 클럭 신호를 동기시키는 클럭원에 인가시키기 위한 수단이 제공된다. 스큐 발생기 수단은 기록 클럭 신호 및 비데오 입력 신호의 수평 동기 성분에 응답하여 기록 클럭 스큐 지시 신호 및 판독 클럭 지시 신호를 공급한다. 메모리 수단에 연결된 지연수단에 의해 비데오 출력 신호에는 스큐 지시 신호간의 차이의 함수로서 유효한 지연이 부여된다.

본 발명의 일 실시예에서, 비데오 입력 신호는 기록 클럭 스큐 지시 신호의 역함수로서 지연되며, 비데오 출력 신호는 판독 클럭 스큐 지시 신호의 정함수로서 지연된다.

본 발명의 다른 실시예에서, 메모리내에 비데오 입력신호와 함께 기록 클럭 스큐 지시 신호를 저장하기 위한 수단이 제공된다. 저장된 기록 클럭 스큐 지시 신호는 메모리로부터 재생되어 판독 클럭 스큐 지시 신호와 결합되어 비데오 출력신호의 지연을 제어하기 위한 차신호를 형성한다.

이하 도면을 참조하여 본 발명을 더욱 상세히 설명할 것이다.

제1도의 수상기는 종래 디자인 튜너, IF증폭기 및 비데오 검출 유니트(12)를 거쳐 아날로그-디지탈 변환기(14)의 입력에 연결된 안테나(ANT) 입력단잘(10)를 포함하고 있다. 유니트(12)는 단자(10)에 인가된 RF변조 비데오 신호를 처리하여 A/D변환기(14)에서 디지탈 형태(신호 S2)로 변환된 기저대(baseband) 아날로그 비데오 신호 S1을 공급한다. RF신호는 안테나, 테이프레코더, 비데오게임, 컴퓨터 또는 다른 소스에 의해 제공된다. 보조(AUX) 입력단자(16)는 기저대 비데오 출력을 제공하는 수단을 갖는 소스로부터 아날로그 기저대 비데오 신호 S1'을 얻기 위해 제공된다.

디지탈화된 비데오 신호 S2는 종래 디자인의 비데오 처리 유니트(18)에 인가되는데, 상기 비데오 처리 유니트(18)는 색분리, 휘도피킹, 콘트라스트 제어, 휴(hue) 및 포화 제어등과 같은 여러가지 처리 기능을 제공한다. 처리된 비데오 신호 S3은 버스크 고정클럭(20), 동기 분리기(22), 플리커 감소 처리기(FRP)(24)(점선으로 표시)에 인가된다. 클럭부(20)는 동기 분리기(22)에 의해 제공된 수평 동기 펄스 FH에 의해 키이(Key)된 위상 동기 루프(PLL)를 구비하여 비데오 신호 S3의 칼라 서브캐리어 성분(버스트) 주파수의 8배와 4배로 동기된 주파수를 갖는 판독(FR) 및 기록(FW) 클럭 신호를 제공한다. NTSC 및 PAL 표준 비데오 입력 신호의 경우, 4FSC기록 클럭 주파수는 각각 14.318MHz와 17.734MHz이다. 판독클럭 주파수(8FSC)는 본 발명의 예에서 기록 클럭 주파수의 두배이며, 디스플레이 수평(라인) 및 수직 필드 주파수는 입력 비데오 라인 및 필드 주파수의 2배이다.

비데오 신호S3의 필드 주파수는 설명되는 바와 같이 스피드업 메모리(50)에 의해 플리커 감소 처리기(24)에서 두배로 된다. 즉, 메모리(50)는 각각의 입력 필드를 저장하고, 한개의 필드가 저장될 때, 먼저 저장된 필드는 복구되거나 두번 "판독"함으로써 비데오 출력 신호(S4)의 필드 주파수는 2배가 된다. 각 입력 필드의 시간 간격동안 두개의 출력 필드가 발생기 때문에, 비데오 출력 신호의 라인 주파수는 2배가 된다. 각 필드에서 라인의 수를 두배로 하는 것이 필요한 경우에는, 비데오 출력 신호의 라인 주파수는 4배가 될 것이다.

비데오 출력 신호 S4는 디스플레이 유니트(30)에 인가하기 위해 신호 S4를 아날로그 R, G, B형태로 변환하는 종래의 D/A변환기 및 매트릭스 유니트(26)에 인가된다. 수평 및 수직 처리 유니트(32)(34) 각각은 동기 분리기(22)에 의해 발생된 정규 라인 주파수(FH) 및 필드 주파수(FV) 동기 신호의 주파수를 두배로 하고, 디스플레이 스위프(sweep)를 두배의 필드 주파수 비데오 출력 신호(S4)와 동기시키기 위해 두배의 신호 2FH, 2FV를 디스플레이(30)에 공급한다. 플리커 감소 처리기(24)에서 필드를 반복함으로써 필드 주파수가 두배가 되기 때문에, 표시된 영상의 필드당 라인의 수는 변화되지 않는다. 따라서, 표시된 영상의 주직 및 수평 해상도는 변화되지 않으나 필드가 두번 표시되기 때문에 플리커 주파수가 두배로 된다. PAL 및 NTSC 표준 신호의 경우, 플리커 주파수는 100Hz와 120Hz로 각각 증가된다. 이들 주파수는 실제적으로 인가 가시계(human visual system)한도를 초과하며, 따라서, 표시된 영상은 모든 실용적인 목적에는 적합치 않은 플리커로 나타날 것이다. 상술된 미국 특허 제4,322,750호의 플리커 감소 시스템에서, 스피드업 메모리는 비데오 입력 신호의 동기 성분으로부터 유도된 클럭 신호를 수신한다. 따라서, 메모리내에 저장된 각화소(이후에는 픽셀이라 한다)는 동기 신호에 고정된 수평 관계를 가지며, 따라서 시스템은 동기와 관련하여 클럭의 위상 에러(스큐)에 영향을 받지 않는다. 그러나, 제1도의 시스템 클럭부(20)는 버스트에 동기되며, 따라서, 시스템은 클럭 스큐에러에 민감하게 되는데 이는 입력 신호가 입력 동기에 대해 한 위상으로 스피드업 메모리내에 저장되며, 상기 메모리로부터 재생되며 디스플레이 동기에 대해 다른 위상으로 표시되기 때문이다. 만일 보정이 이루어지지 않는다면, 스큐 에러는 임의의 라인에서 래기드수직 엣지, 픽셀, 오정열, 전 픽셀의 불연속과 같은 바람직하지 못한 가시적 아티팩트로 된다.

본 발명의 예에서, 기록 클럭의 스큐 에러는 스피드업 메모리(50)내에 비데오 입력 신호 S3를 저장하기 전에 보정되며, 판독 클럭 신호 FR의 스큐 에러는 저장된 각 라인의 판독시 보정된다.

플리커 감소 처리기(24)의 스피드업 메모리(50)는 한쌍의 필드 메모리(52)(54)와 입력, 출력부(56a)(56b)를 갖는 4극 2포지션 스위치로 구성된다. 도시된 스위치 위치에 있어서, 입력부(56a)는 기록 클럭 신호 FW를 메모리(52)에 인가시키고, 비데오 입력 신호를 지연유니트(60)를 거쳐 메모리(52)에 결합시킴에 따라 비데오 입력 신호 S3가 메모리(52)내에 저장되며, 유니트(60)에 의해 제공된 지연에 비례하여 신호 S3가 기록 스큐 보정된다. 동시에, 스위치부(56b)는 판독 클럭(FR)을 필드 메모리(54)에 인가하며, 메모리(54)의 출력을 다른 지연 유니트(62)를 거쳐 D/A 및 메트릭스 유니트(26)에 결합시키며, 따라서 지연 유니트(62)의 지연에 비례하여 신호 S4가 판독 스큐 보정된다. 이와 같은 처리는 신호 S3의 전체필드가 메모리(52)내에 저장되어, 메모리(54)내에 미리 저장된 필드가 두번 판독될 때까지 라인마다 계속된다. 다음, 스위치부(56a)(56b)의 위치는 반전되고, 메모리(54)내에 저장되고 메모리(52)로부터 복구된 미리 저장된 비데오 입력 신호에 따라 상기 처리가 반복된다.

지연 유니트(60)에 의해 비데오 입력 신호 S3에 부여된 지연은 수평 처리 유니트(32)에서 측정되어 이후 설명되는 바와 같이 래치(70)에 저장된 기록 클럭 스큐의 값과 역관계의 지연이다. 역 관계는 래치(70)내에 저장된 스큐데이타 워드를 상수(이 에에서는 32)에서 감산하는 감산기(72)에 의해 얻어지며, 감산결과의 차신호는 유니트(60)의 지연을 제어하기 위해 공급된다. 상기 수 "32"는 설명되는 바와 같이, 기록 클럭의 1사이클의 주기에 대응한다. 이처럼, 기록 클럭 스큐가 증가될 때, 감산기(72)의 출력은 감소되며, 따라서 상기 스큐에 비례하여 시간에 따라서 신호 S3이 진행한다.

일예로서, 라인의 시작에서 기록 클럭 스큐가 1/4픽셀의 경우, 유니트(60)의 지연은 그의 초기 지연보다, 1/4픽셀씩 감소되며, 그에 의해 속도 스피드업 메모리(50)에 저장된 신호 S3의 라인은 "디-스큐(de-skewed)"될 것이다. 즉, 상기 라인은 수평 동기와 관련하여 제로의 스큐로 저장될 것이다. 따라서, 저장된 모든 라인은 비데오 입력 신호에 대해서 어떠한 스큐도 갖지 않을 것이다.

기록 스큐 정보는 비데오 입력 신호 S3(제3도의 파형 b 및 c도 참조)의 수평 동기 성분의 중심 앞에 있는 최종 기록 펄스의 선두 구간(리딩 엣지 : leading edge) 사이의 시간 간격을 나타내는 5비트의 워드로 이루어진다. 이러한 시간차가 기록 클럭 주기의 1사이클의 일부분으로 표현된다. 그러므로, 스큐의 5비트 표현은 30초의 1기록 클럭 주기에 의하여 스큐에러를 표현하고 있다. 이는 제3도에 도시되는데, 여기에서, 파형 a는 신호 S3의 수평 라인 간격을 나타내며, 파형 b는 신호 S3의 수평 동기 성분을, 파형 c는 4FSC 기록 클럭 신호 FW를 나타낸다. 기록 클럭(c)의 포지티브 전이(상방 화살표)와 신호 S3(b)의 수평 동기의 중심간의 시간 간격은 도면에서 "1차 스큐(primary skew)"로 표시되는데, 이는 상기 "1차 스큐"가 플리커 감소 처리기에서 2가지 목적으로 사용되기 때문이다. 먼저, 1차 스큐는 기록 클럭의 직접 측정된 스큐이며 모든 기록 클럭 스큐 보정을 위해 사용된다. 비데오 입력 신호 S3의 각 라인이 스피드 업 메모리(50)내에 저장됨에 따라, 상기 라인은 래치(70)내에 저장된 "1차"스큐값에 의해 증가되며, 따라서, 각 저장된 라인은 신호 S3의 수평 동기에 일정한 시간 관계를 갖는다.

"1차" 스큐 데이타의 제2기능은 지연 유니트(62)에 의한 판독 스큐 보정에 대한 기본을 제공하는 것이다. 지연 유니트(60)는 기록 클럭 스큐에 대해 비데오 입력 신호 S3을 단지 "디-스큐(de-skew)"한다는 점을 상기하라. 그러나, 판독 클럭 신호 FR은 비-표준 신호가 수신될 때 디스플레이(30)의 두배의 라인-주파수 수평 편향에 대해 스큐된다. 스피드업 메모리(50)로부터의 각 라인 판독은 디스플레이(30)의 두배의 라인 주파수 편향에 대한 판독 클럭의 스큐와 동일한 양만큼 지연 유니트(62)에 의해 지연된다. 그렇기 때문에 판독 클럭 스큐는 임의의 수단에 의하여 결정되어야만 한다. 예로, 이는 예를들어, 디스플레이(30)에 공급된 두배의 라인-주파수 수평 동기 신호(2-FH)에 대한 판독 클럭의 스큐를 직접 측정하므로써 행해질수 있다. 그러나, 제1도의 예에서, 판독 클럭 스큐는 직접 측정되는 것이 라기 보다는 기록 클럭 스큐로부터 유도된다.

상세하게 설명하자면, 처리기(32)에서 발생된 "1차" 스큐신호는 상술된 바와 같이 기록 클럭의 스큐를 나타낸다. 판독 클럭은 기록 클럭 주파수의 두배로 동작한다. 따라서, 두배의 라인-주파수 편향에 대한 판독 클럭 스큐는 기록 클럭 스큐에 대해 예측 가능한 관계를 갖는다. 특히, 기록 사이클의 시작에서 스피드 업 메모리(50)로부터 복구된 각 라인의 판독 스큐는 기록 또는 "1차" 스큐의 값의 2배와 같다. 이는 판독 클럭주기가 기록 클럭주기의 1/2과 같이 때문에 이루어진다. 그러므로, 소정 값의 기록 스큐 에러는 기록 스큐 에러는 기록 동작의 처음 1/2동안 각 라인(즉, 제3도의 라인M과 M+2) 판독 스큐 에러를 나타내기 위해 두배가 될 필요가 있다.

메모리(50)는 메모리가 기록되는 것보다 두배 빠르게 판독된다. 만일 모든 판독 스큐 에러를 수집하기 위해 측정된 기록 스큐 또는 "1차" 스큐를 사용한다면, 한라인 걸러 각각의 라인(제4도의 M+1, M+3)은 누적된 스큐의 한개 라인의 값어치씩 변위됨으로써 표시된 영상의 톱니형 엣지 효과(serrated edge effect)가 발생된다. 이와 같은 문제는 두배의 라인 주파수 편향에 대해 기록 클럭 스큐를 측정하고 각 기록 동작의 중간에서 시작하는 표시 라인(즉, M+1, M+3 등등)용 판독 클럭 스큐에 도달되도록 상기 측정한 값을 두배로 하므로써 해결된다.

판독 클럭 스큐의 평가는 처리기(32)내의 산술 회로에 의해 수행되며, "2차"스큐로 언급된다. 상기 계산은 입력 수평 동기 펄스의 주기를 측정하고, 2-FH 편향 펄스의 주기를 갖도록 하기 위해 상기 주기를 2로 나누고, 상기 결과를 기록 클럭 스큐에 가산시키므로써 유니트(32)에서 이루어진다. 상기 합의 일부분은 하나의 기록 동작의 제2절반부동안 메모리(50)로 부터의 모든 라인(M+1, M+3 등등)의 2-FH편향에 대한 판독 클럭의 스큐를 나타낸다. 상기 "2차" 스큐 데이타는 1차 스큐 데이타와 교대로 래치(80)내에 저장되어 판독 스큐에 비례하여 직접 유니트(62)의 지연을 제어한다. 1차 스큐는 라인 M, M+2동안 래치(80)내에 저장되며, 2차 스큐는 라인 M+1, M+3동안 저장된다.

1차 및 2차 스큐값이 판독 클럭이 아닌 기록 클럭의 측정치로부터 유도되기 때문에 , 이들 스큐값은 지연 유니트(62)에 의해 비데오 출력 신호 S4에 부여된 지연을 결정할 때 두배로 되어야만 한다.

처리기(32)에 의해 제공된 1차 및 2차 스큐 데이타는 래치(70)(80)에 저장하기 위해 처리기(24)에 직접 결합된다. 병렬 형태로 행해지는 경우에는 다수의 도체가 필요하다. 수평처리 유니트(32)는 시분할 다중화 된 형태의 1차 및 2차 스큐데이타를 단일 도체(33)를 거쳐 플리커 감소 처리기(24)로 전송시키므로써 상기 문제점을 피한다. 데이타 포맷은 제3도의 파형 d로 도시된다. 라인 M, M+2에 대한 1차 스큐 데이타는 두개의 클럭 사이클동안 단일 파형의 저레벨로 식별된다. 이와 같은 "프리엠블"다음에는 1차 스큐 데이타를 나타내는 5비트 워드가 수반된다. 2차 스큐 데이타는 라인 M+1, M+3의 시작에서 전송된다. 그러나, 상기 2차 스큐 데이타는 그것이 2차(계산된) 스큐 정보인가를 확인하기 위해 한개의 클럭 사이클 플리앰블 보다 선행한다. 스큐 데이타의 타이밍은 비데오 입력신호(S3)의 수평 동기 성분의 중심에 앞서 마지막 기록 클럭 펄스의 상승 구간에서 발생하는 "프리앰블" 펄스의 네가티브 전이에 의해 제공된다.

스큐 데이타는 디멀티플렉스되고, SIPO(serial-in-parallel-out) 레지스터(90), 펄스폭 검출기(92), 및 두개의 입력 OR게이트(94)에 의해 처리기(24)내의 래치(70)(80)내에 저장된다. 레지스터(90)는 직렬 스큐 데이타를 병렬 형태로 변환시켜, 병렬 데이타를 버스(91)를 거쳐 판독 및 기록 래치의 입력에 공급한다. 펄스폭 검출기(92)는 데이타의 프리앰블이 P(1차) 또는 S(2차) 인가를 확인한다. 검출기(92)의 "P"출력은 기록 래치의 클럭 입력에 직접 인가된다. P 및 S출력은 OR게이트(94)를 거쳐 판독 래치(80)의 클럭 입력에 인가된다. 따라서, 제3도의 파형 e로 도시된 바와 같이, 1차 스큐 데이타는 스피드업 메모리(50)내에 기록된 각 라인의 시작에서 기록 래치(70)내에 저장된다. 파형 f로 도시된 바와 같이, 1차, 2차 스큐 데이타는 판독 래치(80)내에 교대로 저장된다. 1차 스큐 데이타는 각 기록 동작의 처음 절반동안 판독되는 모든 라인(M, M+2 등등)의 출력신호의 스큐를 보정하기 위해 사용된다. 2차 스큐 데이타는 각 기록 동작의 제2절반동안 판독되는 모든 라인(M+1, M+3 등등)의 출력 신호의 스큐를 보정하기 위해 사용된다. 멀티플레스된 스큐데이타를 수반하는 타이밍 엣지는 메모리(50)에 대한 판독어드레스 카운터(도시되지 않음)를 리세트하여 각 라인에 대해 판독 동작을 초기화시키도록 하는데 사용된다.

제1도의 시스템을 구현할 때, 상승한 바와 같이, 비데오 입력 신호 S3과 비데오 출력 신호 S4모두에 일부분의 클럭 주기 지연을 부여시킬 필요가 있다. 이를 위해 지연 유니트(60)(62)는 제6도에 도시된 바와 같이 2-점 선형 보간장치(two-point linear inerpolator)에 구성된다. 지연되어질 비데오 신호(S3 또는 S4)는 증배기(600)를 거쳐 가산기(602)의 제1입력에, 그리고 캐스케이드(종속) 접속된 증배기(604) 및 지연 래치(606)를 거쳐 가산기(602)의 다른 입력에 인가된다. 래치(606)는 하나의 클럭 주기 지연을 제공한다(즉, 신호 S3에 대해서는 70ns, 신호 S4에 대해서는 35ns). 증배기 상부(K, 1-K)는 스큐 데이타에 정비례(K)하여 증배기(604)의 이득을 변화시키고, 스큐 데이타에 역비례(1-K)하여 증배기(600)의 이득을 변화시키는 ROM(608)에 의해 제공되며, 이에 의해 가산기(602)에서 가산된 신호와 지연되지 않은 신호의 비는 스큐 데이타의 값에 의해 제어된다. 예로, 스큐 데이타가 제로일 때, K의 값은 제로이며, 입력 신호는 증배기(600) 및 가산기(602)를 통해 지연없이 출력으로 통과한다. K가 증가함에 따라 많은 지연 신호와 적은 지연되지 않은 신호가 가산되어 출력 신호의 지연이 증가된다. 한계(IK=1)에서, 모든 입력 신호는 지연 래치(606)를 통해 출력으로 전송되며, 따라서, 신호는 하나의 완전한 주기의 클럭만큼 지연된다.

상술된 바와 같이 보간 장치에 의해 비데오 신호가 지연될 때, 상기 신호는 반드시 보간 에러에 영향을 받게될 것이다. 제1도의 시스템에서, 비데오 신호는 스피드업 메모리(50)에 저장되기 전에 지연되어 기록클럭 스큐 에러를 보정하며, 비데오 신호가 메모리로부터 재생되어 판독 클럭 스큐 에러를 보정할 때 다시 지연된다. 보간기에 의해 지연이 제공된다면, 보간 에러는 누적된다. 이와 같은 문제점은 메모리(50)내의 비데오 신호의 스피드 업에 이어 클럭 스큐 보정을 위한 모든 지연을 제공하므로써 제2도의 시스템에는 회피하고 있다.

제2도에서, 기록 클럭 스큐는 비데오 신호 S3에 따라 스피드업 메모리내에 저장되며, 상수를 가산하고 기록 클럭 스큐를 감산하는 산술 연산은 스큐 데이타가 메모리로부터 복구될 때 스피드업에 이어 행해진다. 이로써 기록 및 판독 클럭 스큐 데이타는 지연 유니트(62)를 제어하도록 결합되며, 따라서 비데오 스피드업 이전에 보간을 행할 필요가 없어, 바람직한 보간 에러의 감소가 이루어진다.

상세하게, 래치(70)(80)는 상술된 바와 같이 판독 및 기록 클럭 스큐 데이타를 저장한다. 기록 클럭 스큐 데이타는 비데오 입력 신호 S3와 결합되어 멀티플렉스 스위치(74)에 의해 스피드업 메모리(560)내에 저장된다. 상기 멀티프렉스 스위치는 비데오 신호 S3의 수평 귀선 소거 간격(horizontal blanking interval)내에 기록 스큐 데이타를 삽입시키기 위해 라인 주파수(FH)로 동작한다. 이와 같은 스피드업 메모리(50)내에 스큐 데이타를 저장시키는 방법은 스큐 데이타가 귀선 소거 간격 동안 비데오 데이타로 대치되기 때문에 어떠한 부가적인 메모리 위치를 요구하지 않는다는 장점을 갖는다. 대안으로, 기록 스큐 데이타는 메모리(50)내의 할당 위치에 저장되며, 따라서, 멀티플렉스 스위치는 필요가 없고, 단지 소규모의 메모리 공간(라인당 약 5비트)만이 필요하다.

기록 스큐 데이타는 메모리(50)로부터 복구되어 다른 멀티플렉스 스위치(76)에 의해 비데오 출력 신호 S4로부터 분리되며, 다른 기록 스큐 래치(78)내에 저장된다. 스위치(76)는 또한 기록 스큐 데이타가 상술된 바와 같이 비데오 신호의 수평 귀선 소거 간격내에 삽입되기 보다는 오히려 메모리(50)내에 바로 저장된다면 없어도 무방하다. 래치(80)내에 저장된 판독 스큐 데이타는 증배기(82)에서 두배로 되며, 가산기(77)에서 상수 "32"가 가산된다. 상술된 바와 같이, 판독 스큐는 유니트(32)에서 판독 클럭의 주기에 2배인 기록 클럭을 기초로 계산되기 때문에 두배가 된다. 상수 "32"는 하나의 클럭 주기의 시간 간격을 나타내며, 지연 보정값이 항상 양수가 되도록 가산된다. 래치(78)내에 저장된 기록 스큐 데이타는 감산기(79)에 의해 가산기(77)의 출력으로부터 감산되며, 결과의 차 신호는 지연 유니트(62)에 인가되어 동시에 판독 및 기록 클럭 스큐 에러를 보정한다. 수학적으로 표현된 지연보정은 X-25R-SW이며, 여기에서 SR은 판독 클럭의 스큐이며, SW는 기록 클럭의 스큐이며, X는 "네가티브"지연을 피하기 위해 사용된 상수이다. 이와 같은 보정은 수학적으로는 제1도의 예와 동일하나, 제2도의 예에서, 보간 에러는 지연 유니트(60)의 제거에 기인하여 2의 인수씩 감소된다.

제4도는 수평 처리 유니트(32)의 상세한 블럭도이다. 점선내의 주요 구성요소는 (1) 1차 스큐를 측정하고, 비데오 입력 신호의 수평 동기 성분의 주기를 측정하는 위상 동기 루프(402)와, (2) 1차 스큐 및 비데오 입력 신호의 주기로부터 2차 스큐를 계산하여 플리커 감소 처리기(24)에 대한 스큐(및 타이밍) 데이타를 멀티플렉스시키는 스큐 및 타이밍 처리기(404)와, (3) 디스플레이 유니트(30)의 두배의 라인 주파수 편향펄스(2FH)를 발생하는 위상 보정 루프(406)를 포함하고 있다. 이들 구성요소들을 포함하는 집적 회로는 1985년 5월판 ITT인터메탈 "Digit 2000 NTSC 이중-주사 VLSI 디지탈 TV시스템"의 페이지 47 내지 72에 언급되어 있는 DPU 2532편향 처리가 유니트 형태이다.

위상 동기 루프(402)(점선)는 4FSC기록 클럭 신호 FW에 의해 클럭되고, 카운트가 비데오 입력 신호 S3의 수평 동기 성분 FH의 주기 T와 동일할 때 비교기(412)에 의해 리세트되는 카운터(410)를 포함한다. 신호 S3의 주기는 다음과 같이 누산기(414) 및 가산기(416)에 의해 결정된다. 분리기(22)로 부터의 동기 신호 FH는 필터(418)에 의해 저역 통과 필터되고, 카운터(410)의 출력에 결합된 디코다(420)에 의해 제공된 마스터 동기 펄스 MS의 발생과 펄스 FH의 중앙 사이의 시간 차를 측정하는 누산기(414)에 인가된다. 이러한 시간 차(또는 에러) 신호는 기록 클럭의 사이클(및 분수 사이클)에 의하여 에러를 나타내도록 스케일 되어 있다. 신호는 저역 통과 필터되고 (필터(419)에서) 가산기(416)에서 NTSC 표준 신호의 한 라인내의 4FSC기록 클럭 주기의 수와 동일한 수 "910"에 가산된다. 그러므로, 가산기(416)에 의해 제공된 주기 지시신호 T는 비교기(412)의 임계를 제어하며, 그에 의해 카운터(410)는 비데오 입력 신호의 수평 동기 성분에 동기된다.

비표준 신호가 수신될 때, 카운터(410)의 주기는 기록 클럭 신호의 스큐와 동일한 양만큼 에러 상태가 될 것이다. 이는 카운터(410)가 단지 기록 클럭 신호의 정수 사이클만을 카운트하는 반면, 동기 펄스 FH의 주기가 한 클럭 사이클의 일부분을 포함하기 때문에 초래된다. 마스터 동기 펄스 MS가 카운터(4100)의 카운트를 디코딩하므로써 발생되기 때문에, 기록 클럭의 정수 사이클에서만 카운트가 발생되고 따라서 기록클럭 스큐의 양만큼 에러 상태로 될 것이다. 누산기(414)의 출력은 또한 상기 출력이 펄스 MS와 동기되기 때문에 스큐 에러를 포함한다. PLL(402)의 나머지 구성요소들은 기록 클럭의 스큐를 검출하고 주기 신호 T의 스큐 에러를 보정하는 기능을 제공한다.

스큐 에러는 래치(422)와 가산기(424)에 의해 검출된다. 스큐는 제3도에 도시된 바와 같이 클럭 사이클의 일부분으로 표현된 클럭 및 동기간의 시간차이다. 주기 지시 신호 T의 값이 정확하게 비데오 입력 신호의 라인 주기를 표현하는 것으로 가정하는 경우, 그리고 신호 T의 일부분이 제로가 아닌 경우, 스큐내의 라인간의 변화가 발생될 것이다. 예로, 신호 FH의 주기가 정확하게 910.1의 클럭 사이클 길이를 갖는다면, 기록 클럭 FW는 라인당 0.1클럭 사이클의 주파수에서 동기(FH)에 대해 선행한다. 그러므로, 스큐가 라인 1의 시작에서 제로가 된다면, 라인 2의 시작에서는 0.1이, 라인 3의 시작에서는 0.2가 될 것이다. 스큐 데이타는 선행 라인의 스큐(래치(422)내에 저장된)를 신호 주기 T에 가산하는 가산기(424)에 의해 발생된다. 상기 합의 일부분이 스큐 데이타의 누산기로서 작용하는 래치(422)내에 저장된다. 상기 합의 정수부는 보상기(412)에 인가되어 카운터(410)의 주기를 조정한다.

스큐 검출은 주기 지시 신호 T가 정확하게 비데오 입력 신호의 주기를 나타낸다는 가정하에 행해진다. 그러나, 상술된 설명으로부터, 누산기(414) 출력은 정수 클럭 사이클에서만 발생할 수 있는 펄스 MS에 의해 시간 조정되기 때문에, 상기 누산기 출력은 스큐 에러를 포함하게 된다. 이와 같은 에러는 래치(422)에 의해 제공된 검출 스큐 데이타를 누산기(414)의 출력으로부터 감산하는 감산기(426)에 의해 신호 T로부터 제거된다.

누산기(414)는 시스템 클럭(FW)의 해상도 보다 더욱 미세한 정확도를 갖는 위상 측정치를 제공한다. 이는 1984년 9월 11일에 허여된 미국 특허 제4,471,299호에 언급된 바와 같이 구성될 수 있다. 제5도는 어떻게 측정이 이루어지는가를 나타낸 간단한 도면이다. 파형 a는 시간의 함수인 펄스 FH를 나타낸다. 누산기(414)는 펄스MS(파형 b)에 선행하고(영역 1), 펄스 MS에 따르는(영역 2) 펄스 FH의 영역을 측정한다. 이는 초기에 누산기 카운트를 세트시키고, 각 클럭 사이클에서 펄스 MS에 선행하는 펄스 FH의 크기에 비례하여 카운트를 감소시키기, 각 클럭 사이클에서 펄스 MS 후의 펄스 FH의 크기에 비례하여 카운트를 증가시키므로써 행해진다. 펄스 MS가 정확하게 (도시된 바와 같이) 펄스 FH의 중앙에 정렬되는 경우에는, 영역 1, 영역 2는 동일하게 되며, 누산기 출력은 제로가 될 것이다. 펄스 MS가 펄스 FH의 중심보다 앞선다면, 영역은 다르게 되며(c, d로 도시된 도면), 누산기 출력은 교차 사선 영역에 비례하게 될 것이다. 이 영역은 수평 동기 펑스 FH의 실제 중심과 펄스 MS간의 시간차를 나타낸다. 기록 클럭 사이클(및 기록 사이클의 일부분)에 의하여 상기 결과를 표현하도록 누산길 출력을 스케일 정할 수 있다.

스큐 및 타이밍 처리기(404)는 1차 스큐 데이타로부터 2차 스큐 데이타를 유도하는 산술회로와, 스큐 데이타를 제3도의 파형 d로 표시한 포맷으로 플리커 감소 처리기에 전송하기 위한 다중 회로를 포함한다. 제차 스큐 데이타 S는, 래치(422)에 의해 제공된 1차 또는 기록 클럭 스큐 데이타 P를 주기 신호 T를 2로 나누는 제산기(423)의 출력에 가산하는 가산기(430)에 의해 발생된다. 1/2주기(T/2) 신호와 기록 클럭 또는 1차 스큐 P의 합의 일부분은 라인 M+1, M+3등(제3도)에 대한 판독 클럭(2차 스큐, S)의 스큐가 된다.

가산기(430)에 의해 제공된 합신호의 정수부는 다음과 같이 두배의 라인-주파수(2-H)를 발생하는데 사용된다. 카운터(410)에 의해 발생된 램프 신호는 제로에서 임의의 최대치(NTSC) 표준 신호에 대해서는 910, 비표준 신호에 대해서는 910이내의) 까지의 범위에 있다. 감산기(434)는 어느 상수("지연 제어 데이타")에서 카운트 신호를 감산하고, 그에 의해 지연 제어 신호의 값에 의해 결정된 양의 값에서 시작하며, 제로에서 음의 피크로 진행하는 반전 램프(도시된 바와 같이)가 형성된다. 제로 교차(영교차 : zero crossing)는 디지탈 시스템내에서 지연 제어 신호를 변화시키므로써 쉽게 검출되며, 램프의 제로 교차 시간은 빨라지거나 지연된다. 라인 주파수 타이밍 펄스(1-H)는 감산기(434)에 의해 제공된 램프 신호의 제로를 검출하므로써 발생된다. 두배의 라인 주파수(2H) 타이밍 펄스는 상기 램프를 T/2만큼 오프셋시키고 제로를 검출하므로써 발생된다. 오프셋은 가산기(436)에 의해 제공되며, 검출은 제로 검출기(422)에 의해 제공된다). 이와 같은 수단에 의해 라인-주파수(1-H)펄스의 위치에서의 임의의 변화는, 스피드업 비데오 신호 S4를 지연처리하기 위해 디스플레이 스위프의 보정이 행해질 때와 같이 이러한 목적으로 지연 제어 신호가 가변되면 두배의 라인-주파수(2-H) 펄스에 의해 정확하게 추적될 것이다.

스큐 데이타는 제로 검출기(442)에 의해 발생된 펄스에 의해 시간 조정된 PISO 레지스터(440)에 의해 직렬형태(제3도의 파형 d)로 변환된다. 라인 주파수 동작 스위치(444)는 1-H 및 2-H 램프 신호를 교대로 검출기(442)에 인가시키며, 1차(P) 및 2차 (S) 스큐 데이타를 교대로 PISO(440)에 인가시킨다. 검출기(442)는 PISO(440)를 트리거 하여 PISO가 수신한 1-H 또는 2-H 램프 신호가 제로일때, P 또는 S 스큐데이타를 플리커 감소처리기(24)로 전송한다. 스위치(444)는 위상 보정 루프(406)에서 발생된 두배의 라인 주파수(2-H) 편행 펄스를 2로 나누는 플립플롭(446)에 의해 제어된다. 그러므로, 제3도의 파형 d, e, f에 의해 도시된 바와 같이, 1차 및 2차 스큐 신호를 플리거 감소처리기(24)에서 다중화되고 상세된 바와 같이 처리된다.

위상 보정 루프(406)는 감산기(434)로부터 램프 신호를, 스위치(444)로부터 스큐 신호를 수신하여, 디스플레이(30를 위한 두배의 라인-주파수 편향 신호(2-FH)를 발생하다. 감산기(434)의 램프 출력은 디코더(450)에 의해 검출되어 지연된, 라인-주파수(1-H) 마스터 동기 펄스(MS')를 제공한다. 두배의 라인 주파수 동기 펄스 2FH는 편향 구동기(454)에 의해 발생된 그리고 변환기(456)에 의해 디지탈화된 플라이 백 펄스 FB의 위상과 펄스 MS'와를 비교하는 위상 검출기(452)에 의해 발생된다. 마스터 동기 펄스 MS가 클럭 엣지상에 발생되기 때문에, 위상 검출기(452)의 출력에 나타나는 스큐 에러가 포함된다. 스큐 에러는 검출기(452)의 출격에서 처리기(404)의 스큐 데이타를 감산하는 감산기(453)에 의해 제거된다. 검출기(452)에 의해 발생된 에러 신호(감산기(453)의 출력에서)는 필터(458)에서 저역 통과 필터되고, 가산기(460)에서 스위치(444)에 의해 제공된 타이밍 및 스큐 신호에 가산된다. 결과의 합신호의 정수부는 검출기(462)에 의해 제로로 검출되며, 그에 의해 지연 유니트(464)를 거쳐 편향 구동기에 인가되는 두배의 라인-주파수 펄스 2-FH를 발생하며, 가산기(460)에 의해 제공된 합신호의 일부분에 의해 제어되어 편향 펄스(2-FH)내의 클럭 스큐 에러에 대해 보정을 한다. 실제로, 메모리 판독/기록 동작을 보정하기 위해 사용된 동일한 1차 및 2차 스큐 신호는 편향 구동기에 인가됨으로써 디스플레이 스위프가 메모리 스큐에서 에러가 보정될 때와 동일한 방법으로 보정된다. 따라서, 플리커 감소 처리기(24)에서 보정된 스큐 에러는 편향 스큐 에러에 의해 다시 도입되지 않는다.

제1도 및 제2도의 스피드업 메모리(50)는 메모리 저장 요건을 감소시키기 위해 제7도에 도시된 바와 같이 변형될 수 있다. 특히, 두개의 한 필드 메모리(52)((54)는 입력 및 출려 버퍼(704)(706)가 각각 제공된 한 필드 메모리(RAM)(702)로 대치될 수 있다. 동작시, 버퍼(704)는 비데오 입력 신호의 각 라인을 시간 압축하여 필드 RAM내에 저장하므로서, 데이타가 각 기록 사이클 사이에서 RAM으로부터 판독된다. 저장된 라인은 RAM(702)로부터 두개 이상의 라인 그룹으로 추출되어 차순의 판독을 위해 직렬 형태로 출력 버퍼(706)내에 저장된다. 이와 같은 메모리의 구성에 의해서 판독/기록 동작이 동시 수행되며 필드의 판독은 연관된 판독 및 기록 타이밍도로 도시된 바와 같이 라인의 1/2이 저장되었을 때 시작 가능하다.

Claims (6)

1. 소정의 라인 주파수와 소정의 필드 주파수의 비데오 입력 신호(S3)를 공급하는 비데오원(18)과, 판독 및 기록 클럭 신호를 공급하는 클럭원(20)과, 상기 비데오원에 연결되며, 상기 기록 클럭 신호에 응답하여 상기 비데오 입력 신호의 적어도 하나의 필드를 저장하고, 상기 판독 클럭 신호에 응답하여 상기 소정의 필드 주파수의 N배의 필드 주파수와 상기 소정의 라인 주파수의 N배의 라인 주파수를 가진(N은 1이상의 정수) 비데오 출력 신호(S4)를 공급하는 메모리 수단을 포함하는 텔레비젼 디스플레이 장치에 있어서, 상기 비데오 입력 신호를 상기 비데오 입력 신호의 칼라 서브 캐리어 성분 주파수(FSC)의 정수배로 상기 클럭 신호를 동기시키는 상기 클럭원에 인가하기 위한 수단과, 상기 기록 클럭 신호(4FSC)와 상기 비데오 입력 신호의 수평 동기 성분(FH)에 응답하여 상기 메모리 수단내에 저장된 각 라인의 기록 클럭 스큐 지시 신호와 상기 메모리 수단 신호로부터 복구된 각 라인의 판독 클럭 스큐 지시 신호를 공급하는 스큐 발생기 수단(32)과, 상기 메모리 수단(50)과 상기 스큐 발생기 수단에 연결되어 상기 스큐 지시 신호간 차의 함수로써 상기 비데오 출력 신호(S4)의 각 라인에 실효 지연을 부여하는 지연 수단(70,72,60,80,82,62)을 포함하며, 상기 지연 수단은, 상기 비데오 입력 신호의 적어도 하나의 필드의 각 라인과 함께 상기 기록 클럭 스큐 지시 신호를 상기 메모리수단에 기억시키는 제1회로 수단(74)과, 상기 메모리 수단으로부터 상기 기록 클럭 스큐 지시신호를 복쉬시키는 제2회로 수단(76)과, 상기 판독 스큐 지시 신호에서 상기 복수된 기록 클럭 스큐 지시 신호를 감산하여 차 신호를 형성시키는 제3수단(79)과, 상기 비데오 출력 신호를 상기 차신호의 함수로서 지연시키는 제4수단(62)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.
2. 제1항에 있어서, 상기 스큐 발생기 수단은 상기 비데오원과 상기 클럭원에 연결되어 상기 비데오 입력 신호의 상기 수평 동기 성분(FH)에 대한 상기 기록 클럭 신호(4FSC)의 스큐 에러를 나타내는 1차 스큐 지시 신호(P)를 공급하며, 상기 1차 스큐 지시 신호로부터 유도된 2차 스큐 지시 신호(S)를 공급하는 측정수단(32; 410 내지 426)과, 상기 측정수단(32)에 연결되어 상호 배타적인 시간 간격 동안 상기 1차 스큐 지시 신호(P)와 상기 2차 스큐 지시 신호(S)로부터 상기 판독 클럭 스큐 지시 신호를 유도하는 유도 수단(90 내지 94)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.
3. 제2항에 있어서, 상기 측정수단에 연결된 상기 유도 수단은 저장 수단(80)과, 상기 비데오 출력 신호의 각 라인 간격동안 상기 1차, 2차 스큐 지시 신호(P,S)를 상기 저장수단내에 교대로 저장하는 제1회로수단(92,94)과, 저장된 스큐 지시 신호의 값을 2배 하여 상기 판독 클럭 스큐 지시 신호를 제공하는 수단(82)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.
4. 소정의 라인 주파수와 소정의 필드 주파수의 비데오 입력 신호(S3)를 공급하는 비데오원(18)과, 판독 및 기록 클럭 신호를 공급하는 클럭원(120)과, 상기 비데오원에 연결되며, 상기 기록 클럭 신호에 응답하여 상기 비데오 입력 신호의 적어도 하나의 필드를 저장하고, 상기 판독 클럭 신호에 응답하여 상기 소정의 필드 주파수의 N배의 필드 주파수와 상기 소정의 라인 주파수의 N배의 라인 주파수를 가진(N은 1이상의 정수) 비데오 출력 신호(S4)를 공급하는 메모리 수단과, 상기 메모리 수단에 연결되어 상기 비데오 출력 신호를 표시하는 디스플레이 수단(30)을 포함하는 텔레비젼 디스플레이 장치에 있어서, 상기 비데오 입력 신호를 상기 비데오 입력 신호의 칼라 서브 캐리어 성분 주파수(FSC)의 정수배로 상기 클럭 신호를 동기시키는 상기 클럭원에 인가하기 위한 수단과, 상기 기록 클럭 신호(4FSC)와 상기 비데오 입력 신호의 수평 동기 성분에 응답하여 상기 메모리 수단내에 저장된 각 라인의 기록 클럭 스큐 지시 신호와 상기 메모리 수단 신호로부터 복구된 각 라인의 판독 클럭 스큐 지시 신호를 공급하는 스큐 발생기 수단(32)과, 상기 메모리 수단(50)과 상기 스큐 발생기 수단에 연결되어 상기 스큐 지시 신호간 차의 함수로써 상기 비데오 출력 신호(S4)의 각 라인에 실효 지연을 부여하는 지연 수단(70,72,60,80,82,62)을 포함하며, 상기 지연 수단은, 상기 비데오 입력 신호를 상기 메모리 수단(50)에 저장하기 전에 상기 기록 클럭 스큐 지시 신호의 역함수로서 지연시키기는 제1수단(60)과, 상기 비데오 출력 신호를 상기 메모리 수단으로부터 복구한 다음에 상기 판독 클럭 스큐 지시 신호의 정함수로서 지연시키는 제2수단(62)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.
5. 제4항에 있어서, 상기 스큐 발생기 수단은 상기 비데오원과 상기 클럭원에 연결되어 상기 비데오 입력 신호의 상기 수평 동기 성분(FH)에 대한 상기 기록 클럭 신호(4FSC)의 스큐 에러를 나타내는 1차 스큐 지시 신호(P)를 공급하며, 상기 1차 스큐 지시 신호로부터 유도된 2차 스큐 지시 신호(S)를 공급하는 측정수단(32; 410 내지 426)과, 상기 측정수단(32)에 연결되어 상호 배타적인 시간 간격동안 상기 1차 스큐 지시신호(P)와 상기 2차 스큐지시신호(S)로부터 상기 판독 클럭 스큐 지시 신호를 유도하는 유도 수단(90 내지 94)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.
6. 제5항에 있어서, 상기 측정수단에 연결된 상기 유도 수단은 저장 수단(80)과, 상기 비데오 출력 신호의 각 라인 간격동안 상기 1차, 2차 스큐 지시 신호(P,S)를 상기 저장수단내에 교대로 저장하는 제1회로수단(92,94)과, 저장된 스큐 지시 신호의 값을 2배하여 상기 판독 클럭 스큐 지시 신호를 제공하는 수단(82)을 포함하는 것을 특징으로 하는 텔레비젼 디스플레이 장치.

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