JP3071712B2 - オンスクリーン・ディスプレイ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はオンスリーン・ディ
スプレイに関し、特にビデオテープレコーダ等において
用いられるオンスクリーン・ディスプレイに関する。

【０００２】

【従来の技術】従来のオンスクリーン・ディスプレイ
（以下、ＯＳＤと略称する）の例としては、例えば１２
行２４桁の据置型ビデオテープレコーダ（以下、ＶＴＲ
と略称する）用のＯＳＤとして使用される、ＯＳＤ用Ｃ
ＭＯＳ半導体装置（μＰＤ６４６４Ａ、６４６５：ＮＥ
Ｃデータ・シート，１９９６年２月）等が知られてい
る。前記ＶＴＲ用ＯＳＤの動作特性は、特定の世界放送
規格により規定されているが、当該世界放送規格として
は、ＶＴＲ産業における代表的な世界放送規格であるＮ
ＴＳＣ、ＰＡＬおよびＳＥＣＡＭ等があり、これらの規
格にはそれぞれ個々に多くの変形が存在している。これ
らの世界放送規格において生じている問題の一つは、多
数のクロック周波数と同期周波数とを設けることが必要
になるということである。従って、ＶＴＲ用のＯＳＤと
しては、これらの各規格に適合するように、それぞれ異
なるビデオ信号に対して同期することのできる発振器を
具備することが必要不可欠の条件となる。画像表示用の
ＯＳＤにおいては、特にＶＴＲ用として用いられるＯＳ
Ｄにおいては、上記の不可欠条件に対応して、電圧制御
発振器、位相検波器および分周器等を内蔵し、複合同期
信号に対して同期することのできる位相同期回路を備え
ることにより、ドット・クロック信号を生成している
が、このためには、多くの回路素子が必要となり、半導
体集積回路のコストアップにつながるという問題が介在
している。

【０００３】図２は、従来のＶＴＲ用ＯＳＤの構成を示
すブロック図である。図２に示されるように、本従来例
のＯＳＤ２１は、入力端子１、２、３、５および出力端
子４に対応して、クロックアンプ６と、同期分離回路８
と、エンコーダ回路１８と、アナログスイッチ回路１９
と、インターフェース回路２０と、スイッチ回路２２
と、位相検波器２３および２７と、分周器２４、３０お
よび３１と、ＶＣＯ（電圧制御発振器）２５および２９
と、ＬＰＦ（低域フィルタ）２６および２８とを備えて
構成される。

【０００４】ＶＴＲ用ＯＳＤの動作モードとしては、外
部モードと内部モードとを含む二つの基本的なモードが
あり、外部モード時においてはスーパーインポーズ機能
を有し、内部モード時においてはブルーバック表示機能
を有している。図２において、外部のマイクロコンピュ
ータより、入力端子５を介して所定の制御信号が入力さ
れると、インターフェース回路２０を介して、当該制御
信号は、エンコーダ回路１８、アナログスイッチ回路１
９、スイッチ回路２２、分周器２４、３０および３１に
入力される。内部モード時においては、入力端子１に対
してはバースト信号に同期した連続サブキャリア信号が
入力されており、クロックアンプ６により増幅されて位
相比較器２７に入力される。この位相検波器２７と、Ｌ
ＰＦ２８、ＶＣＯ２９および分周器３０は第１の位相同
期ループを形成しており、分周器３０より出力される信
号とクロックアンプ６の出力信号とは、位相比較器２７
において位相比較されて、その出力はＬＰＦ２８を経由
して周波数制御信号としてＶＣＯ２９に入力される。Ｖ
ＣＯ２９の発振出力信号は分周器３０のより周波数が分
周されて、上述のように位相検波器２７に入力される。
この位相同期ループにより、入力端子１より入力される
連続サブキャリア信号に位相同期し、且つ周波数逓倍さ
れた信号がＶＣＯ２９より出力されて、システム・クロ
ック信号としてエンコーダ回路１８に供給される。ま
た、同時に、当該システム・クロック信号の分周器３０
による分周出力信号が、分周器３１に入力されて分周
（２／４５５分周）され、その分周出力信号はスイッチ
回路２２に入力される。スイッチ回路２２は、インター
フェース回路２０より出力される前記制御信号により切
替制御されており、当該スイッチ回路を介して、分周器
３１の出力信号が選択されて位相検波器２３に入力され
る。この位相検波器２３と、ＬＰＦ２６、ＶＣＯ２５お
よび分周器２４は第２の位相同期ループを形成してお
り、当該第２の位相同期ループに含まれるＶＣＯ２５よ
り出力されるドット・クロック信号は、前記システム・
クロック信号の場合と同様にエンコーダ回路１８に供給
される。

【０００５】また、外部モード時においては、入力端子
２より入力される複合同期信号は、同期分離回路８にお
いて水平同期信号と垂直同期信号とに分離され、それぞ
れスイッチ回路２２とエンコーダ回路１８に供給され
る。スイッチ回路２２においては、この同期分離回路８
から分離出力される前記水平同期信号が選択されて、第
２の位相同期ループを形成する位相検波器２３に入力さ
れる。この第２の位相同期ループのＶＣＯ２５に含まれ
るＶＣＯ２５より出力されるドット・クロック信号は、
同期分離回路８からの出力と同様にエンコーダ回路１８
に供給される。この外部モード時においては、システム
・クロック信号としては、水平同期信号に同期したドッ
ト・クロック信号をそのまま兼用する形で用いるか、ま
たは入力端子１に対して、バースト信号に同期した連続
サブキャリア信号を入力することにより、前記第１の位
相同期ループに含まれる分周器３０より出力されるシス
テム・クロック信号を、入力端子５より入力される制御
信号により切替え選択されるシスッテム・クロック信号
が用いられる。

【０００６】上記の内部モードおよび外部モードの何れ
の場合においても、外部より入力端子３を介してアナロ
グ・スイッチ回路１９に入力されるビデオ信号は、入力
端子５より入力され、インターフェース回路２０より出
力される制御信号により制御されて、エンコーダ回路１
８より出力される信号に、所定の信号が加算されて出力
端子４より外部に出力される。

【０００７】図３は、上記のＯＳＤ２１における、テレ
ビ表示画面に対応する水平同期信号とドット・クロック
信号との対応関係を示す図である。ドット・クロック信
号は、表示画面における横方向の文字サイズを決めるク
ロック信号であり、水平同期信号に位相同期して生成さ
れる信号である。ＮＴＳＣ規格による場合には、表示エ
リアが１２行、２４桁であり、１文字のッドット・マト
リクスは、横１２ドット、縦１８ドットにより構成され
ており、水平同期信号の周期は、１／１５．７３４ＫＨ
ｚ＝６３．５μｓである。従って、文字の有効表示エリ
アを７５％とした場合には、ドット・クロック信号の周
波数ｆ_D は、次式のようになる。

【０００８】 ｆ_D ＝（１ライン分のドット数）／（水平同期周期×文字有効表示エリア） ＝１２ドット×２４桁／（６３．５μｓ×０．７５） ＝６．０ＭＨｚ 即ち、ドット・クロック信号の周波数ｆ_D の値として
は、上記の６ＭＨｚが設定され、倍速モード以外におい
ては、放送規格には余り依存しないことになる。また、
システム・クロック信号については、内部モード時に、
放送規格に準じた各信号を作成する基準クロック信号と
して規定されており、放送規格ごとに、それぞれ正確に
当該周波数の値が決められている。

【０００９】また、図４は、内部モード時における、テ
レビ表示画面に対応するビデオ信号と、システム・クロ
ック信号と、ドット・クロック信号との対応関係を示す
図である。この場合のシステム・クロック信号の周波数
ｆ_S は、ビデオ信号に重畳されているバースト信号、水
平同期信号、垂直同期信号およびクロマ信号等の放送規
格に従って規定される周波数として設定される。このシ
ステム・クロック信号の周波数ｆ_S と、当該システム・
クロック信号に対応する、水平同期信号の周波数ｆ_H 、
垂直同期信号の周波数ｆ_V 、バースト信号の周波数ｆ_B
およびクロマ信号の周波数ｆ_C との関係は、放送規格に
より、Ｎの値を正整数として、次式のように規定付けら
れている。

【００１０】 ｆ_S ＝ｆ_B ×Ｎ ｆ_H ＝２ｆ_B ／４５５ ｆ_V ＝２ｆ_H ／５２５ ｆ_B ＝ｆ_C また、ドット・クロック信号の周波数ｆ_D と水平同期信
号の周波数ｆ_H との関係は、次式のようになり、実体と
して６ＭＨｚに設定されている。

【００１１】 ｆ_D ＝ｆ_H ×３８２ ＝６．０ＭＨｚ

【発明が解決しようとする課題】上述した従来のオンス
クリーン・ディスプレイにおいては、特にＶＴＲに用い
られるＯＳＤの場合には、図２における位相検波器２
７、ＬＰＦ２８、ＶＣＯ２９および分周器３０により形
成される第１の位相同期ループによりシステム・クロッ
ク信号を生成し、当該システム・クロック信号を分周し
て、位相検波器２３、ＬＰＦ２６、ＶＣＯ２５および分
周器２４により形成される位相同期ループによりドット
・クロック信号を生成している。従って、システム・ク
ロック信号およびドット・クロック信号を生成するため
に、回路構成としては、二つの位相同期ループを含む比
較的に多くの回路素子を必要としており、当該オンスク
リーン・ディスプレイを構成する半導体集積回路の回路
構成が複雑化されるという欠点がある、また、前記第２
の位相同期ループに含まれるＶＣＯ２５より出力される
ドット・クロック信号の周波数が、前述のように６ＭＨ
ｚに設定されるために、図５のＶＴＲにおける記録信号
の周波数アロケーションにおいて示されるように、当該
周波数アロケーションが、ＶＴＲ記録方式により種々異
なっている。例えば、図５（ａ）に示される８ｍｍＶＴ
Ｒの場合には、ＦＭ輝度信号帯域は約２ＭＨｚ〜７ＭＨ
ｚであり、図５（ｂ）に示されるハイバンド８ｍｍＶＴ
Ｒの場合には約２ＭＨｚ〜７ＭＨｚ、図５（ｃ）に示さ
れるＳーＶＨＳ（登録商標）方式のＶＴＲの場合には約
１ＭＨｚ〜８．８ＭＨｚという具合に、それぞれ個別に
異なる周波数アロケーションが規定されている。従っ
て、画像を含む記録信号の再生時においては、テープよ
り再生される微弱な信号を、高利得増幅器により増幅し
て再生するために、これらの周波数帯域内に存在してい
る上記の位相同期ループにおける発振周波数が、記録信
号とともに同時に再生出力され、再生表示額面には、こ
れらの信号によるクロストーク等が発生して表示画面の
画質が低下するという欠点がある。また、このクロスト
ーク防止策として、再生セットに対して多くのスペース
を必要とするか、またはシールド等を施すことが必要不
可欠となり、コストアップの要因になるという欠点があ
る。

【００１２】本発明の目的は、システム・クロック信号
およびドット・クロック信号を生成するための位相同期
ループを共用化し、これらの位相同期ループを、単一の
位相同期ループとして集約して形成することにより、比
較的に簡易な回路構成により当該位相同期ループを実現
し、前記クロストークによる画質低下を排除するため
に、多くのスペースまたはシールド等の対策を必要とす
る従来の問題を解決して、コストを低減することのでき
るＯＳＤを提供することにある。

【００１３】

【課題を解決するための手段】本発明のオンスクリーン
・ディスプレイは、所定のエンコーダ回路およびアナロ
グ・スイッチ回路を含み、外部から入力される複合同期
信号および連続サブキャリア信号を参照して、前記エン
コーダ回路に供給されるシステム・クロック信号および
ドット・クロック信号を生成するクロック信号生成手段
を備えるオンスクリーン・ディスプレイにおいて、前記
クロック信号生成手段が、前記複合同期信号より分離出
力される水平同期信号または前記連続サブキャリア信号
を、所定の制御信号により切替えて、その内の一方の信
号を基準信号として形成される単一の位相同期ループ
と、前記制御信号の制御作用により、前記単一の位相同
期ループにより生成されるクロック信号の周波数を切替
え変換して、所定のシステム・クロック信号およびドッ
ト・クロック信号を生成して出力するクロック信号生成
手段と、を少なくとも備えて構成されることを特徴とし
ている。

【００１４】なお、前記位相同期ループは、前記水平同
期信号または前記連続サブキャリア信号を基準信号とし
て入力する位相検波器と、前記位相検波器より出力され
る位相誤差信号を入力して、所定の周波数制御信号を生
成して出力する低域フィルタと、前記周波数制御信号に
より発振周波数を制御調整される発振信号を生成して出
力する電圧制御発振回路と、前記電圧制御発振回路の発
振出力信号の周波数を分周して出力する第１の分周器
と、前記第１の分周器の分周出力信号の周波数を分周し
て出力する第２の分周器と、前記第１の分周器の分周出
力信号および前記第２の分周器の分周出力信号を入力し
て、前記制御信号により何れか一方の分周出力信号を切
替え選択して、帰還信号として前記位相検波器に出力す
る第１のスイッチ回路とを少くとも備えて構成し、ま
た、前記クロック信号生成手段は、前記電圧制御発振回
路の発振出力信号の周波数を分周して、ドット・クロッ
ク信号として前記エンコーダ回路に供給する第３の分周
器と、前記電圧制御発振回路の発振出力信号の周波数を
分周して出力する第４の分周器と、前記第１の分周器の
分周出力信号および前記第４の分周器の分周出力信号を
入力して、前記制御信号により何れか一方の分周出力信
号を切替え選択して、システム・クロック信号として前
記エンコーダ回路に供給する第２のスイッチ回路と、を
少なくとも備えて構成してもよい。

【００１５】また、前記電圧制御発振回路の発振出力信
号の周波数としては、１７ＭＨｚ帯の周波数を設定して
もよい。

【００１６】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１７】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態のＯＳＤ
２１は、入力端子１、２、３、５および出力端子４に対
応して、入力端子１より入力される連続サブキャリア信
号を増幅して出力するクロックアンプ６と、入力端子２
より入力される複合同期信号を、水平同期信号と垂直同
期信号に分離して出力する同期分離回路８と、前記水平
同期信号とクロックアンプ６より出力される連続サブキ
ャリア信号とを切替えて出力するスイッチ回路７と、位
相検波器９、ＬＰＦ１１、ＶＣＯ１２および分周器１３
により、或はまた、位相検波器９、ＬＰＦ１１、ＶＣＯ
１２、分周器１３および１７により形成される位相同期
ループと、分周器１３の出力信号と分周器１７の出力信
号とを切替えて前記位相検波器９に出力するスイッチ回
路１０と、ＶＣＯ１２の出力信号を分周して、システム
・クロック信号として出力する分周器１４と、ＶＣＯ１
２の出力信号を分周して出力する分周器１５と、分周器
１３の出力信号と分周器１５の出力信号とを切替えて、
ドット・クロック信号として出力するスイッチ回路１６
と、同期分離回路８より出力される水平同期信号および
垂直同期信号、分周回路１４より出力されるシステム・
クロック信号、スイッチ回路１６より出力されるドット
・クロック信号およびインターフェース回路２０より出
力される制御信号の入力を受けて、エンコードするエン
コーダ回路１８と、当該エンコーダ回路１８の出力を介
して、入力端子３より入力されるビデオ信号に対して、
所定の信号を付加して出力端子４より外部に出力するア
ナログスイッチ回路１９と、入力端子より入力される制
御信号を受けて、スイッチ回路７、１０および１６、分
周器１３および１７、エンコーダ回路１８およびアナロ
グ・スイッチ回路１９に対して、当該制御信号を分配出
力する前記インターフェース回路２０とを備えて構成さ
れる。

【００１８】図１において、入力端子２より入力される
複合同期信号は、同期分離回路８において水平同期信号
と垂直同期信号とに分離され、それぞれスイッチ回路７
およびエンコーダ回路１８に入力される。また、外部の
マイクロコンピュータより、入力端子５を介して所定の
制御信号がインターフェース回路２０に入力され、当該
インターフェース回路２０より出力される制御信号は、
上述のように、スイッチ回路７、１０および１６、分周
器１３および１７、エンコーダ回路１８およびアナログ
・スイッチ回路１９に対して出力される。

【００１９】外部モード時のスーパーインポーズ機能に
よる動作時には、上記の制御信号により制御されて、ス
イッチ回路７においては、同期分離回路８より分離出力
される水平同期信号が切替え出力されて位相検波器９に
入力され、また、スイッチ回路１０においては、分周器
１７の出力が位相検波器９に入力されるように回路切替
えされる。従って、これにより、位相検波器９と、ＬＰ
Ｆ１１と、ＶＣＯ１２と、分周器１３、１７と、スイッ
チ回路１０により、水平同期信号を基準信号とする位相
同期ループが形成される。この位相同期ループにより、
外部モード時においては、ＶＣＯ１２からは水平同期信
号に位相同期した信号が出力されて分周器１４に入力さ
れてＮ分周され、ドット・クロック信号としてエンコー
ダ回路１８に供給される。また、当該外部モード時にお
いては、システム・クロック信号は、上記のドット・ク
ロック信号を兼用するか、或はまた、スイッチ回路１６
に入力される制御信号を介して、分周器１３の出力をシ
ステム・クロック信号としてエンコーダ回路１８に供給
するか、または分周器１５の出力をシステム・クロック
信号としてエンコーダ回路１８に供給するかの何れかが
選択される。

【００２０】また、内部モード時のブルーバック機能に
よる動作時には、入力端子１に入力されるバースト信号
に同期した連続サブキャリア信号が、クロックアンプ６
により増幅されて、前記制御信号により切替制御される
スイッチ回路７を介して位相比較器２７に入力される。
また、スイッチ回路１０は、分周器１３の出力が位相検
波器９に入力されるように回路切替えされる。これによ
り、この位相検波器９と、ＬＰＦ１１と、ＶＣＯ１２
と、分周器１３と、スイッチ回路１０により、前記連続
サブキャリア信号を基準信号とする位相同期ループが形
成される。この位相同期ループにより、内部モード時に
おいては、ＶＣＯ１２からは前記連続サブキャリア信号
に位相同期した信号が出力されて分周器１４に入力され
てＮ分周され、ドット・クロック信号としてエンコーダ
回路１８に供給される。また、当該内部モード時におい
ては、ＶＣＯ１２からの出力信号が分周器１３によって
分周出力される信号と、分周器１５によって分周出力さ
れる信号が、スイッチ回路１６を介して何れか一方の信
号が切替え選択されて、システム・クロック信号として
エンコーダ回路１８に供給される。なお、この場合に
は、前記位相同期ループにより、連続サブキャリア信号
に対して位相同期する信号を生成してＶＣＯ１２より出
力させる場合には、位相検波器９において、水平同期信
号と連続サブキャリア信号との位相比較が行われる期間
は、水平同期期間内における時間帯においてのみであ
り、また、入力端子２より複合同期信号が入力されない
ような場合には、代わりの信号として、分周器１７の出
力信号が用いられる。

【００２１】本発明による、各放送規格に対応する具体
的の数値例として、ＮＴＳＣ放送規格に対応する場合に
おいては、外部モードの場合、外部のマイクロコンピュ
ータより入力される制御信号により、分周器１３の分周
数Ｎ₁₃、分周器１４の分周数Ｎ₁₄、分周器１５の分周数
Ｎ₁₅、および分周器１７の分周数Ｎ₁₇の各数値は、それ
ぞれＮ₁₃＝５、Ｎ₁₄＝３、Ｎ₁₅＝２およびＮ₁₇＝４５５
／２に設定される。外部モード時においては、前述のよ
うに、入力端子２より入力される複合同期信号が、同期
分離回路８において分離されて出力される水平同期信号
を基準信号として、位相検波器９、ＬＰＦ１１、ＶＣＯ
１２、、分周器１３およびスイッチ回路１０により形成
される位相同期ループにより、ＶＣＯ１２より出力され
る信号が、分周器１４に入力されてＮ₁₄分周され、ドッ
ト・クロック信号としてエンコーダ回路１８に供給され
る。また、システム・クロック信号として、スイッチ回
路１６を介して、分周器１３より出力される信号が、シ
ステム・クロック信号としてエンコーダ回路１８に供給
される。この場合には、水平同期信号の周波数ｆ_Hと、
システム・クロック信号の周波数ｆ_S と、ドット・クロ
ック信号の周波数ｆ_D との関係は、ＶＯＣ１２の発振周
波数をｆ_V として次式により与えられる。

【００２２】 ｆ_V ＝ｆ_H ×Ｎ₁₃×Ｎ₁₇ ＝１５．７３４ＫＨｚ×５×（４５５／２） ＝１７．８９ＭＨｚ ｆ_S ＝ｆ_V ／Ｎ₁₃ ＝ｆ_H ×Ｎ₁₇ ＝１５．７３４ＫＨｚ×（４５５／２） ＝３．５７ＭＨｚ ｆ_D ＝ｆ_V ／Ｎ₁₄ ＝（ｆ_H ×Ｎ₁₃×Ｎ₁₇）／Ｎ₁₄ ＝１７．８９ＭＨｚ／３ ＝５．９６ＭＨｚ また、内部モード時の場合には、入力端子１より入力さ
れる連続サブキャリア信号を基準信号とする位相同期ル
ープにより、ＶＣＯ１２から出力される信号が分周器１
４に入力されてＮ₁₄分周され、ドット・クロック信号と
してエンコーダ回路１８に供給される。また、ＶＣＯ１
２の出力信号が、分周器１３によってＮ₁₃分周された信
号が、システム・クロック信号としてエンコーダ回路１
８に供給される。この場合における連続サブキャリア信
号の周波数ｆ_SBと、システム・クロック信号の周波数ｆ
_S と、ドット・クロック信号の周波数ｆ_D との関係は、
ＶＯＣ１２の発振周波数をｆ_V として次式により与えら
れる。

【００２３】 ｆ_V ＝ｆ_SB×Ｎ₁₃ ＝３．５７ＭＨｚ×５ ＝１７．８９ＭＨｚ ｆ_S ＝ｆ_V ／Ｎ₁₃ ＝ｆ_SB ＝３．５７ＭＨｚ ｆ_D ＝ｆ_V ／Ｎ₁₄ ＝１７．８９ＭＨｚ／３ ＝５．９６ＭＨｚ 次に、ＰＡＬ放送規格の場合においては、外部モード時
の場合に、入力端子５より入力される制御信号により、
分周器１３の分周数Ｎ₁₃、分周器１４の分周数Ｎ₁₄、分
周器１５の分周数Ｎ₁₅、および分周器１７の分周数Ｎ₁₇
は、それぞれＮ₁₃＝４、Ｎ₁₄＝３、Ｎ₁₅＝２およびＮ₁₇
＝（１１３５／４＋１／６２５）に設定される。外部モ
ード時においては、前述のように、入力端子２より入力
される複合同期信号が、同期分離回路８において分離さ
れて出力される水平同期信号を基準信号として、位相検
波器９、ＬＰＦ１１、ＶＣＯ１２、、分周器１３および
スイッチ回路１０により形成される位相同期ループによ
り、ＶＣＯ１２より出力される信号が、分周器１４に入
力されてＮ₁₄分周され、ドット・クロック信号としてエ
ンコーダ回路１８に供給される。また、システム・クロ
ック信号としては、スイッチ回路１６を介して、分周器
１３より出力される信号が、システム・クロック信号と
してエンコーダ回路１８に供給される。この場合には、
水平同期信号の周波数ｆ_H と、システム・クロック信号
の周波数ｆ_S と、ドット・クロック信号の周波数ｆ_D と
の関係は、ＶＯＣ１２の発振周波数をｆ_V として次式に
より与えられる。

【００２４】 ｆ_V ＝ｆ_H ×Ｎ₁₃×Ｎ17 ＝１５．６２５ＫＨｚ×４×（１１３５／４＋１／６２５） ＝１７．７３ＭＨｚ ｆ_S ＝ｆ_V ／Ｎ₁₅ ＝ｆ_H ×Ｎ₁₃×Ｎ₁₇／Ｎ₁₅ ＝１５．６２５ＫＨｚ×４×（１１３５／４＋１／６２５）／２ ＝８．８６ＭＨｚ ｆ_D ＝ｆ_V ／Ｎ₁₄ ＝（ｆ_H ×Ｎ₁₃×Ｎ₁₇）／Ｎ₁₄ ＝１７．８９ＭＨｚ／３ ＝５．９６ＭＨｚ また、内部モードの場合には、入力端子１より入力され
る基準信号の連続サブキャリア信号の周波数ｆ_SBと、シ
ステム・クロック信号の周波数ｆ_S と、ドット・クロッ
ク信号ｆ_D との関係は、次式により与えられる。

【００２５】 ｆ_V ＝ｆ_SB×Ｎ₁₃ ＝３．５７ＭＨｚ×４ ＝１７．７３ＭＨｚ ｆ_S ＝ｆ_V ／Ｎ₁₃ ＝ｆ_SB ＝８．８６ＭＨｚ ｆ_D ＝ｆ_V ／Ｎ₁₄ ＝１７．７３ＭＨｚ／３ ＝５．９６ＭＨｚ 但し、連続サブキャリア信号を基準信号としてＶＣＯ１
２の位相をロックさせる場合には、位相検波器９の動作
は、時間的に水平同期期間内のみに限られており、従っ
て、当該位相検波器９において位相比較検波が行われて
位相同期ループが活性化される期間は、水平同期期間内
のみに限定されている。また、入力端子２より複合同期
信号が入力されない場合には、分周器１７の出力が代わ
りとして用いられる。上記の関係式より明らかなよう
に、本発明によれば、単一の位相同期ループの活用によ
り、各分周器の分周数および各分周器の接続関係を、外
部から制御することにより、各放送規に対応するシステ
ム・クロック信号およびドット・クロック信号を、ＶＣ
Ｏの発振周波数が１７ＭＨｚ帯に設定される単一の位相
同期ループにより生成することが可能になる。

【００２６】即ち、従来においては、エンコーダ回路に
対して供給されるシステム・クロック信号およびドット
・クロック信号を生成するために、少なくとも二つの位
相同期ループを必要としていたのに対比して、本発明に
おいては、従来の二つの位相同期ループにおける周波数
関係が、上述のように整数倍に近い関係にある点に着目
して、簡易な分周器とスイッチ回路とを付加することに
より、これらの二つの位相同期ループを、単一の位相同
期ループに集約して形成することにより、当該位相同期
ループを介して、外部モード時においては、複合同期信
号より分離された水平同期信号を基準信号としてシステ
ム・クロック信号およびドット・クロック信号を生成
し、内部モード時においては、連続サブキャリア信号を
基準信号としてシステム・クロック信号およびドット・
クロック信号を生成することが可能となり、当該オンス
クリーン・ディスプレイの回路構成を簡易化することが
できる。

【００２７】

【発明の効果】以上説明したように、本発明は、オンス
クリーン・ディスプレイに適用されて、エンコーダ回路
に供給されるシステム・クロック信号およびドット・ク
ロック信号を生成するために、従来、必要とされていた
二つの位相同期ループを、単一の位相同期ループに集約
して形成することにより、当該オンスクリーン・ディス
プレイの回路構成を簡易化することができるという効果
がある。

【００２８】また、本発明により、位相同期ループを構
成するＶＣＯの発振周波数を１７ＭＨｚ帯に設定するこ
とが可能となり、これにより、当該ＶＣＯの発振周波数
が、ＶＴＲの記録方式における周波数アロケーション帯
域外に設定されることになって、再生時におけるクロス
トーク等に起因する画質劣化を排除することが可能にな
るという効果がある。

【００２９】更に、上記のクロストーク等に起因する画
質劣化が排除されることに伴ない、当該クロークトーク
を防止するために、従来必要とされているスペースまた
はシールド等が不要となり、当該オンスクリーン・ディ
スプレイのコスト・ダウンが可能になるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の１実施形態を示すブロック図である。

【図２】従来例を示すブロック図である。

【図３】画面表示に対応する、水平同期信号とドット・
クロック信号の関係を示す図である。

【図４】画面表示に対応する、ビデオ信号、ドット・ク
ロック信号およびシステム・クロック信号の関係を示す
図である。

【図５】ＶＴＲにおける、記録信号の周波数アロケーシ
ョンを示す図である。

【符号の説明】

１、２、３、５ 入力端子 ４ 出力端子 ６ クロック・アンプ ７、１０、１６、２２ スイッチ回路 ８ 同期分離回路 ９、２３、２７ 位相検波器 １１、２６、２８ ＬＰＦ １２、２５、２９ ＶＣＯ １３、１４、１５、１７、２４、３０、３１ 分周器 １８ エンコーダ回路 １９ アナログ・スイッチ回路 ２０ インターフェース回路 ２１ ＯＳＤ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/445 H04N 5/91 - 5/956

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定のエンコーダ回路およびアナログ・
   スイッチ回路を含み、外部から入力される複合同期信号
   および連続サブキャリア信号を参照して、前記エンコー
   ダ回路に供給されるシステム・クロック信号およびドッ
   ト・クロック信号を生成するクロック信号生成手段を備
   えるオンスクリーン・ディスプレイにおいて、 前記クロック信号生成手段が、前記複合同期信号より分
   離出力される水平同期信号または前記連続サブキャリア
   信号を、所定の制御信号により切替えて、その内の一方
   の信号を基準信号として形成される単一の位相同期ルー
   プと、 前記制御信号の制御作用により、前記単一の位相同期ル
   ープにより生成されるクロック信号の周波数を切替え変
   換して、所定のシステム・クロック信号およびドット・
   クロック信号を生成して出力するクロック信号生成手段
   と、 を少なくとも備えて構成されることを特徴とするオンス
   クリーン・ディスプレイ。
2. 【請求項２】 前記位相同期ループが、前記水平同期信
   号または前記連続サブキャリア信号を基準信号として入
   力する位相検波器と、 前記位相検波器より出力される位相誤差信号を入力し
   て、所定の周波数制御信号を生成して出力する低域フィ
   ルタと、 前記周波数制御信号により発振周波数を制御調整される
   発振信号を生成して出力する電圧制御発振回路と、 前記電圧制御発振回路の発振出力信号の周波数を分周し
   て出力する第１の分周器と、 前記第１の分周器の分周出力信号の周波数を分周して出
   力する第２の分周器と、 前記第１の分周器の分周出力信号および前記第２の分周
   器の分周出力信号を入力して、前記制御信号により何れ
   か一方の分周出力信号を切替え選択して、帰還信号とし
   て前記位相検波器に出力する第１のスイッチ回路と、 を少くとも備えて構成され、 前記クロック信号生成手段が、前記電圧制御発振回路の
   発振出力信号の周波数を分周して、ドット・クロック信
   号として前記エンコーダ回路に供給する第３の分周器
   と、 前記電圧制御発振回路の発振出力信号の周波数を分周し
   て出力する第４の分周器と、 前記第１の分周器の分周出力信号および前記第４の分周
   器の分周出力信号を入力して、前記制御信号により何れ
   か一方の分周出力信号を切替え選択して、システム・ク
   ロック信号として前記エンコーダ回路に供給する第２の
   スイッチ回路と、 を少なくとも備えて構成される請求項１記載のオンスク
   リーン・ディスプレイ。
3. 【請求項３】 前記電圧制御発振回路の発振出力信号の
   周波数が１７ＭＨｚ帯の周波数に設定されることを特徴
   とする請求項２記載のオンスクリーン・ディスプレイ。