JPH02117284A - 映像信号用位相ロツク回路 - Google Patents
映像信号用位相ロツク回路Info
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- JPH02117284A JPH02117284A JP63271318A JP27131888A JPH02117284A JP H02117284 A JPH02117284 A JP H02117284A JP 63271318 A JP63271318 A JP 63271318A JP 27131888 A JP27131888 A JP 27131888A JP H02117284 A JPH02117284 A JP H02117284A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 17
- 230000008878 coupling Effects 0.000 abstract 1
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/9305—Regeneration of the television signal or of selected parts thereof involving the mixing of the reproduced video signal with a non-recorded signal, e.g. a text signal
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- H04N5/932—Regeneration of analogue synchronisation signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩｌ！要〕
ビデオディスクプレーヤから再生された水平向明信号を
ＰＬＬによって引き込み、入力水平同期信号に同１ｇ１
シた水平同期信号を発生する回路に関し、 スチル再生モードにした場合、応答性が遅いＶＣＯを使
用して外乱に強いＰ Ｌ １回路であり乍ら入力水平同
期信号とＰＬＬ回路のシステムクロツりからの水平同期
信号とのずれを素早く吸収できることを目的とし、 奇数及び偶数フィールドの組み合わせになるフレーム毎
に制御信号を得る回路と、あるフレームの再生同期信号
の同期引き込みを行ない、これに続くフレームの再生同
期信号の同期引き込みを行なわない第１のＰＬＬ回路と
、あるフレームの再生同期信号の同期引き込みを行なわ
ず、これに続くフレームの再生同期信号の同期引き込み
を行なう第２のＰＬＬ回路と、第１及び第２のＰＬＬ回
路のうち同期引き込みを行なっている方のＰＬＬ回路の
出力を取り出すように切り替える回路にて構成する。
ＰＬＬによって引き込み、入力水平同期信号に同１ｇ１
シた水平同期信号を発生する回路に関し、 スチル再生モードにした場合、応答性が遅いＶＣＯを使
用して外乱に強いＰ Ｌ １回路であり乍ら入力水平同
期信号とＰＬＬ回路のシステムクロツりからの水平同期
信号とのずれを素早く吸収できることを目的とし、 奇数及び偶数フィールドの組み合わせになるフレーム毎
に制御信号を得る回路と、あるフレームの再生同期信号
の同期引き込みを行ない、これに続くフレームの再生同
期信号の同期引き込みを行なわない第１のＰＬＬ回路と
、あるフレームの再生同期信号の同期引き込みを行なわ
ず、これに続くフレームの再生同期信号の同期引き込み
を行なう第２のＰＬＬ回路と、第１及び第２のＰＬＬ回
路のうち同期引き込みを行なっている方のＰＬＬ回路の
出力を取り出すように切り替える回路にて構成する。
本発明は、ビデオディスクブレーＶから再生された水平
同期信号をＰＬＬによって引き込み、入力水平同期信号
に同期した水平同期信号を発生する回路に関する。
同期信号をＰＬＬによって引き込み、入力水平同期信号
に同期した水平同期信号を発生する回路に関する。
レーザビデオディスクプレーヤにパーソナルコンピュー
タを接続してディスク再生出力を公衆回線網から送られ
てくる情報と共にパーソナルコンピュータのＣＲＴに画
面表示するシステムが、例えばビデオテックス等で用い
られることがある。
タを接続してディスク再生出力を公衆回線網から送られ
てくる情報と共にパーソナルコンピュータのＣＲＴに画
面表示するシステムが、例えばビデオテックス等で用い
られることがある。
ここで、プレビジョン受＠機等で使用されている映像信
号はＥｌ△ Ｒ８−１７０Ａ規格で規定されているよう
に、４フイールドを１周期（後述の如く、カラーフレー
ムという）としているが、レーザビデオディスクプレー
ヤ等でスチル（静止画）モードにすると２フイ一ルド分
の映像信号しか再生されないため、少述のように２フイ
ールド毎に入力水平同期信号とＰＬＬ回路のシステムク
ロックからの水平同期信号とが大ぎくずれを生じ、ＰＬ
Ｌ回路が入力水平同期信号を引き込むまでに時間を要す
る。このずれは画面水平方向に歪みを生じるので１この
ずれを素早く吸収して映像を安定させることが必要であ
る。
号はＥｌ△ Ｒ８−１７０Ａ規格で規定されているよう
に、４フイールドを１周期（後述の如く、カラーフレー
ムという）としているが、レーザビデオディスクプレー
ヤ等でスチル（静止画）モードにすると２フイ一ルド分
の映像信号しか再生されないため、少述のように２フイ
ールド毎に入力水平同期信号とＰＬＬ回路のシステムク
ロックからの水平同期信号とが大ぎくずれを生じ、ＰＬ
Ｌ回路が入力水平同期信号を引き込むまでに時間を要す
る。このずれは画面水平方向に歪みを生じるので１この
ずれを素早く吸収して映像を安定させることが必要であ
る。
（従来の技術）
第４図は従来の一例のブロック図を示す。同図においで
、レーザビデオディスクプレーヤ１にてレーザビデオデ
ィスクから再生された映像信号は同期分離回路２で水平
同期信号（１５，７５ＫＨｚ ）（１−１−５ｙｎｃ
）を分離され、ＰＬＬ回路３の位相比較器４に供給され
る。一方、ＰＬＬ回路３のＶＣ○（電圧制御発振器）５
から出力されたシステムクロックは分周回路６にて分間
されて入力Ｈｓｙｎｃと同じ１５．７５ ｋＨｚのＨ−
５ｙｎｃとされ、位相比較器４にて入力Ｈ−５ｙｎｃと
位相比較される。位相比較器４において、入力Ｈ−５ｙ
ｎｃとシステムクロックからのＨ−５ｙｎｃどの位相比
較誤差信号が出力され、位相比較誤差信号が零になるよ
うにｖＣＯ５の出力発振周波数を制御する。
、レーザビデオディスクプレーヤ１にてレーザビデオデ
ィスクから再生された映像信号は同期分離回路２で水平
同期信号（１５，７５ＫＨｚ ）（１−１−５ｙｎｃ
）を分離され、ＰＬＬ回路３の位相比較器４に供給され
る。一方、ＰＬＬ回路３のＶＣ○（電圧制御発振器）５
から出力されたシステムクロックは分周回路６にて分間
されて入力Ｈｓｙｎｃと同じ１５．７５ ｋＨｚのＨ−
５ｙｎｃとされ、位相比較器４にて入力Ｈ−５ｙｎｃと
位相比較される。位相比較器４において、入力Ｈ−５ｙ
ｎｃとシステムクロックからのＨ−５ｙｎｃどの位相比
較誤差信号が出力され、位相比較誤差信号が零になるよ
うにｖＣＯ５の出力発振周波数を制御する。
これにより、システムクロックからのＨ−５ｙｎｃは入
力Ｈ−５ｙｎｃに同期した位相で出力され、例えばビデ
オテックスの場合、公衆回線網から送られてくる情報信
号のデータ処理に用いられると共に、ＣＲＴに供給され
てレーザビデオディスクプレーヤ１からの再生信号と公
衆回線網からの情報信号との合成表示に用いられる。
力Ｈ−５ｙｎｃに同期した位相で出力され、例えばビデ
オテックスの場合、公衆回線網から送られてくる情報信
号のデータ処理に用いられると共に、ＣＲＴに供給され
てレーザビデオディスクプレーヤ１からの再生信号と公
衆回線網からの情報信号との合成表示に用いられる。
ところで、前記ＥＩＡ Ｒ８−１７０Ａ規格で規定さ
れている映像信号は第５図に示すＪ：うなタイミングを
もつ。即ち、Ｈ−５ｙｎｃは奇数フィールドと偶数フィ
ールドとで１／２周期のずれをらち、かつ、奇数フィー
ルドどうし、偶数フィールドどうしは共に同じ位相を有
し、又、色副搬送波（クロマ・サブキャリア）は各フィ
ールドともＨｓｙｎｃに対して所定の位相差を有し、し
か６４フイ一ルド共位相を巽にする。１」−３ｙｎＣ及
びサブキャリアは第５図に示すＪ：うなタイミング関係
で出力されるように定められており、特にクロマ・サブ
キャリアは色信号を再生するための同＋１１１検波に用
いられる基準信号として用いられる。このように、サブ
キャリアは４フイールドを１周期とした位相をもち、こ
れをカラーフレームという。
れている映像信号は第５図に示すＪ：うなタイミングを
もつ。即ち、Ｈ−５ｙｎｃは奇数フィールドと偶数フィ
ールドとで１／２周期のずれをらち、かつ、奇数フィー
ルドどうし、偶数フィールドどうしは共に同じ位相を有
し、又、色副搬送波（クロマ・サブキャリア）は各フィ
ールドともＨｓｙｎｃに対して所定の位相差を有し、し
か６４フイ一ルド共位相を巽にする。１」−３ｙｎＣ及
びサブキャリアは第５図に示すＪ：うなタイミング関係
で出力されるように定められており、特にクロマ・サブ
キャリアは色信号を再生するための同＋１１１検波に用
いられる基準信号として用いられる。このように、サブ
キャリアは４フイールドを１周期とした位相をもち、こ
れをカラーフレームという。
レーザビデオディスクプレー１′７１において、通常の
再生モードの場合には第５図に示す４フイールドを１周
期とした映像信号が再生され、特に、Ｈ−５ｙｎｃは前
述のように第４図に示すＰＬＬ回路３で位相を引き込ま
れ、ＰＬＬ回路３からは入力１−１−５ｙｎｃに同期し
たシステムクロック（水平同期信号）が出力される。
再生モードの場合には第５図に示す４フイールドを１周
期とした映像信号が再生され、特に、Ｈ−５ｙｎｃは前
述のように第４図に示すＰＬＬ回路３で位相を引き込ま
れ、ＰＬＬ回路３からは入力１−１−５ｙｎｃに同期し
たシステムクロック（水平同期信号）が出力される。
一方、レーザビデオディスクプレーヤ１には特殊再生モ
ードとしてスチルモードという静止画モードがある。こ
の場合、一般に、レーザビデオディスクプレーヤ１でス
チルモードにすると第１及び第２フイールドのみ、或い
は、第３及び第４フイールドのみというように常に２つ
のフィールドが繰り返し出力される。即ち、第６図に示
す如く、第１フイールド（第６図（Ａ））、第２フイー
ルド（第６図（Ｂ））を再生し終わると、通常再生モー
ドでは第３フイールド（第６図（Ｃ）の破線）を再生す
るどころを第１フイールド（第６図（Ｃ）の実線）を再
生し、同様に通常再生モードでは第４フイールド（第６
図（Ｄ）の破線）を再生するところを第２フイールド（
第６図（Ｄ）の実線）を再生する。このとき、サブキャ
リアの方は前述のカラーフレームの位相関係を保持して
いないと色ずれを生じるためにスチルモードの場合でも
通常再生モード（第５図）と同様の位相を以て出力され
、このようにするためにはレーザビデオディスクブレー
Ａ７１において、Ｈ−５ｙｎｃの方を２フイールド毎に
サブキャリアの１／２波長分ずれて（ｆｌＪ１間Ｐ）出
力するように回路が構成されている（即ち、サブキャリ
アは各フィールドで連続していないと色ずれを生じるた
め、このようにしないためにＨ−５ｙｎｃの位相を２フ
イールド毎に期間Ｐずらして辻棲含わせを行なっている
）。
ードとしてスチルモードという静止画モードがある。こ
の場合、一般に、レーザビデオディスクプレーヤ１でス
チルモードにすると第１及び第２フイールドのみ、或い
は、第３及び第４フイールドのみというように常に２つ
のフィールドが繰り返し出力される。即ち、第６図に示
す如く、第１フイールド（第６図（Ａ））、第２フイー
ルド（第６図（Ｂ））を再生し終わると、通常再生モー
ドでは第３フイールド（第６図（Ｃ）の破線）を再生す
るどころを第１フイールド（第６図（Ｃ）の実線）を再
生し、同様に通常再生モードでは第４フイールド（第６
図（Ｄ）の破線）を再生するところを第２フイールド（
第６図（Ｄ）の実線）を再生する。このとき、サブキャ
リアの方は前述のカラーフレームの位相関係を保持して
いないと色ずれを生じるためにスチルモードの場合でも
通常再生モード（第５図）と同様の位相を以て出力され
、このようにするためにはレーザビデオディスクブレー
Ａ７１において、Ｈ−５ｙｎｃの方を２フイールド毎に
サブキャリアの１／２波長分ずれて（ｆｌＪ１間Ｐ）出
力するように回路が構成されている（即ち、サブキャリ
アは各フィールドで連続していないと色ずれを生じるた
め、このようにしないためにＨ−５ｙｎｃの位相を２フ
イールド毎に期間Ｐずらして辻棲含わせを行なっている
）。
このようにスチルモードではＨ−５ｙｎｃの位相が２フ
イールド毎に本来のタイミングからずれ、即ち、第４図
におけるＰＬＬ回路３では第６図（Ｃ＞、（Ｄ）の破線
のタイミングにくると思っていたＨ −５ｙｎｃが同図
（Ｃ）、（Ｄ）の実線のタイミングに現われるため、位
相比較器４の出力が大ぎく変化し、この結末、ＰＬＬ回
路３によって入力Ｈ−５ｙｎｃを引き込むまでに時間が
かかり、この間、ＰＬＬ回路３１に発生するシステムク
ロックからのト１−５ｙ１１Ｃとレーザビデオディスク
プレー１７１からの入力Ｈ−５ｙｎｃとがずれているこ
とになる。
イールド毎に本来のタイミングからずれ、即ち、第４図
におけるＰＬＬ回路３では第６図（Ｃ＞、（Ｄ）の破線
のタイミングにくると思っていたＨ −５ｙｎｃが同図
（Ｃ）、（Ｄ）の実線のタイミングに現われるため、位
相比較器４の出力が大ぎく変化し、この結末、ＰＬＬ回
路３によって入力Ｈ−５ｙｎｃを引き込むまでに時間が
かかり、この間、ＰＬＬ回路３１に発生するシステムク
ロックからのト１−５ｙ１１Ｃとレーザビデオディスク
プレー１７１からの入力Ｈ−５ｙｎｃとがずれているこ
とになる。
このずれを生じている間、ＣＲＴの画面では水平方向に
歪みを生じることになる。
歪みを生じることになる。
そこで、従来のＰＬＬ回路３では、ＶＣＯ５を応答性の
速いものに選定し、上記ずれを素早く補正してＣＲＴの
表示画面上目立たないようにしている。つまり、第６図
（Ｃ）、（Ｄ）に示す期間Ｐのずれは垂直同期信号の直
後に現われるので、上記補■を垂直ブランキング期間内
に行なうＪ：うにしている。
速いものに選定し、上記ずれを素早く補正してＣＲＴの
表示画面上目立たないようにしている。つまり、第６図
（Ｃ）、（Ｄ）に示す期間Ｐのずれは垂直同期信号の直
後に現われるので、上記補■を垂直ブランキング期間内
に行なうＪ：うにしている。
一般に応答性の速いＶＣＯは電圧変化に対して敏感であ
ることから、上記従来例のものは、応答性が早くてずれ
を素早く補正できる反面、ノイズ等の外乱に対して弱く
、誤動作する虞れがある等の問題点があった。
ることから、上記従来例のものは、応答性が早くてずれ
を素早く補正できる反面、ノイズ等の外乱に対して弱く
、誤動作する虞れがある等の問題点があった。
本発明は、タイミングのずれたそれぞれのフレームに適
した２つのＰＬＬ回路を設けることににす、スチル再生
モードにした場合、応答性が遅いＶＣＯを使用して外乱
に強いＰＬＬ回路であり乍ら入力Ｈ−５ｙｎｃとＰＬＬ
回路のシステムクロックからのｌ−１−ｓｙｎｃとのず
れを素早く吸収できる映像信号用位相ロック回路を提供
することを目的とする。
した２つのＰＬＬ回路を設けることににす、スチル再生
モードにした場合、応答性が遅いＶＣＯを使用して外乱
に強いＰＬＬ回路であり乍ら入力Ｈ−５ｙｎｃとＰＬＬ
回路のシステムクロックからのｌ−１−ｓｙｎｃとのず
れを素早く吸収できる映像信号用位相ロック回路を提供
することを目的とする。
第１図（よ本発明の原理ブロック図を示す。同図中、４
０はビデオディスクプレーセで、通常再生モードでは前
述の４フイールドを１周期とした映像信号（第５図）を
出力し、一方、スチル再生モードでは２フイ一ルド単位
の映像信号（第６図）を出力する。４１は制御信号発生
回路で、再生同期信号から奇数及び偶数フィールドの組
み合わけになるフレーム毎に制御信号を得る。４２は第
１のＰＬＬ回路で、制御信号により、あるフレームの再
生同期信号の同期引き込みを行ない、これに続くフレー
ムの再生同期信号の同期引き込みを行なわない動作をフ
レーム毎に繰り返す。４３は第２のＰＬＬ回路で、制御
信号により、上記あるフレームの再生同期信号の同期引
き込みを行なわず、上記これに続くフレームの再生同期
信号の同期引き込みを行なう動作をフレーム毎に繰り返
す。
０はビデオディスクプレーセで、通常再生モードでは前
述の４フイールドを１周期とした映像信号（第５図）を
出力し、一方、スチル再生モードでは２フイ一ルド単位
の映像信号（第６図）を出力する。４１は制御信号発生
回路で、再生同期信号から奇数及び偶数フィールドの組
み合わけになるフレーム毎に制御信号を得る。４２は第
１のＰＬＬ回路で、制御信号により、あるフレームの再
生同期信号の同期引き込みを行ない、これに続くフレー
ムの再生同期信号の同期引き込みを行なわない動作をフ
レーム毎に繰り返す。４３は第２のＰＬＬ回路で、制御
信号により、上記あるフレームの再生同期信号の同期引
き込みを行なわず、上記これに続くフレームの再生同期
信号の同期引き込みを行なう動作をフレーム毎に繰り返
す。
４４は切替回路で、上記制御信号により、第１及び第２
のＰＬＬ回路４２．４３のうち同期引き込みを行なって
いる方のＰＬＬ回路の出力を取り出すように切り替える
。
のＰＬＬ回路４２．４３のうち同期引き込みを行なって
いる方のＰＬＬ回路の出力を取り出すように切り替える
。
スチルモードにした場合、あるフレーム（Ｈｓｙｎｃは
通常再生モードのト１−５ｙｎＣど同じタイミング）で
は第１のＰ Ｌ ｔ−回路４２で同期引き込みを行ない
、これに続くフレーム（Ｈ−５ｙｎｃは通常再生モード
のＨ−５ｙｎｃから所定期間ずれる）では第２のＰ Ｌ
、 Ｌ回路４３で同期引ぎ込みを行ない、フレーム毎に
第１及び第２のＰＬＬ回路４２．＝１３の出力を切り替
える。このように、２つの異なるフレームのＩ」−５ｙ
ｎｃに夫々同期するＰＬＬ回路が夫々設けられているた
め、ＰＬＬ回路のＶＣＯに応答性の遅いものを用いても
、スチルモード特有のフレーム毎のＨ−５ｙｎｃのずれ
を素早く吸収でき、安定した同期引き込みを行ない得る
。
通常再生モードのト１−５ｙｎＣど同じタイミング）で
は第１のＰ Ｌ ｔ−回路４２で同期引き込みを行ない
、これに続くフレーム（Ｈ−５ｙｎｃは通常再生モード
のＨ−５ｙｎｃから所定期間ずれる）では第２のＰ Ｌ
、 Ｌ回路４３で同期引ぎ込みを行ない、フレーム毎に
第１及び第２のＰＬＬ回路４２．＝１３の出力を切り替
える。このように、２つの異なるフレームのＩ」−５ｙ
ｎｃに夫々同期するＰＬＬ回路が夫々設けられているた
め、ＰＬＬ回路のＶＣＯに応答性の遅いものを用いても
、スチルモード特有のフレーム毎のＨ−５ｙｎｃのずれ
を素早く吸収でき、安定した同期引き込みを行ない得る
。
第２図は本発明の一実施例のブロック図を示し、同図中
、第４図と同一構成部分には同一番号を付す。第２図中
、１０はＰ Ｌ １回路（第１のＰＬＬ回路）で、シス
テムクロック（例えば２３Ｍｌ−１ｚ）を発生するＶＣ
Ｏｌ １．ＶＣＯＩ １（７）出力を１５．７５ ｋＨ
ｚまで分周する分周回路１２．入力１」５ｙｎｃと分周
回路１２の出力とを位相比較づる位相比較器１３１位相
比較器１３の出力を保持する保持回路１４にて構成され
ている。２０はＰ Ｌ、 １回路（第２のＰＬＬ回路）
で、ＰＬＬ回路１０と同様に、ＶＣＯ２１，分周回路２
２９位相比較器２３、保持回路２４にて構成されている
。
、第４図と同一構成部分には同一番号を付す。第２図中
、１０はＰ Ｌ １回路（第１のＰＬＬ回路）で、シス
テムクロック（例えば２３Ｍｌ−１ｚ）を発生するＶＣ
Ｏｌ １．ＶＣＯＩ １（７）出力を１５．７５ ｋＨ
ｚまで分周する分周回路１２．入力１」５ｙｎｃと分周
回路１２の出力とを位相比較づる位相比較器１３１位相
比較器１３の出力を保持する保持回路１４にて構成され
ている。２０はＰ Ｌ、 １回路（第２のＰＬＬ回路）
で、ＰＬＬ回路１０と同様に、ＶＣＯ２１，分周回路２
２９位相比較器２３、保持回路２４にて構成されている
。
３０は奇数フィールド／偶数フィールド判別回路（Ｅ１
０判別回路）で、例えば奇数フィールドにトールベル、
偶数フィールドにＬレベルを出力づる。３１は１ｚ２分
周回路で、Ｅ１０判別回路３０の出力周波数を１／２に
分周してイネーブル制御信号として保持回路１４．２４
のイネーブルを制御する。Ｅ／○判別回路３０．１ｚ２
分周回路３１にて制御信号発生回路が構成されている。
０判別回路）で、例えば奇数フィールドにトールベル、
偶数フィールドにＬレベルを出力づる。３１は１ｚ２分
周回路で、Ｅ１０判別回路３０の出力周波数を１／２に
分周してイネーブル制御信号として保持回路１４．２４
のイネーブルを制御する。Ｅ／○判別回路３０．１ｚ２
分周回路３１にて制御信号発生回路が構成されている。
３２は切替回路で、１ｚ２分周回路３１の出力（切替制
御信号）によって分周回路１２．２２の出力のいずれか
を切り替えて出力する。
御信号）によって分周回路１２．２２の出力のいずれか
を切り替えて出力する。
次に本発明の動作について第３図に示すタイミングチャ
ートと共に説明する。
ートと共に説明する。
第２図において、同期分離回路２から分離されで取り出
されｌこ垂直同期信号ａ （Ｖ−３ＶｎＣ） （第３
図（△））及びト１−５ｙｎｃはＥ１０判別回路３０に
供給され、ここで奇数フィールドに１Ｈレベル、偶数フ
ィールドにＬレベルとなる判別信号ｂ（第３図（＋３）
）とされる。判別信号すは１ｚ２分周回路３１にて周波
数を１／２にされ、例えば、第１及び第２フイールドに
１」レベル、次の第１及び第２フイールドにＬレベルと
なる１Ｉ１１制御信号Ｃ（第３図（Ｃ））とされる。
されｌこ垂直同期信号ａ （Ｖ−３ＶｎＣ） （第３
図（△））及びト１−５ｙｎｃはＥ１０判別回路３０に
供給され、ここで奇数フィールドに１Ｈレベル、偶数フ
ィールドにＬレベルとなる判別信号ｂ（第３図（＋３）
）とされる。判別信号すは１ｚ２分周回路３１にて周波
数を１／２にされ、例えば、第１及び第２フイールドに
１」レベル、次の第１及び第２フイールドにＬレベルと
なる１Ｉ１１制御信号Ｃ（第３図（Ｃ））とされる。
いま、スチルモードの場合、第６図（Ａ）。
（Ｂ）に示す第１及び第２フイールド（Ｈ−ｓｙｎｃは
通常再生モードの時と同じタイミング）では１ｚ２分周
回路３１の出力制御信号Ｃは１」レベルとなり、これに
より、ＰＬＬ回路１０の保持回路１４はスルー状態（保
持動作を行なわない）、ＰＬＬ−回路２０の保持回路２
４は保持状態とされる一方、切替回路３２はＰ Ｌ Ｌ
回路１０の出力を選ＩＲ”ｌる側に１２Ｊり替えられる
。ここで、同期分１）Ｉ１１１１判別らのＨ−５Ｌ７ｎ
Ｃ（第６図（Δ）、（Ｂ））及び分周回路１２の出力１
−１−５ｙｎｃは位相比較器１３にて位相比較され、位
相比較ｌｌ差信号がＶＣＯｌｌにフィードバックされ、
周知のＰ Ｌ Ｌ動作ににって位相合わせ込みが行なわ
れる。これにＪ、す、分周回路１２からのＨ−５ｙｎｃ
は入力＠ −５ｙｎｃ （第６図（Ａ）、（Ｂ＞）に同
期をとられ、切替回路３２を介してＣＲＴに供給される
。このとざ、Ｐｌ−Ｌ回路２０の保持回路２４は保持状
態であるので、位相比較器２３には同期分離回路２から
の１−１ｓｙｎｃ （第６図＜Ａ）、（Ｅ３））が供給
されるもこれに同期をとられることはない。
通常再生モードの時と同じタイミング）では１ｚ２分周
回路３１の出力制御信号Ｃは１」レベルとなり、これに
より、ＰＬＬ回路１０の保持回路１４はスルー状態（保
持動作を行なわない）、ＰＬＬ−回路２０の保持回路２
４は保持状態とされる一方、切替回路３２はＰ Ｌ Ｌ
回路１０の出力を選ＩＲ”ｌる側に１２Ｊり替えられる
。ここで、同期分１）Ｉ１１１１判別らのＨ−５Ｌ７ｎ
Ｃ（第６図（Δ）、（Ｂ））及び分周回路１２の出力１
−１−５ｙｎｃは位相比較器１３にて位相比較され、位
相比較ｌｌ差信号がＶＣＯｌｌにフィードバックされ、
周知のＰ Ｌ Ｌ動作ににって位相合わせ込みが行なわ
れる。これにＪ、す、分周回路１２からのＨ−５ｙｎｃ
は入力＠ −５ｙｎｃ （第６図（Ａ）、（Ｂ＞）に同
期をとられ、切替回路３２を介してＣＲＴに供給される
。このとざ、Ｐｌ−Ｌ回路２０の保持回路２４は保持状
態であるので、位相比較器２３には同期分離回路２から
の１−１ｓｙｎｃ （第６図＜Ａ）、（Ｅ３））が供給
されるもこれに同期をとられることはない。
次に、第６図（Ｃ）、（Ｄ）の実線に示す第１及び第２
フイールド（Ｈ−ｓｙｎｃは通常再生モードの時と期間
Ｐずれている）では１／２分周回路３１の出力制胛信号
Ｃはしレベルとなり、これにより、ＰＬＬ回路２０の保
持回路２４はスルーＰＬＬ回路１０の保持回路１４は保
持状態とされる一方、切替回路３２はＰＬＬ回路２０の
出力を選択する側に切り替えられる。ここで、同期分離
回路２からのＨ−５ｙｎｃ （第６図（Ｃ）、（Ｄ）の
実線）及び分周回路２２の出力Ｈ−５ｙｎｃは位相比較
器２３にて位相比較され、ＰＬＬ動作によって位相合わ
せ込みが行なわれる。これにより、分周回路２２からの
ｆ−１−ｓｙｎｃは入力１−１−５ｙｎＣ（第６図（Ｃ
）、（Ｄ）の実ａ＞に同期をとられ、切替回路２２を介
してＣＲＴに供給される。このとさ、ＰＬＬ回路１０の
保持回路１４は保持状態であるので、位相比較器１３に
は同期分離回路２から１−（ＳｙｎＣ（第６図（Ｃ）、
（Ｄ）の実線）が供給されるもこれに同１’ｌ］をとら
れることはなく、保持回路１４で保持された位相比較器
１３の出力（先の第１及び第２フィールド時の最終出力
）をＶＣＯ１１にフィードバックされて第６図（Ａ＞、
（Ｂ）に示ずＨ−５ｙｎｃに同期をとられることになる
。
フイールド（Ｈ−ｓｙｎｃは通常再生モードの時と期間
Ｐずれている）では１／２分周回路３１の出力制胛信号
Ｃはしレベルとなり、これにより、ＰＬＬ回路２０の保
持回路２４はスルーＰＬＬ回路１０の保持回路１４は保
持状態とされる一方、切替回路３２はＰＬＬ回路２０の
出力を選択する側に切り替えられる。ここで、同期分離
回路２からのＨ−５ｙｎｃ （第６図（Ｃ）、（Ｄ）の
実線）及び分周回路２２の出力Ｈ−５ｙｎｃは位相比較
器２３にて位相比較され、ＰＬＬ動作によって位相合わ
せ込みが行なわれる。これにより、分周回路２２からの
ｆ−１−ｓｙｎｃは入力１−１−５ｙｎＣ（第６図（Ｃ
）、（Ｄ）の実ａ＞に同期をとられ、切替回路２２を介
してＣＲＴに供給される。このとさ、ＰＬＬ回路１０の
保持回路１４は保持状態であるので、位相比較器１３に
は同期分離回路２から１−（ＳｙｎＣ（第６図（Ｃ）、
（Ｄ）の実線）が供給されるもこれに同１’ｌ］をとら
れることはなく、保持回路１４で保持された位相比較器
１３の出力（先の第１及び第２フィールド時の最終出力
）をＶＣＯ１１にフィードバックされて第６図（Ａ＞、
（Ｂ）に示ずＨ−５ｙｎｃに同期をとられることになる
。
以後、上記のような動作が２フイールド毎に繰り返され
、結局、ＰＬＬ回路１０は通常再生モードと同じ１−１
−５ｙｎｃが再生される第１及び第２フイールド（第６
図（Ａ）、（Ｂ））のトｌ −５ｙｎｃに同期をとられ
、一方のＰＬＬ回路２０４よ通常再生上−ドのＨ−５ｙ
ｎｃから期間ＰずれたＩ−（−ｓｙｎｃが再生される第
１及び第２フイールド（第６図（Ｃ）。
、結局、ＰＬＬ回路１０は通常再生モードと同じ１−１
−５ｙｎｃが再生される第１及び第２フイールド（第６
図（Ａ）、（Ｂ））のトｌ −５ｙｎｃに同期をとられ
、一方のＰＬＬ回路２０４よ通常再生上−ドのＨ−５ｙ
ｎｃから期間ＰずれたＩ−（−ｓｙｎｃが再生される第
１及び第２フイールド（第６図（Ｃ）。
（Ｄ）の実線）の１−１−５ｙｎｃに同期をとられ、２
フイールド毎にＰ Ｌ Ｌ回路１０．２０の各出力が交
互に切り替えられて取り出される。これにより、スチル
再生モード特有の２フイールド毎のト１ｓｙｎｃのずれ
があってもこれを素早く吸収でき、安定した同ＩＰ引き
込みを行ない得る。従って、ｖＣｏｌｌ、２１は応答性
の遅いものでよく、これにＪ二り、ノイズ等の外乱に対
して強く、誤動作の虞れが少なくなる。
フイールド毎にＰ Ｌ Ｌ回路１０．２０の各出力が交
互に切り替えられて取り出される。これにより、スチル
再生モード特有の２フイールド毎のト１ｓｙｎｃのずれ
があってもこれを素早く吸収でき、安定した同ＩＰ引き
込みを行ない得る。従って、ｖＣｏｌｌ、２１は応答性
の遅いものでよく、これにＪ二り、ノイズ等の外乱に対
して強く、誤動作の虞れが少なくなる。
（発明の効果）
以上説明した如く、本発明によれば、２つの異なるフレ
ームのｌ−１−５ｙｎＣに夫々同期するＰＬＩ−回路が
夫々設けられているため、ＰＬＬ回路のｖＣＯに応答性
の遅いものを用いても、スチル再生モード特有のフレー
ム毎の１−１−３１７ｎＣのずれを素早く吸収でき、安
定した同期引き込みを行ない（り、安定した映像を得る
ことができ、ＶＣＯは応答性の遅いしのでよいのでノイ
ズ等の外乱に対して強く、１誤動作の虞れが少なくなる
。
ームのｌ−１−５ｙｎＣに夫々同期するＰＬＩ−回路が
夫々設けられているため、ＰＬＬ回路のｖＣＯに応答性
の遅いものを用いても、スチル再生モード特有のフレー
ム毎の１−１−３１７ｎＣのずれを素早く吸収でき、安
定した同期引き込みを行ない（り、安定した映像を得る
ことができ、ＶＣＯは応答性の遅いしのでよいのでノイ
ズ等の外乱に対して強く、１誤動作の虞れが少なくなる
。
第１図は本発明の原理ブｆコック図、
第２図は本発明の一実施例のブロック図、第３図は本発
明の［Ｆ］Ｊ作タイミングチＶ−ト、第４図は従来のブ
ロック図、 第５図は通常再生モードの信号タイミング図、第６図は
スチル再生モードの信号タイミング図である。 ２は同１ｇ１分離回路、 １０．２０はＰＬＬ回路、 １１．２１はＶＣＯ１ １２，２２は分周回路、 １３．２３は位相比較回路、 １４．２４は保持回路、 ３０は奇数フィールド／偶数フィールド判別回路、３１
は１／２分周回路、 ３２．４４は切替回路、 ４０ｔまビデオディスクプレーヤ、 ４１は制御信号発生回路、 ７１２は第１のＰＬＬ−回路、 ４３は第２のＰＬＩ−回路 を小す。 図において、 １はレーザビデオディスクプレーヤ、 本発明の原理ブロック図 第 図 本発明の動作タイミングチャ 第３図 ト 従来のブロック図 通常再生モードの信号タイミノグ図 スチル再生モ どの信号タイミング図 第 図
明の［Ｆ］Ｊ作タイミングチＶ−ト、第４図は従来のブ
ロック図、 第５図は通常再生モードの信号タイミング図、第６図は
スチル再生モードの信号タイミング図である。 ２は同１ｇ１分離回路、 １０．２０はＰＬＬ回路、 １１．２１はＶＣＯ１ １２，２２は分周回路、 １３．２３は位相比較回路、 １４．２４は保持回路、 ３０は奇数フィールド／偶数フィールド判別回路、３１
は１／２分周回路、 ３２．４４は切替回路、 ４０ｔまビデオディスクプレーヤ、 ４１は制御信号発生回路、 ７１２は第１のＰＬＬ−回路、 ４３は第２のＰＬＩ−回路 を小す。 図において、 １はレーザビデオディスクプレーヤ、 本発明の原理ブロック図 第 図 本発明の動作タイミングチャ 第３図 ト 従来のブロック図 通常再生モードの信号タイミノグ図 スチル再生モ どの信号タイミング図 第 図
Claims (1)
- 【特許請求の範囲】 ビデオディスクプレーヤ（４０）から再生された同期信
号をＰＬＬ（フェーズ・ロックド・ループ）動作によつ
て引き込み、該再生同期信号に同期した信号を発生する
映像信号用位相ロック回路において、 上記再生同期信号から奇数フィールド及び偶数フィール
ドの組み合わせになるフレーム毎に制御信号を得る制御
信号発生回路（４１）と、 該制御信号により、あるフレームの再生同期信号の同期
引き込みを行ない、これに続くフレームの再生同期信号
の同期引き込みを行なわない動作をフレーム毎に繰り返
す第１のＰＬＬ回路（４２）と、 上記制御信号により、上記あるフレームの再生同期信号
の同期引き込みを行なわず、上記これに続くフレームの
再生同期信号の同期引き込みを行なう動作をフレーム毎
に繰り返す第２のＰＬＬ回路（４３）と、 上記制御信号により、上記第１及び第２のＰＬＬ回路（
４２）（４３）のうち同期引き込みを行なつている方の
ＰＬＬ回路の出力を取り出すように切り替える切替回路
（４４）とよりなることを特徴とする映像信号用位相ロ
ック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271318A JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
| US07/426,041 US5126854A (en) | 1988-10-27 | 1989-10-24 | Phase lock circuit for generating a phase synched synchronizing video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271318A JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117284A true JPH02117284A (ja) | 1990-05-01 |
| JPH0722380B2 JPH0722380B2 (ja) | 1995-03-08 |
Family
ID=17498381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271318A Expired - Lifetime JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5126854A (ja) |
| JP (1) | JPH0722380B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218449A (en) * | 1992-02-24 | 1993-06-08 | Samsung Electronics Co., Ltd. | Nervous clock signal generator for video recorder |
| WO1995022206A1 (en) * | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Delay-locked loop |
| TW488161B (en) * | 1999-05-03 | 2002-05-21 | Koninkl Philips Electronics Nv | Playback apparatus for reproducing a video signal recorded on an information carrier |
| US7268825B2 (en) * | 2003-04-01 | 2007-09-11 | Thomson Licensing Llc | Digital synchronizing generator |
| US20060215296A1 (en) * | 2005-03-24 | 2006-09-28 | Gennum Corporation | Bidirectional referenceless communication circuit |
| US9014323B2 (en) * | 2013-08-30 | 2015-04-21 | Nxp B.V. | Clock synchronizer for aligning remote devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4420775A (en) * | 1980-09-26 | 1983-12-13 | Nippon Victor Kabushiki Kaisha | Circuit and method for protecting a horizontal synchronous signal |
| JPS5850827A (ja) * | 1981-09-08 | 1983-03-25 | Fujitsu Ltd | フェーズ・ロック・ループ回路 |
| US4616259A (en) * | 1984-04-27 | 1986-10-07 | General Electric Company | Instant phase correction in a phase-locked loop |
| JPS6133575U (ja) * | 1984-07-28 | 1986-02-28 | ソニー株式会社 | クロツク形成回路 |
| US4646103A (en) * | 1985-03-20 | 1987-02-24 | Hitachi, Ltd. | Optical recording method |
| JPS62155691A (ja) * | 1985-12-27 | 1987-07-10 | Victor Co Of Japan Ltd | カラ−映像信号の記録再生装置 |
| JPS63174497A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | カラ−デコ−ダの同期信号発生回路 |
-
1988
- 1988-10-27 JP JP63271318A patent/JPH0722380B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-24 US US07/426,041 patent/US5126854A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5126854A (en) | 1992-06-30 |
| JPH0722380B2 (ja) | 1995-03-08 |
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