JPS63174497A - カラ−デコ−ダの同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、一般のカラーＴＶ方式（ＮＴＳＣ方式、ＰＡ
Ｌ方式等）において、ＶＢＳ信＠（ビデオ、バースト、
シンクの合成信号）から同期信号を分離する、カラーデ
コーダの同期信号発生回路に関する。

（従来の技術） 例えば超音波診断装置あるいは内祝＠装置等において収
集された画像情報をＶＴＲ（ビデオチープレ］−ダ）に
記録し、これを再生してＲＧ　［３モニタに表示するこ
とが行われている。画像情報のＶＴＲへの記録は、エン
ニ１−ダによりＶＢＳ信号を作成し、このＶＢＳ信号を
記録することにより行われる。このため、ＲＧＢモニタ
表示においては、ＶＦＲより再生されたＶＢＳ信号がら
ビデオ信号、バースト信号、シンク信号を分離する必要
かある。この分離を行う回路をカラーデコーダと称して
いる。そしてこのカラーデ′］−夕゛においてシンク信
号すなわち同期信号を分離づる回路を特に同期信号発生
回路と称している。

この同期信号発生回路の基本構成として以下の第１．第
２の方式が挙げられる。

第１の方式はＰＬＬ　（フェーズ・ロックド・ループ）
を用いたものであり、この場合の構成例を第５図に示ず
。この同期信号発生回路は、同期分離回路１．ト１ｓＹ
Ｎｃ分離回路２．ＰＬＬ３．ｌ−１カウンタ４．■タイ
ミング信号Ｍ　（リード・オンリ・メモリ＞５．ＶＳＹ
ＮＣ分離回路６．ＶカウンタＣＬ合成回路７．Ｖカウン
タ８．ＶタイミングＲＯＭ９．タイミング補正回路１０
．タイミング合成回路１１を有する。

同期分離回路１はＶＢＳ信号よりコンポジット同期（Ｃ
３ＹＮＣ）信号を抽出するものであり、Ｈ３ＹＮＣ３Ｙ
ＮＣ２はＣ３ＹＮＣ信号より水平同期（Ｈ３ＹＮＣ）信
号を抽出するものである。

ＰＬＬ３は位相比較器（ＰＣ＞３ａ、ローパスフィルタ
（ＬＰＦ）３ｂ、電圧制御発振器（ＶＣＯ）３ｃ、分周
器（ＤＩＶＩＤＥＲ）３ｄ、１／２分周器３ｅを有する
。ｌ−１カウンタ４はＶＣ０３Ｇの出力を計数するもの
であり、その出力はＨタイミング合成回路のアドレスと
なる。この日タイミングＲＯＭ５からは、Ｈ３ＹＮＣ信
号、］」Ｄ信号。

ＢＦ倍信号１−ＩＢＩＫ信号が出力されるようになって
いる。

ＶＳＹＮＣ分離回路６はＣ３ＹＮＣ信丹より垂直同期（
ＶＳＹＮＣ）信号を抽出Ｊるものであり、ＶカウンタＣ
１−合成回路７はＶカウンタ８のクリア信号を生成する
ものであり、Ｖカウンタ８は前記分周器３ｄの出力を計
数するものである。■タイミング合成回路はＶカウンタ
８の出力に基づ゛いてＶＢＩ　Ｋ信号を出ノＪするもの
であり、タイミング補正回路１０はＶＳＹＮＣ分離回路
６の出力及びＶタイミングＲＯＭ９の出力のタイミング
補正を行うもので必り、タイミング合成回路１１はト（
ＢＬＫ信号とＶＢＬＫ信号との合成出力ＣＢＬＫ信号を
得るものである。

上記構成の動作タイミングを第７図に示す。同図におい
て（ａ）はｌ−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ分離回路２により分
離されたｌ−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ信号、（ｂ）はＶＣ０
３Ｇの発振出ノＪ、（ｃ）、（ｄ）、（ｅ）はＩ」タイ
ミングＲＯＭ５より出力されるＨＢＬＫ信号、ｌ−１ｓ
ＹＮＣ信号、ＨＤ信号である。ＰＬＬ３が正常にロック
ずれば第７図に示すようなタイミングで各信号を得るこ
とができるか、ＶＴＲメチル時には第３図に示すように
少なくともＶＳＹＮＣ信号付近では全くロックがかから
ないし、悪くすれば垂直同期区間中、誤差電圧が安定収
束しないこともある。ざらにこうした不安定、不規則な
水平タイミングにより、Ｖカウンタ８を回してＶＳＹＮ
Ｃ信号を発生させると、ＨＤ、ＶＤ信号の位相が合わな
いし、周期も不規則になり、）−ＩＤ、ＶＤで偏向コイ
ルを駆動するモニタ側は正常に動作しなくなる。このよ
うな場合、モニタの表示像は第６図（ａ＞、（ｂ）に示
ずように上下、左右に振動してしまい、ＶＴＲスヂメチ
ル常にかからない。

第２の方式はワンショットマルチバイブレークを用いた
ものであり、この場合の構成例を第９図に示す。ずなわ
ちこの同期信号発生回路は、同期分離回路１．Ｈ３ＹＮ
Ｃ３ＹＮＣ２，ＶＳＹＮＣ分離回路６．タイミング発生
回路１３乃至１９を右する。タイミング発生回路１３乃
至１９はそれぞれワンショットマルチバイブレータを有
して構成され、第１０図に示ずようにＣ３ＹＮＣ信号の
立下りより３／４Ｈ時定数で出力されるｌ−Ｉ　Ｓ　Ｙ
　ＮＣ信号の立上りエツジを蟇準にして周期Ｔ１．Ｔ２
の調整ができるようになっている。この方式においては
第８図に示すように、１周期前のｌ−Ｉ　Ｓ　ＹＮＣ信
号の立上りを基準に次の周期の水平方向の水平走査スタ
ート、ブランキング解除等のＨＤ。

ＨＢＩ　Ｋのタイミング信号を発生するようになってお
り、ＶＴＲメチル時に５２５Ｈ＝２Ｖ　（又は６２５Ｈ
＝２Ｖ）の制約は当然に満していない。

しかしながら、トｌ５ＹＮＣとＶＳＹＮＣとの位相関係
はある程度判別できるレベル（モニタ側の観察者により
解る）であるため、■丁Ｒスチルは正常にかかる。ただ
し、画質的には第６図（Ｃ）に示すようにＨＳ　Ｙ　Ｎ
　Ｃ等のノイズに弱く、水平方向に画像と同期のタイミ
ングが合わなくなることがある、。

（発明が解決しようとする問題点） 上述したように第１の方式を採用した場合にはＶＴＲス
チルが正常にかからないし、第２の方式を採用した場合
には同期系ノイズに弱いという問題点がおる。

この発明は上記事情に鑑みて成されたものであり、その
目的とするところは、ＶＴＲメチルか正常にかかり、し
かも同期系ノイズに強い同期信号発生回路を提供するこ
とにある。

［発明の構成］ （問題点を解決するための手段） 本発明は、ＶＴＲより再生されたＶＢＳ信号中のコンポ
ジット同期信号より水平同期信号を分離するＨ３ＹＮＣ
３ＹＮＣと、この水平同期信号にロックして動作する第
１のＰＬＬと、前記水平同期信号又は前記第１のＰＬＬ
出力にロックして動作し、かつ、前記第１のＰＬＬより
分周比か大きくロックレンジが狭い第２のＰＬＬと、垂
直同期信号（ｑ近では前記第１のＰＬＬ出力を第２のＰ
ＬＬに入力させ、それ以外の時は前記第１のＰＬＬを経
由せずに前記水平同期信号を直接前記第２のＰＬＬに入
力させる切換スイッチとを有し、前記第２のＰＬＬ出）
Ｊに基づいて各種同期信号を生成するようにしてカラー
デコーダの同期信号発生回路を構成している。

（作　用） 本発明では、第１のＰＬＬが第２のＰＬＬに比べて分周
比が小さくロックレンジは広いので、ＶＳＹＮＣ付近の
ＨＳ　Ｙ　Ｎ　Ｃの扱けによる不規則も１ＶＤ周期内で
充分吸収できる。そこで、ＶＳＹＮＣ付近ではこの第１
のＰＬＬ出力を第２のＰＬＬに入力することで、第２の
ＰＬＬに入力される信号は常に安定化し、第２のＰＬＬ
で精度よくロックさせることかできる。

このため、各種同期信号を正常タイミングで出力するこ
とができ、この結果、ＶＴＲスチルが正常にかかる。ま
た、ＰＬＬ出力に基づいて各種同期信号を生成するよう
にしているため、同期系ノイズに強いものとなる。

（実施例） 以下、実施例により本発明を具体的に説明する。

第１図は本発明の一実施例たる同期信号発生回路のブロ
ック図である。この同期信号発生回路２０は、同期分離
回路１．Ｈ８ＹＮＣ８ＹＮＣ２゜ＶＳＹＮＣ分離回路６
．第１（７）ＰＬＬ（７エーズ・ロックド・ループ）２
０．第２のＰＬＬ２１゜Ｈカウンタ３０．Ｈタイミング
ＲＯＭ　（リード・オンリ・メモリ＞３１．Ｖカウンタ
３２．■タイミングＲＯＭ３３．切換スイッチ３４を有
する。

同期分離回路１はコンポジット同期（Ｃ８ＹＮＣ）を分
離するものであり、Ｈ３ＹＮＣ３ＹＮＣ２は水平同期（
Ｈ３ＹＮＣ）信号を分離するものであり、ＶＳＹＮＣ分
離回路６は垂直同期（ＶＳＹＮＣ）信号を分離するもの
であり、い覆゛れも第５図及び第９図に示すのと同様で
ある。

第１のＰＬＬ２０は、Ｈ３ＹＮＣ３ＹＮＣ２より出力さ
れたＨ３ＹＮＣ信号にロックして動作するようになって
おり、Ｉ−（Ｓ　Ｙ　Ｎ　Ｃ信号と後述する分周器２５
の出力との位相比較を行う位相比較器（ＰＣ＞２２と、
この位相比較出力中、低周波酸分のみを通過させるロー
パスフィルタ（ＬＰＦ）２３と、このＬＰＩ−２３の出
力をコントロール電圧（ＣＶ）として取込みＣＶに応じ
て発振周波数か変化する電圧制御発振器（ＶＣＯ）２’
ｌと、ＶＣＯ２４の出力を分周する分周器２５とを有し
て成る。

第２のＰＬＬ２１は、前記ト１ｓＹＮｃ信号又は第１の
ＰＬＬ２０の出力にロックして動作するようになってお
り、同様に位相比較器（ＰＣ＞２６゜ローパスフィルタ
（ＬＰＦ）２７．電圧制御発振器（ＶＣＯ）２８及び分
周器２９から構成されている。尚、第１のＰＬＬ　２０
は、分周器２５の分周比が第２のＰＬＬ２１の分周器２
９に比べて小ざく、ＬＰＦ２３．ＶＣＯ２４によるロッ
クレンジも第２のＰＬＬに比べて広くなっている。逆を
言えば、第２のＰＬＬ２１は第１のＰＬＬ２０よりも分
周比が大きくロックレンジは狭くなっている。

前記切換スイッチ３４は、前記ＶタイミングＲＯＭ３３
の出力に基づき、垂直同期信号ＶＳＹＮＣ付近では前記
第１のＰＬＬ２０の出力を第２のＰＬＬ２１に入力させ
、それ以外の時は前記第１のＰＬＬ２０を経由せずに前
記水平同期信号Ｈ３ＹＮＣを直接前記第２のＰＬＬ２１
に入力させるように切り換えるようになっている。

また、Ｈカウンタ３０は、第２のＰＬＬ　２１の分周器
２９の出力をクリア信号とし且つＶＣ０２８の出力を計
数するものであり、ＨタイミングＲＯＭ３１は、このＨ
カウンタ３０の計数出力に応じてＨ３ＹＮＣ信号、ＨＤ
倍信号１−（ＢＬＫ信号等を出力するものである。Ｖカ
ウンタ３２は、ＨタイミングＲ’０Ｍ３１の出力（２ｆ
Ｈ＞を計数するものであり、■タイミングＲＯＭ３３は
、このＶカウンタ３２の計数出力に応じてＶＤ信号、Ｖ
ＢＬＫ信号、ＶＳＥＬ信号、ＶＣＬＥＡＲ信号等を出力
するものである。Ｖカウンタ３２のクリア信号としては
、ＶＳＹＮＣ分離回路６の出力（ＶＳＹＮＣ信丹）が入
力するようになっている。

次に、上記構成の作用について説明する。

同期分離回路１より出力されたコンポジット同期信号は
Ｈ３ＹＮＣ３ＹＮＣ２及びＶＳＹＮＣ分離回路６に入力
され、第２図に示すような信号分離に供される。同図に
おいて、（ａ＞はコンポジット同期（Ｃ３ＹＮＣ）信号
、（ｂ）はＨ３ＹＮＣ信号、（Ｃ）はＶＳＹＮＣ信号で
あり、また、図中・印を付したパルスは等価パルスと称
されるものである。ＨＳ　’１７　Ｎ　Ｃ分離回路２は
、３／４周期の時定数を有し、Ｃ３ＹＮＣ信号の立上り
から３／４日周期間は同期分離動作を行わないようにな
っている。ＶＳＹＮＣ分離回路６は積分回路とコンパレ
ータで構成され、ＶＳＹＮＣ付近の９Ｈ周期の積分波形
のコンパレートによりＶＳＹＮＣ信号を発生する。この
ｌ−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ信号をＶＳＹＮＣ信号との位相
関係でオードフィールド、イーブンフィールドのインタ
ーレーススキャンを判別し、ＲＧＢモニタにおけるＣＲ
Ｔディスプレイの水平。

垂直ドライブを行うようにしている。

ここで、ＶＴＲメチル時には、同期分離回路１より第３
図（ａ）に示すようなＣ３ＹＮＣ信号が出力され、Ｈ３
ＹＮＣ３ＹＮＣ２より同図（ｂ）に示すようなＨ３ＹＮ
Ｃ信号か出力され、ＶＳＹＮＣ分離回路６より同図（Ｃ
）に示ずようなＶＳＹＮＣ信号が出力される。ここで、
第３図（ｂ）。

（Ｃ）及び第２図（ｂ）、（ｃ）の比較から明らかなよ
うに、ＶＴＲメチル時にはＨ３ＹＮＣ信号とＶＳＹＮＣ
信号との位相関係等が正規なものでなくなってしまう。

そこで、本実施例においては、第２のＰＬＬの入力とし
て、前記水平同期信号Ｈ３ＹＮＣと第１のＰＬＬ２０の
出力（ｔ−ｈとする）とを切換スイッチ３４によって選
択できるようにしている。この切換タイミングとしては
、前記ＶタイミングＲＯＭ３３の出力であるＶＳＥＬ信
号に基づき、ＶＳＹＮＣから数Ｈ周期間だけ第１のＰＬ
Ｌ２０の出力Ｈ１に切り換え、それ以外のときはＨ３Ｙ
ＮＣ信号を第２０Ｐ　Ｌ　１２１に入力させている。

ここで、第１のＰＬＬ２０は第２のＰＬＬ２１に比べて
分周比が小さくロックレンジが広く、従って、ＶＳＹＮ
Ｃ付近のＨ８ＹＮＣのヌケによる不規則も、１ＶＤ期間
内で充分に吸収できる。このため、第１のＰＬＬ２０の
出カド１１は第４図（ｂ）に示すように、同図（ａ）の
ＶＳＹＮＣ中でも規則正しく発生する。そこで、ＶＳＹ
ＮＣ付近では同図（Ｃ）のＶＳＦＬ信号に基づきこの日
１信号を第２のＰＬＬ２１に入力させることで、第２の
ＰＬＬ２１に入力される信号を同図（ｄ）のように安定
化させることができ、第２のＰＬＬ２１の動作が安定し
、同図（ｅ）のようなＨｚ倍信号得ることがきる。

このような安定動作により発生してＶＣＯ２８の出力で
あるクロックで１」カウンタ３０を動作させ、１Ｈ間の
Ｈ８ＹＮＣ，ＨＤ、Ｉ−ＩＢＩ　Ｋ等のタイミング信号
を発生させると同時に、安定化したＨ２信号によりＶカ
ウンタ３２を動作させ、ＶＤ。

ＶＢＬＫのタイミングを発生させることができる。

このように、本実施例によれば第２のＰＬＬ２１の入力
信号が常に安定しているので、スチル時にあっても良好
なＶＴＲメチル像を得ることができ、通常の再生時でも
全く支障なく動作させることができる。また、ＰＬＬを
使用しているので同期系ノイズにも強いものとなる。

以上、本発明の一実施例について説明したが、本発明は
上記実施例に限定されるものではなく、種々の変形実施
が可能であるのはいうまでもない。

「発明の効果」 以上詳述したように本発明によれば、ＶＴＲメチルが正
常にかかり、しかも同期系ノイズに強い同期信号発生回
路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ＶＴＲの通常再生時の同期分離信号のタイミング図、第
３図はＶＴＲスチル時の同期分離信号のタイミング図、
第４図は本実施例の水平同明信号の発生タイミング図、
第５図はＰＬＬを用いた従来例のブロック図、第６図（
ａ）、（ｂ）。 （Ｃ）は従来例によるメチル画像の説明図、第７図はＰ
ＬＬとＨタイミングＲ０Ｍとによる各種信号の発生タイ
ミング図、第８図は同期分離したＨ３ＹＮＣ信号のタイ
ミング図、第９図はワンショットマルチバイブレータを
用いた従来例のブロワり図、第１０図はその動作タイミ
ング図である。 ２・・・Ｈ８ＹＮＣ分離回路、 ２０・・・第１のＰＬＬ　（フェーズ・ロックド・ルー
プ）、 ２］・・・第２のＰＬＬ　（フェーズ・ロックド・ルー
プ）、 ３４・・・切換スイッチ。 代理人　弁理士　則　　近　　憲　　缶周　　　　　犬
　　　胡　　　典　　　夫１６一

Claims (1)

【特許請求の範囲】
1. 　ＶＴＲより再生されたＶＢＳ信号中のコンポジット同
   期信号より水平同期信号を分離するＨＳＹＮＣ分離回路
   と、この水平同期信号にロックして動作する第１のＰＬ
   Ｌと、前記水平同期信号又は前記第１のＰＬＬ出力にロ
   ックして動作し、かつ、前記第１のＰＬＬより分周比が
   大きくロックレンジが狭い第２のＰＬＬと、垂直同期信
   号付近では前記第１のＰＬＬ出力を第２のＰＬＬに入力
   させ、それ以外の時は前記第１のＰＬＬを経由せずに前
   記水平同期信号を直接前記第２のＰＬＬに入力させる切
   換スイッチとを有し、前記第２のＰＬＬ出力に基づいて
   各種同期信号を生成するように構成したことを特徴とす
   るカラーデコーダの同期信号発生回路。