JPS6361584A - カラ−デコ−ダの同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、一般のカラーＴＶ方式（ＮＴＳＣ方式、ＰＡ
Ｌ方式等）において、Ｖｆ３Ｓ信＠（ビデオ、バースト
、シンクの合成信号）から同期信号を分離する、カラー
デコーダの同期信号発生回路に関する。

（従来の技術） 例えば超音波診断装置あるいは内視鏡装置等において収
集された画像情報をＶＴＲ（ビデオテープレコーダ）に
記録し、これを再生してＲＧＢモニタに表示することが
行われている。画像情報のＶＴＲへの記録は、エンコー
ダによりＶＢＳ信号を作成し、このＶＢＳ信号を記録す
ることにより行われる。このため、ＲＧＢモニタ表示に
おいては、ＶＴＲより再生されたＶＢＳ信号からビデオ
信号、バースト信号、シンク信号を分離する必要がある
。この分離を行う回路をカラーデコーダと称している。

そしてこのカラーデコーダにおいてシンク信号すなわち
同期信号を分離する回路を特に同期信号発生回路と称し
ている。

この同期信号発生回路の基本構成として以下の第１．第
２の方式が挙げられる。

第１の方式はＰＬＬ　（フェーズ・ロックド・ループ）
を用いたものであり、この場合の構成例を第６図に示す
。この同期信号発生回路は、同期分離回路１．Ｈ３ＹＮ
Ｃ３ＹＮＣ２，ＰＬＬ３．Ｈカウンタ４．ト１タイミン
グＲＯＭ（リード・オンリ・メモリ）５．ＶＳＹＮＣ分
離回路６．ＶカウンタＣＬ合成回路７．Ｖカウンタ８．
ＶタイミングＲＯＭ９．タイミング補正回路１０．タイ
ミング合成回路１１を有する。

同期分離回路１はＶＢＳ信号よりコンポジット同期（Ｃ
３ＹＮＣ）信号を抽出するものでおり、Ｈ３ＹＮＣ３Ｙ
ＮＣ２はＣ３ＹＮＣ信号より水平同期（Ｈ３ＹＮＣ）信
号を抽出するものである。

ＰＬＬ３は位相比較器（ＰＣ＞３ａ、ローパスフィルタ
（ＬＰＦ）３ｂ、電圧制御発振器（ＶＣＯ）３ｃ、分周
器（ＤＩＶＩＤＥＲ＞３ｄ、１／２分周器３ｅを有する
。Ｈカウンタ４はＶＣ０３Ｇの出力を計数するものであ
り、その出力はＨタイミング合成回路のアドレスとなる
。この日タイミングＲＯＭ５からは、Ｈ３ＹＮＣ信号、
ＨＤ信号。

ＢＦ倍信号Ｉ−ＩＢＬＫ信号が出力されるようになって
いる。

ＶＳＹＮＣ分離回路６はＣ３ＹＮＣ信号より垂直同期（
ＶＳＹＮＣ）信号を抽出するものであり、ＶカウンタＣ
Ｌ合成回路７はＶカウンタ８のクリア信号を生成するも
のでおり、Ｖカウンタ８は前記分周器３ｄの出力を計数
するものである。■タイミング合成回路はＶカウンタ８
の出力に基づいてＶ　Ｂ　Ｌ　Ｋ信号を出力するもので
あり、タイミング補正回路１０はＶＳＹＮＣ分離回路６
の出力及びＶタイミングＲＯＭ９の出力のタイミング補
正を行うものであり、タイミング合成回路１１はＨＢＩ
Ｋ信号とＶＢＬＫ信号との合成出力ＣＢＬＫ信号を得る
ものである。

上記構成の動作タイミングを第８図に示す。同図におい
て（ａ）はＨ３ＹＮＣ３ＹＮＣ２により分離されたト１
ｓＹＮｃ信号、（ｂ）はＣ０３ｃの発撮出力、（ｃ）、
（ｄ＞、（ｅ）は！−１タイミングＲＯ、’Ｖ１５より
出力されるＨＢＬＫ信号、　Ｈ３ＹＮＣ信号、、ＨＤ信
号である。ＰＬＬ３が正常にロックすれば第８図に示す
ようなタイミングで各信号を得ることができるが、ＶＲ
Ｔスチル時には第３図に示すように少なくともＶＳＹＮ
Ｃ信号付近では全くロックがかからないし、悪くすれば
垂直同期区間中、誤差電圧が安定収束しないこともおる
。ざらにこうした不安定、不規則な水平タイミングによ
り、Ｖカウンタ８を回してＶＳＹＮＣ信号を発生させる
と、第４図（ｂ）のようになり、ＨＤ、ＶＤ信号の位相
が合わないし、周期も不規則になり、ＨＤ、ＶＤで偏向
コイルを駆動するモニタ側は正常に動作しなくなる。こ
のような場合、モニタの表示像は第７図（ａ）、（ｂ）
に示すように上下、左右に振動してしまい、ＶＴＲスチ
ルが正常にかからない。

第２の方式はワンショットマルチバイブレータを用いた
ものでおり、この場合の構成例を第１０図に示す。すな
わちこの同期信号発生回路は、同期分離回路１．ト（Ｓ
ＹＮＣ分離回路２．ＶＳＹＮＣ分離回路６．タイミング
発生回路１３乃至１９を有する。タイミング発生回路１
３乃至１９はそれぞれワンショットマルチバイブレータ
を有して構成され、第１１図に示すようにＣ３ＹＮＣ信
号の立下りより３／４Ｈ時定数で出力されるＨ３ＹＮＣ
信号の立上りエツジを基準にして周期Ｔ１゜Ｔ２の調整
ができるようになっている。この方式においては第９図
に示すように、１周期前のｌ−Ｉ　５ＹＮＣ信号の立上
りをＭＱｔ＝に次の周期の水平方向の水平走査スタート
、ブランキング解除等のＨＤ。

ＨＢ　Ｌ　Ｋのタイミング信号を発生するようになって
おり、ＶＴＲスチル時に５２５Ｈ＝２Ｖ（又は６２５　
Ｈ＝　２　Ｖ　）の制約は当然に満していない。

しかしながら、ＨＳ　Ｙ　Ｎ　ＣとＶＳＹＮＣとの位相
関係はめる程度判別できるレベル（モニタ側の観察者に
より解る）でおるため、ＶＴＲスチルは正常にかかる。

ただし、画質的には第７図（Ｃ）に示すようにＨ３ＹＮ
Ｃ等のノイズに弱く、水平方向に画像と同期のタイミン
グが合わなくなることがおる。

（発明が解決しようとする問題点） 上述したように第１の方式を採用した場合にはＶＴＲス
チルが正常にかからないし、第２の方式を採用した場合
には同期系ノイズに弱いという問題点がある。

この発明は上記事情に鑑みて成されたものでおり、その
目的とするところは、ＶＴＲスチルが正常にかかり、し
かも同期系ノイズに強い同期信号発生回路を提供するこ
とにある。

［発明の構成］ （問題点を解決するための１段） 本発明は、ＶＴＲスチル状態を検知する検知回路と、Ｖ
ＴＲスチル状態における垂直同期信号発生タイミング付
近でＰＬＬのＶＣＯコントロール電圧を所定値に固定す
ることにより該ＰＬＬを擬似的ロック状態にするＰＬＬ
制御回路とを有するものである。

（作　用） 上記構成において、ＶＴＲスチル状態における垂直同期
信号発生タイミング付近でＰＬＬが擬似的にロックされ
るため、各種同期信号を正常タイミングで出力すること
ができ、この結果、ＶＴＲスチルが正常にかかる。また
、ＰＬＩ−出力に基づいて各種同明信号を生成するよう
にしているため、同期系ノイズに強いものとなる。

（実施例） 以下、実施例により本発明を具体的に説明する。

第１図は本発明の一実施例たる同期信号発生回路のブロ
ック図でおる。この同期信号発生回路２０は、同期分離
回路１．Ｈ３ＹＮＣ３ＹＮＣ２゜ＶＳＹＮＣ分離回路６
．ＰＬＬ　（フェーズ・ロックド・ループ）２１．ＰＬ
Ｌ制御回路２２．目カウンタ３０．ＨタイミングＲＯＭ
（リード・オンリ・メモリ＞３１．Ｖカウンタ３２．■
タイミングＲＯＭ３３．スイッチ３４．検知回路３５を
有する。

同期分離回路］はコンボジッ［〜同期（Ｃ３ＹＮＣ）を
分離するものであり、ＨＳ　Ｙ　Ｎ　Ｃ分離回路２は水
平同期（＋−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ）信号を分離するもの
でおり、ＶＳＹＮＣ分離回路６は垂直同期（ＶＳＹＮＣ
）信号、を分離するものであり、いずれも第６図及び第
１０図に示すのと同條である。

ＰＬＬ２１は、Ｈ３ＹＮＣ３ＹＮＣ２より出力されたｌ
ｌ５ＹＮｃ信号にロックして動作するようになっており
、Ｈ３ＹＮＣ信号と後述する分周器２５の出力との位相
比較を行う位相比較器（ＰＣ）２３と、この位相比較出
力中、低周波成分のみを通過させるローパスフィルタ（
ＬＰＦ）２４と、このＬＰＦ２４の出力をコントロール
電圧（ＣＶ）として取込みＣｖに応じて発掘周波数が変
化する電圧制御発搬器（ＶＣＯ）２６と、ｖＣ０２６の
出力盆分周する分周器２５とを有して成る。

ＰＬＬ制御回路２２は、ＶＴＲスチル状態におけるＶＳ
ＹＮＣ信号発生タイミング側近でＰＬＬ２１のＶＣＯコ
ントロール電圧（ＣＶ）を所定値に固定することにより
ＰＬＬ２１を擬似的ロック状態にするものであり、ここ
では、電源電圧を分圧する可変抵抗器２７の分圧出力と
ＬＰＦ２４の出力とを択一的に選択するスイッチ２８、
及び論理条件成立によりこのスイッチ２８を駆動する論
理積回路２９を有して構成している。

また、Ｈカウンタ３０は、分周器２５の出力をクリア信
号とし且つＶＣＯ２６の出力をｈ１数するものでおり、
１」タイミングＲＯＭ３１は、このト１カウンタ３０の
計数出力に応じてｌ−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ信号。

ＨＤ信号、ＨＢＬＫ信号等を出力するものである。

Ｖカウンタ３２は、ＨタイミングＲＯＭ３１の出力（２
ｆＨ＞を計数するものでおり、■タイミングＲＯＭ３３
は、このＶカウンタ３２の計数出力に応じてＶＤ信号、
ＶＢＬＫ信号、ＶＳＥＬ信号。

ＶＣＬＥＡＲ信＠等を出力するものでおる。Ｖカウンタ
３２のクリア信号としては、スイッチ３４により、ＶＳ
ＹＮＣ分離回路６の出ツノ（ＶＳＹＮＣ信号）又は■タ
イミングＲＯＭ３３の出力（■ＣＬＥＡＲ＞を選（Ｒで
きるようになっている。

検知回路３５は、＼／ＴＲスヂル状態を検知するもので
あり、ＶＳＹＮＣ信号をクリア信号とじ旦つＨ３ＹＮＣ
信号を計数するカウンタ３６と、このカウンタ３６の計
数出力をＶＳＹＮＣ（言号の入力タイミングでラッチす
るラッチ回路３７と、固定値を発生す、る固定値発生部
３８と、この固定値発生部３８の出力と前記ラッチ回路
３７のラツチチ出力との比較を行う比較器３つとを有し
て成る。

そしての比較器３９の出力は、前記スイッチ３４及び論
理積回路２９に選択信号（ＳＥＬ＞として入力されるよ
うになっている。

尚、ＹＣ分離回路４１はＶＢＳ信号よりＹ信号（輝度信
号）、ＣＨＲＯＭＡ信号（色差合成信号）を分離するも
のであり、バースト検出回路４２は、ＶＢＳ信号よりバ
ースト信号を抽出するものでおる。

次に、上記構成の作用について説明する。

同期分離回路１より出力されたコンポジット同明信号は
ｌ−Ｉ　Ｓ　Ｙ　Ｎ　Ｃ分離回路２及びＶＳＹＮＣ分離
回路６に入力され、第２図に示すような信号分離に供さ
れる。同図において、（ａ＞はコンポジット同期（Ｃ３
ＹＮＣ）信号、（ｂ）はトｌ５ＹＮＣ信号、（Ｃ）はＶ
ＳＹＮＣ信号であり、また、図中０印を付したパルスは
等価パルスと称されるものである。Ｈ３ＹＮＣ分離回路
２は、３／４周期の時定数を有し、Ｃ３ＹＮＣ信号の立
上りから３／４日周明間は同期分離動作を行わないよう
になっている。ＶＳＹＮＣ分離回路６は積分回路とコン
パレータで構成され、ＶＳＹＮＣ付近の９Ｈ周期の積分
波形のコンパレートによりＶＳＹＮＣ信号を発生する。

このＨ３ＹＮＣ信＠をＶＳＹＮＣ信号との位相関係でオ
ードフィールド、イーブンフィールドのインターレース
スキャンを判別し、ＲＧＢモニタにあけるＣＲＴディス
プレイの水平。

垂直ドライブを行うようにしている。

ＶＴＲの通常再生時には、検出回路３５の出力は非活性
であり、スイッチ２８．３４は図示状態となる。そして
ＰＬＬ２１の１１周期出力（一般にはロック状態＞、ｖ
ｃｏ２６の出力がそれぞれクロック信号、クリア信号と
してＨカウンタ３０に入力され、このＨカウンタ３０の
計数出力に基づいてＨタイミングＲＯＭ３１よりト（Ｓ
ＹＮＣ信号。

ＨＤ信号、ＨＢＬＫ信号等が出力される。一方、Ｈタイ
ミングＲＯＭ３１の出力として２ｆＨ（Ｈの１／２周期
）の信号が発生され、これがＶカウンタ３２のクロック
入力となり、このＶカウンタ３２の計数出力に基づいて
ＶタイミングＲＯＭ３３よりＶＤ倍信号ＶＢＬＫ信号等
が出力される。

次に、ＴＲスチル時には、同期分離回路１より第３図（
ａ）に示すようなＣ３ＹＮＣ信号が出力され、Ｈ３ＹＮ
Ｃ分離回路２より同図（ｂ）に示すようなＨ３ＹＮＣ信
号が出力され、ＶＳＹＮＣ分離回路６より同図（Ｃ）に
示すようなＶＳＹＮＣ信号が出力される。ここで、第３
図（ｂ）。

（Ｃ）及び第２図（ｂ）、（ｃ）の比較から明らかなよ
うに、ＶＴＲスチル時にはＨ３ＹＮＣ信号とＶＳＹＮＣ
信号との位相関係等が正規なものでなくなってしまう。

そこで、本実施例においては、ＶＣＯ２６のコントロー
ル電圧（ＣＶ）を可変抵抗器２７の分圧出力に固定し、
これによりＰＬＬ２１を擬似的ロック状態にしている。

すなわち、ＶＴＲスチル時には検出回路３５の比較器３
９のＡ哄Ｂ出力が活性化され、ＶＳＹＮＣ信号の発生タ
イミング付近（Ｃ８ＹＮＣ信号が不規則となる部分）で
論理積回路２９が活性化され、スイッチ２８により可変
抵抗器（ＶＲ）２７の分圧出力が選択されることになる
。このため、可変抵抗器２７の分圧出力がＶＣＯ２６に
コントロール電圧として入力されることになり、この結
果、Ｐ　Ｌ　Ｌ２１はＬＰＦ２４の出力にかかわらず、
１疑似的ロツク状態になる。例えば第６図に示す従来の
回路では、ＶＴＲスチル時にＶＳＹＮＣの発生タイミン
グ付近で等価パルス（・印を付しである）等が正常に発
生せず、ＰＬＬが正常にロックされないが（第４図参照
）、本実施例においては擬似的ではあるがＰＬＬ２１を
ロック状態にすることができる。また、比較器３９のへ
六Ｂ出力の活性化にＪ：リスイッチ３４をＶＳＹＮＣ分
離回路Ｇ側に切換え、Ｖ　Ｓ　Ｙ　Ｎ　Ｃ信号をクリア
信号としてＶカウンタ３２に取込むようにしている。本
実施例の動作タイミングを第５図に示す。同図において
（ａ）は論理積回路２９の出力状態、（ｂ）はＶＣ０２
６のコントロール電圧（ＣＶ）、（Ｃ）はＰＬＬ２１の
日出力である。尚、第５図（ｂ）、（ｃ）においてΔ印
は可変抵抗器２７の分圧出力をＶＣ○２６のコン、トロ
ール電圧とした場合を意味し、口印はＬＰＦ２４の出力
をＶＣＯ２６のコントロール電圧とした場合を意味する
。　・ このように、ＰＬＬ２１を擬似的ロック状態とすること
により、ＰＩ　１２１のＨ出力が見かけ上連続になり（
第５図（ｃ））、５２５Ｈ＝２Ｖ（又は６２５Ｈ＝２Ｖ
）の制約を満足するようになり、この結果、ＶＴＲスチ
ル時にも正常なＨＤ信号、ＶＤ倍信号出力することがで
き、ＣＲＴディスプレイを円滑に駆動できるため、ＶＴ
Ｒスチルが正常にかかる。また、ＰＬＬ２１を適用して
いるため、同期系ノイズにも強い。

なお、使用するＶＴＲに応じて第５図（Ｃ）のｔｐｌ、
ｔＥ２を若干調整する必要がおるが、この調整は可変抵
抗器２７により容易に行うことができる。

以上、本発明の一実施例について説明したが、本発明は
上記実施例に限定されるものではなく、種々の変形実施
が可能でおるのはいうまでもない。

［発明の効果］ 以上詳）ホしたように本発明によれば、ＶＴＲスチルが
正常にかかり、しかも同期系ノイズに強い同期信号発生
回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ＶＴＲの通常再生時の同期分離信号のタイミング図、第
３図はＶＴＲスチル時の同門分離信号のタイミング図、
第４図は従来例の同期分離信号の発生タイミング図、第
５図は本実施例の水平同門信号の発生タイミング図、第
６図ｔよＰＬＬを用いた従来例のブロック図、第７図（
ａ）。 （ｂ）、（ｃ）は従来例によるスチル画像の説明図、第
８図はＰＬＬとＨタイミングＲ０Ｍとによる各種信号の
発生タイミング図、第９図は同期分離したＨ３ＹＮＣ信
号のタイミング図、第１０図はワンショットマルチバイ
ブレークを用いた従来例のブロック図、第１１図はその
動作タイミング図である。 ２・・・Ｉ−Ｉ　Ｓ　Ｙ　、＼Ｃ分離回路、２０・・・
同期信号発生回路、 ２１・・・ＰＬ、Ｌ（フェーズ・ロックド・ループ）、
２２・・・ＰＬＬ制御回路、３５・・・検知回路。 代理人　弁理士　則　　近　　憲　　佑同　　　　　大
　　　胡　　　典　　　夫（Ｇ） （ｂ） 弔７図

Claims (1)

【特許請求の範囲】
1. ＶＴＲより再生されたＶＢＳ信号中のコンポジット同期
   信号より水平同期信号を分離するＨＳＹＮＣ分離回路と
   、この水平同期信号にロックして動作するＰＬＬとを有
   し、このＰＬＬ出力に基づいて各種同期信号を生成する
   ようにしたカラーデコーダの同期信号発生回路において
   、ＶＴＲスチル状態を検知する検知回路と、ＶＴＲスチ
   ル状態における垂直同期信号発生タイミング付近でＰＬ
   ＬのＶＣＯコントロール電圧を所定値に固定することに
   より該ＰＬＬを擬似的ロック状態にするＰＬＬ制御回路
   とを具備することを特徴とするカラーデコーダの同期信
   号発生回路。