KR100358615B1 - 위상동기루프회로 - Google Patents

위상동기루프회로 Download PDF

Info

Publication number
KR100358615B1
KR100358615B1 KR10-1998-0034540A KR19980034540A KR100358615B1 KR 100358615 B1 KR100358615 B1 KR 100358615B1 KR 19980034540 A KR19980034540 A KR 19980034540A KR 100358615 B1 KR100358615 B1 KR 100358615B1
Authority
KR
South Korea
Prior art keywords
signal
mask
circuit
output
composite
Prior art date
Application number
KR10-1998-0034540A
Other languages
English (en)
Other versions
KR19990023865A (ko
Inventor
유지 마키노
Original Assignee
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴기 가부시끼가이샤 filed Critical 닛본 덴기 가부시끼가이샤
Publication of KR19990023865A publication Critical patent/KR19990023865A/ko
Application granted granted Critical
Publication of KR100358615B1 publication Critical patent/KR100358615B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronizing For Television (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

위상 동기 루프 회로에서, 수직 동기 분리 회로는 수직 동기 기간 부분을 검출하기 위해 수직 동기 신호를 복합 동기 신호로부터 분리한다. 마스크 회로는 소정의 주기 동안 복합 동기 신호를 마스크한다. 선택기는 수직 동기 분리 회로로부터의 검출 출력에 따라 복합 동기 신호 또는 기준 신호를 선택한다. 위상 비교기는 선택기로부터의 출력과 기준 신호 사이의 위상차를 검출한다. 전압 제어 발진기는 저역 필터를 통해 위상 비교기로부터의 출력을 수신하면서 발진 주파수를 변경한다. 카운터는 전압 제어 발진기로부터의 발진 출력을 카운트한다. 디코더 회로는 기준 신호를 발생하기 위해 카운터로부터의 출력을 디코드하고, 그것을 선택기 및 위상 비교기에 공급하고, 카운터를 소정의 주기에서 리세트한다. 마스크 펄스 디코더는 마스크 회로의 마스크 주기를 제어하기 위해 마스크 펄스를 발생한다. 복합 동기 신호는 수직 동기 분리 회로로부터의 검출 출력에 따라 기준 신호로 대체되고, 위상 비교기의 입력에 공급된다.

Description

위상 동기 루프 회로{Phase-locked loop circuit}
발명의 배경
1. 발명의 분야
본 발명은 영상 표시 장치에 외부로부터 공급된 영상 동기 신호에 기초하여 새로운 동기 신호를 얻기 위한 위상 동기 루프 회로에 관한 것으로서, 특히, 컴퓨터와 같은 영상 표시 장치에서의 위상 동기 루프 회로(이하, PLL 회로라 한다)에 관한 것이다.
2. 종래 기술의 설명
종래에, 영상 신호를 처리하기 위한 영상 표시 장치의 편향(deflection) 처리에 있어서는, 동기 신호는 편향의 기준 타이밍으로서 사용된다. 그러나, 그 동기 신호를 이용하여도, 주파수들이 자동 주파수 제어에 의해 매치(match)되는 것만으로는 완전한 동기 화면이 얻어질 수 없다.
이 목적을 위해, 입력 영상 동기 신호에 대응하여 새로운 동기 신호를 얻기 위한 PLL 회로가 이용된다. PLL 회로를 이용함으로써, 영상 표시 장치의 동작은 영상 신호에 동기되고, 그에 의해, 완전한 동기 화면을 실현한다. 이와 같은 기술은 예컨대 일본 특개평5-90957호의 도 4에 개시되어 있다.
도 1은 종래의 PLL 회로의 구성을 도시하는 블록도이다. 도 1에 도시된 바와 같이 종래의 PLL 회로는 입력 신호의 위상과 기준 신호의 위상을 비교하기 위해 두개의 입력 단자들을 갖는 위상 비교기(1)를 갖는다. 수평 주사를 위한 수평 동기 입력 신호 HS는 위상 비교기의 한 입력 단자에 공급되고 다른 입력 단자에 공급된 기준 신호 HREF와 비교된다. 위상 비교기(1)는 출력 신호 PFD를 출력한다. 위상 비교기(1)로부터의 출력 신호 PFD는 저역 필터(LPF)(2)를 통해 전압 제어 발진기(VCO)(3)의 제어 입력 단자에 공급된다. VCO(3)로부터의 발진 출력들은 카운터(4)에 의해 카운트된다. 카운트 값은 디코더 회로(5)에 공급된다. 카운터(4) 및 디코더 회로(5)는 VCO(3)로부터의 발진 출력들을 카운트하기 위해 사용되며, 상술한 수평 동기 입력 신호 HS의 주기(이하, 수평 주기라고 칭함)를 갖는 기준 신호 HREF를 설정한다. 디코더 회로(5)는 카운터(4)의 카운트값이 수평 주기에 대응하는 소정의 값과 같을 때 카운터(4)를 리세트한다.
즉, 카운터(4)는 수평 주기에서 동작하고, 수평 주기를 갖는 기준 신호 HREF는 디코더 회로(5)로부터 출력된다. 수평 주기의 기준 신호 HREF는 위상 비교기(1)의 다른 입력 단자에 공급되고, 그 위상은 수평 동기 입력 신호 HS의 위상과 비교된다. 오차 전압으로서 위상 비교기(1)로부터 출력된 출력 신호 PFD는 LPF(2)를 통해 VCO(3)에 공급된다. VCO(3)의 발진 주파수를 제어함으로써, 수평 동기 입력 신호 HS에 대한 자동 주파수 제어가 실행된다.
이 PLL 회로는 수평 주기를 갖는 기준 신호와 수평 동기 입력 신호 HS 사이의 위상차가 최소로 되도록 VCO(3)의 발진 주파수를 변경하고, 그래서 기준 신호 HREF는 수평 입력 신호 HS와 동기된다. 이 상태에서, PLL 회로는 로크(lock)되고, 안정된 위상 제어가 실행된다.
도 2는 도 1에 도시된 위상 비교기의 입출력 타이밍도이다. 도 2에 도시된 바와 같이, PLL 회로가 로크되고, 연속적인 수평 동기 입력 신호 HS가 입력 신호로서 입력될 때, 위상 비교기(1)는 기준 신호 HREF와의 위상차를 출력하지 않고, 고 임피던스 상태로 고정된다. 그러므로, PLL 회로는 안정된 동작을 계속한다.
그러나, 영상 표시 장치에 외부로부터 입력된 동기 신호에 있어서, 수평 동기 신호 HS 및 수직 동기 신호는 항상 완전하게 분리되지는 않는다. 수평 동기 신호 HS가 수직 동기 신호에 중첩되는 복합 동기 신호는 입력 신호로서 입력될 수 있다.
도 3은 도 1에 도시된 위상 비교기에 복합 동기 신호가 입력될 때의 입출력 타이밍도이다. 도 3에 도시된 바와 같이, 불연속적인 동기 신호, 즉 복합 동기 신호 HVS가 입력 동기 신호로서 입력될 때, PLL 회로는 오동작할 수 있다.
수평 주사 주기에서의 동기 신호는 등화 펄스(equalizing pulse) 또는 써레이티드 펄스(serrated pulse)를 포함하는 수직 동기 신호 성분들이 제거되지 않고 PLL 회로에 입력된다. 이 때문에, 수직 동기 신호가 입력되는 기간 동안 PLL 회로의 위상 비교기(1)로부터의 출력 PFD는 변화하고, 따라서, VCO(3)의 발진 주파수도 변화하므로, PLL 회로의 토크 상태는 해제된다, 그 결과, 불연속적인 복합 동기 신호 HVS는 영상 신호의 수평 동기 성분을 수신하기 위한 PLL 회로의 오동작을 초래한다.
PLL 회로의 오동작을 방지하기 위한 일반적인 수단으로서, 위상 비교기(1)에 공급될 입력 신호는 수직 동기 신호의 중첩이 문제가 될 때의 시간 간격과 같은 주기를 갖는 다른 신호로 대체된다. 위상 비교기(1)의 오동작을 방지하기 위해, 입력 동기 신호를 같은 주기를 갖는 다른 신호로 대체하는 PLL 회로와, PLL 회로의 동작은 도 4 및 도 5를 참조하여 아래에서 설명될 것이다.
도 4는 다른 종래 기술의 PLL 회로를 도시하는 블록도이다. 도 5는 도 4에 도시된 위상 비교기의 정상 동작을 설명하기 위한 신호들을 도시하는 타이밍도이다. 도 1에 도시된 종래 기술에서와 같은 참조 번호들 및 부호들은 도 4에서 동일한 회로들 및 신호들을 나타내며, 그 상세한 설명은 생략될 것이다.
도 4 및 도 5에 도시된 바와 같이, 이 PLL 회로에 있어서, 수직 동기 분리 회로(7) 및 선택기(6)가, 도 1에 도시된 회로에 부가된다. 특히, 선택기(6)는 수직 동기 분리 회로(7)에 의해 복합 동기 신호 HVS로부터 수직 동기 성분을 분리함으로써 얻은 선택 펄스 SEL에 따라, 복합 동기 신호 HVS 또는 기준 신호 HREF를 선택하기 위해, 입력 동기 신호를 수신하기 위한 위상 비교기(1)의 입력측에 배열된다. 선택기(6)는 선택 펄스 SEL에 의해 지정된 기간 동안 입력 신호로서의 복합 동기 신호 HVS를 기준 신호 HREF로 대체한다. 특히, 위상 오차가 복합 동기 신호 HVS의수직 동기 성분의 입력으로 인해 발생할 때의 수직 동기 기간에서, 기준 신호 HREF는 위상 비교기(1)의 두 단자들에 입력되어, 위상 비교기(1)의 출력측은 고 임피던스 상태로 고정된다, 즉, 위상 오차 출력 PFD가 출력되지 않으므로, VCO(3)로부터의 출력은 PLL 회로의 로크된 상태가 해제되지 않도록 변화를 방지한다.
이 방식으로, 복합 동기 신호 HVS는 기준 신호 HREF로 대체되고 위상 비교기(1)에 입력된다. 이 경우, 화상 주사 방식의 하나로서의 순차 주사에 있어서, 즉, 1 수평 주기(1H) 간격이 수평 동기 신호 성분과 복합 동기 신호 HVS의 수직 동기 신호 성분 사이에 삽입되고 등화 펄스 성분이 입력되지 않을 때, 위상 비교기(1)는 정상적으로 동작할 수 있다.
그러나, 비월 주사에서, 즉, 1/2 수평 주기(1/2 H) 간격만 수평 동기 신호 성분 및 수직 동기 신호 신호 성분 사이에 설정될 때 또는 등화 펄스 성분이 입력될 때, 수직 동기 기간 동안의 위상 비교기(1)의 오동작은 복합 동기 신호 HVS를 기준 신호 HREF로 대체하는 것만으로써 완전하게 방지될 수 없다.
도 6은 도 4에 도시된 위상 비교기의 오동작을 설명하기 위한 신호들을 도시하는 타이밍도이다. 도 6에 도시된 바와 같이, 복합 동기 신호 HVS의 수평 동기 신호 및 수직 동기 신호는 1/2 수평 주기(1/2 H)에만 대응하는 간격에서 분리되고, 등화 펄스 성분이 입력된다, 이 경우, 복합 동기 신호 HVS의 수직 동기 신호 성분은 1/2 수평 주기(1/2 H)에서 입력된다. 또한, 복합 동기 신호 HVS는 수직 동기 신호 성분의 입력 후에 기준 신호 HREF로 교체된다. 이 때문에, 위상 비교기(1)는 교체 전후에 위상 오차 출력 PFD를 출력하고, 오동작을 일으킨다.
상술한 종래의 PLL 회로에서는, 비월 주사에서와 같이, 수평 동기 신호 및 수직 동기 신호가 단지 1/2 수평 주기(1/2 H)에서 분리될 때, 또는 등화 펄스 성분이 수직 동기 신호에 삽입될 때, 수직 동기 기간 동안의 위상 비교기의 오동작은 복합 동기 신호 HVS를 기준 신호 HREF로 대체하는 것만으로는 완전히 방지될 수 없다. 그 이유는 앞서 설명되었다. 복합 동기 신호 HVS의 수직 동기 신호 성분은 1/2 수평 주기(1/2 H)에 입력되고, 기준 신호 HREF로의 대체는 수직 동기 신호 성분의 입력후에 실행된다. 이러한 이유들 때문에, 이 기간 동안에, 기준 신호 HREF에 대한 위상 동기는 실행될 수 없고, 위상 오차 전압이 위상 비교기로부터 출력된다.
발명의 개요
본 발명은 종래 기술들의 위의 상황을 고려하여 이루어졌으며, 그 목적으로 서 위상 비교기가 등화 펄스 성분 또는 1/2 수평 주기에서 입력되는 복합 동기 신호의 수직 동기 신호 성분을 수신하는 것을 방지함으로써 위상 비교기의 오동작을 방지할 수 있고, 또한 전체 회로의 안정된 동작을 실현할 수 있는 PLL 회로를 제공하는 것이다.
본 발명에 따르면, 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호를 수신하고, 상기 복합 동기 신호에 동기된 신호를 발생하기 위한 위상 동기 루프 회로에 있어서, 수직 동기 기간 부분을 검출하기 위해 상기 복합 동기 신호로부터 상기 수직 동기 신호를 분리하기 위한 수직 동기 분리 회로와, 소정 기간 동안 입력 단자로부터의 상기 복합 동기 신호중 소정의 수평 동기 성분을 포함하는신호를 마스크(mask)하기 위한 마스크 회로와, 상기 복합 동기 신호에 기초하여 발생된 기준 신호와 상기 마스크 회로에 의해 마스크된 상기 복합 동기 신호중 하나를 상기 수직 동기 분리 회로로부터의 검출 출력에 따라 선택하기 위한 선택기와, 상기 선택기로부터의 출력 및 상기 기준 신호 사이의 위상차를 검출하기 위한 위상 비교기와, 저역 필터를 통해 상기 위상 비교기로부터의 출력을 수신함으로써 발진 주파수를 변경하기 위한 전압 제어 발진기와, 상기 전압 제어 발진기로부터의 발진 출력을 카운트하기 위한 카운터와, 상기 기준 신호를 발생하기 위해 상기 카운터로부터의 출력을 디코딩하고, 상기 선택기 및 상기 위상 비교기에 상기 기준 신호를 공급하며, 소정 기간에 상기 카운터를 리세팅하기 위한 디코더 회로와, 상기 마스크 회로의 마스크 기간을 제어하기 위해 상기 카운터로부터의 출력에 따라 소정 기간 만큼 상기 기준 신호로부터 위상 시프트된 마스크 펄스를 발생하기 위한 마스크 펄스 디코더를 포함하는 위상 동기 루프 회로가 제공되고, 상기 복합 동기 신호는 상기 수직 동기 분리 회로로부터의 상기 검출 출력에 따라 상기 기준 신호로 대체되고, 상기 위상 비교기의 입력에 공급된다.
본 발명의 PLL 회로의 마스크 펄스 디코더는 상기 카운터로부터의 카운트 출력을 수신하고, 수평 주사 기간의 1/4 기간에서 세트 펄스(set pulse)를, 수평 주사 기간의 3/4 기간에서 리세트 펄스(reset pulse)를 각각 발생하는 세트 디코더 및 리세트 디코더와, 상기 세트 디코더 및 상기 리세트 디코더로부터의 출력들을 래치하고 상기 마스크 펄스를 출력하기 위한 래치 수단을 포함한다.
본 발명의 PLL 회로의 마스크 회로는 상기 마스크 펄스 디코더로부터의 상기마스크 펄스를 수신하고 상기 마스크 펄스를 반전시키는 게이트와, 상기 복합 동기 입력 및 상기 게이트로부터의 출력을 논리곱(AND)하기 위한 논리 소자를 포함하고, 상기 복합 동기 입력의 마스크 기간을 설정한다.
위의 양상들을 갖는 본 발명의 PLL 회로는 복합 동기 신호를 마스크하기 위한 마스크 회로와 VCO로부터의 발진 출력을 카운트하기 위한 카운터로부터의 카운트값에 기초하여 마스크 회로를 제어하기 위한 마스크 펄스 디코더를 갖는다. 이 설치로, 복합 동기 신호가 외부로부터 입력될 때도 위상 비교기는 정상 동작을 계속할 수 있다. 그러므로, 위상 비교기로부터의 출력을 수신하기 위한 VCO를 포함하는 전체 회로는 안정되게 동작할 수 있다. 이것은 외부로부터 입력된 복합 동기 신호가 처리되고 기준 신호에 위상 동기되고, 처리된 신호가 위상 비교기에 입력으로서 공급되기 때문이다.
본 발명의 상기한 및 많은 다른 목적, 특징들 및 이점들은 본 발명의 원리들을 포함하는 바람직한 실시예들이 예시적인 예들로 도시된 다음의 상세한 설명 및 첨부 도면들을 참조함으로써 종래기술에 숙련된 사람들에게 명백해질 것이다.
도 1은 제 1 종래 기술에 따른 PLL 회로의 개략 구성을 도시하는 블록도.
도 2는 도 1에 도시된 위상 비교기의 입출력 타이밍도.
도 3은 도 1에 도시된 위상 비교기에 복합 신호가 입력될 때의 입출력 타이밍도.
도 4는 제 2 종래 기술에 다른 PLL 회로의 개략 구성을 도시하는 블록도.
도 5는 도 4에 도시된 위상 비교기의 동작을 설명하기 위한 신호들의 타이밍도.
도 6은 도 4에 도시된 위상 비교기의 오동작을 설명하기 위한 신호들의 타이밍도.
도 7은 본 발명의 실시예의 개략 구성을 도시하는 블록도.
도 8은 도 7에 도시된 마스크 펄스 디코더의 회로도.
도 9는 도 8에 도시된 회로의 신호들의 타이밍도,
도 10은 도 7에 도시된 마스크 회로의 구성을 도시하는 회로도.
도 11은 도 10에 도시된 마스크 회로의 신호들의 타이밍도.
도 12는 도 7에 도시된 실시예의 회로 동작을 보다 상세히 설명하기 위한 신호들의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 위상 비교기 2 : 저역 필터(LPF)
3 : 발진 주파수 VCO 4 : 카운터
5 : 디코더 회로 6 : 선택기
7 : 수직 동기 분리 회로 8 : 마스크 회로
9 : 마스크 펄스 디코더
바람직한 실시예의 상세한 설명
본 발명의 바람직한 실시예는 첨부한 도면을 참조하여 다음에서 설명될 것이다. 도 7은 본 발명의 실시예에 따른 PLL 회로의 블록도이다. 도 7에 도시된 바와 같이, 이 실시예의 PLL 회로에서, 마스크 회로(8) 및 마스크 펄스 디코더(9)는 도 4에 도시된 상술한 종래의 회로에 부가된다. 비교기(1), 저역 필터(LPF)(2), 전압제어 발진기(VCO)(3), 카운터(4), 디코더 회로(5)를 포함하는 피드백 시스템과, 수직 동기 분리 회로(7) 및 선택기(6)는 도 4에 도시된 것과 동일하다. 위상 비교기(1)로부터의 출력 PFD는 LPF(2)를 통해 VCO(3)에 입력된다. VCO(3)로부터의 발진 출력은 주파수 분주되고, 기준 신호 HREF를 얻기 위해 디코더 회로(5)에 의해 디코드된다. 기준 신호 HREF는 선택기(6) 및 위상 비교기(1)의 입력 단자들에 공급된다. 또한, 선택기(6)로의 복합 동기 신호 HVS의 입력은 마스크 펄스 디코더(9) 및 마스크 회로(8)에 의해 마스크된다.
특히, 본 실시예에서, 수평 동기 신호 및 수직 동기 신호를 포함하는 입력 신호로서의 복합 동기 신호 HVS는 수직 동기 기간 동안 기준 신호 HREF에 복합 동기 신호 HVS를 위상 동기시킨 상태로 위상 비교기(1)의 입력 단자에 입력된다. 특히, 마스크 회로(8)는 복합 동기 신호 HVS를 수신하고, 1/2 H 성분 및 수직 동기기간 동안의 등화 펄스를 마스크한다. 마스크 회로(8)의 출력측에 배열된 선택기(6)는 써레이티드 펄스 기간 동안의 신호를 기준 신호 HREF로 대체한다. 그 신호를 대체함으로써, 위상 비교기(1)로의 입력은 기준 신호 HREF로의 위상 동기가 가능한 신호로 변환된다.
마스크 회로(8)에 대한 제어 신호로서 사용된 마스크 펄스 HHW는 카운터(4)로부터의 카운트값을 수신한 마스크 펄스 디코더(9)에 의해 발생된다. 선택기(6)에 대한 제어 신호 SEL로서, 수직 동기 분리 회로(7)에 의해 복합 동기 신호 HVS로부터 분리된 수직 동기 신호 성분이 사용된다.
도 8은 도 7에 도시된 마스크 펄스 디코더의 회로도이다. 도 9는 도 8에 도시된 신호들의 타이밍도이다. 도 8 및 도 9에 도시된 바와 같이, 마스크 펄스 디코더(9)는 카운터(4)로부터 카운트값을 수신하고 수평 주사 기간의 1/4 간 및 수평 주사 기간의 3/4값이 각각 설정된 세트 디코더(10) 및 리세트 디코더(11)와, 디코더들(10, 11)로부터의 출력들을 각각 수신하고, 논리 계산을 실행하고, 마스크 펄스 HHW를 출력하는 논리 소자로서의 NOR 게이트들(12, 13)과, 인버터(14)를 포함한다.
마스크 펄스 디코더(9)의 동작이 설명될 것이다. 카운터(4)로부터의 카운터 값이 세트 디코더(10) 및 리세트 디코더(11)에 입력될 때, 세트 디코더(10)는 카운값이 수평 주기의 1/4에 대응하는 타이밍에서 세트 펄스를 출력하고 한편, 리세트 디코더(11)는 카운터값이 수평 주기의 3/4에 대응하는 타이밍에서 리세트 펄스를 출력한다. 세트 디코더(10)로부터의 세트 펄스와 리세트 디코더(11)로부터의 리셋트 펄스는 논리 게이트들(12,13)로 형성된 래치 회로에 입력된다.
세트 펄스가 래치 회로에 입력될 때, 마스크 펄스 디코더(9)로부터의 출력 HHW는 수평 주기의 1/4 위상에서 레벨 "1"로 설정된다. 리세트 펄스가 입력될 때, 출력 HHW는 수평 주기의 3/4 위상에서 레벨 "0"으로 설정된다. 그 결과, 기준 신호 HREF로부터 1/4 위상 시프트된 디코드 출력 HHW이 발생된다.
마스크 펄스 디코더(9)로부터의 출력으로서의 신호 HHW는 제어 신호로서 마스크 회로(8)에 입력된다. 마스크 회로(8)는 신호 HHW에 따라 복합 동기 신호 HVS의 1/2 H 성분 및 등화 펄스 성분을 마스크한다.
즉, 마스크 펄스 HHW는 약 1/4 기간 만큼 기준 신호 HREF의 위상을 지연시킴으로써 얻어진 신호이다.
도 10은 도 7에 도시된 마스크 회로의 회로도이다. 도 11은 도 10에 도시된 신호들의 타이밍도이다. 도 10 및 도 11에 도시된 바와 같이, 마스크 회로(8)는 제어 신호로서 입력된 마스크 펄스 HHW를 반전시키기 위한 인버터(15)와, 복합 동기 신호 HVS와 인버터(15)로부터의 출력을 논리곱(AND)하기 위한 AND 게이트(16)를 포함한다. 마스크 회로(8)에 입력된 마스크 펄스 HHW는 인버터(15)에 의해 레벨이 반전되고 AND 게이트(16)의 한 입력 단자에 공급된다. 복합 동기 신호 HVS는 AND 게이트(16)의 다른 입력 단자에 공급된다. 그러므로, 인버터(15)로부터의 출력이 레벨 "0"일 때, 복합 동기 신호 HVS는 강제적으로 마스크되어, 복합 동기 출력이 레벨 "0"으로 설정된다.
즉, 마스크 펄스 디코더(9), 마스크 회로(8), 선택기(6)는 입력 신호로서 복합 동기 신호 HVS 또는 기준 신호 HREF를 선택하기 위해 제어하고, 제어된 신호는 위상 비교기(1)에 공급된다.
도 12는 도 7에 도시된 회로의 동작을 더욱 상세히 설명하기 위한 신호들을 도시하는 타이명도이다. 전체적인 회로 동작이 설명될 것이다. 도 12에 도시된 바와 같이, 복합 동기 신호 HVS의 수평 동기 성분이 입력되는 동안 기준 신호 HREF가 수평 동기 신호와 동위상으로 디코더 회로(5)로부터 출력될 때, 위상 비교기(1), LPF(2), VCO(3), 카운터(4), 디코더 회로(5)로 구성된 피드백 시스템은 안정하게 동작한다. 마스크 펄스 디코더(9)로부터의 출력으로서 마스크 펄스 HHW가 기준 신호 HREF에 대해 25%의 위상 시프트(지연)를 가지므로, 마스크 회로(8)는 복합 동기신호 HVS를 선택기(6)에 직접 출력한다. 선택기(6)는 수직 동기 분리 회로(7)로부터의 선택기 제어 신호 SEL이 없기 때문에 기준 신호 HREF를 선택하지 않고 복합 동기 신호 HVS를 직접 출력한다. 그 결과, 복합 동기 신호 HVS 및 기준 신호 HREF는 동위상으로 위상 비교기(1)에 입력된다. 그 오차 출력 PFD는 정상 출력, 즉 고 임피던스 상태를 나타낸다.
상술한 바와 같이, 위상 비교기(1)로부터의 오차 출력 PFD는 고 임피던스 출력이 되고, 그러므로, PLL 회로는 로크된 상태를 유지한다.
복합 동기 신호 HVS의 수직 동기 성분이 입력될 때, 복합 동기 신호 HVS는 기준 신호 HREF로부터 1/4 위상 시프트(25% 위상 시프트)된 마스크 펄스 HHW를 이용하여 마스크 회로(8)에 의해 마스크된다. 마스크 펄스 HHW가 레벨 "1"에 있을때, 복합 동기 신호 HVS는 강제로 마스크되어, 레벨 "0"의 신호가 마스크 회로(8)로부터 출력된다. 이 동작으로, 복합 동기 신호 HVS의 수평 동기 성분의 최후에 발생된 1/2 H 성분 및 복합 동기 신호 HVS의 수직 동기 성분의 최초 및 최후에 발생된 등화 펄스 성분들이 완전하게 마스크된다. 특히, 복합 동기 신호 HVS의 최후의 수평 동기 신호로부터의 1/2 수평 주기의 홀수배에 대응하는 위상에 위치하는, 복합 동기 신호 HVS의 수직 동기 신호 성분이 완전히 마스크된다.
마스크 회로(8)에 의해 마스크 처리를 행한 복합 동기 신호 HVS는 선택기(6)의 입력 단자에 공급된다. 복합 동기 신호 HVS가 수직 동기 신호의 써레이티드 펄스 성분을 여전히 가지고 있으므로, 선택기(6)는 그 써레이티드 펄스 성분에 대해, 기준 신호 HREF 또는 복합 동기 신호 HVS를 선택하는 선택 제어 처리를 실행한다.수직 동기 분리 회로(7)가 복합 동기 신호 HVS의 수직 동기 성분에서의 써레이티드 펄스 기간을 검출하기 때문에 선택 펄스 SEL이 레벨 "1"일 때, 선택기(6)로의 복합 동기 신호 HVS는 기준 신호 HREF로 대체된다.
이 동작으로, 입력으로서 위상 비교기(1)에 공급된 복합 동기 신호 HVS는 기준 신호 HREF와 동위상이다. 그러므로, 위상 비교기(1)는 어떤 오동작을 실행하지 않고 정상 동작(고 임피던스 출력)을 계속할 수 있다.
상술한 실시예에서, 입력 신호로서의 복합 동기 신호의 1/2 H 성분와 등화 성분이 마스크된다. 써레이티드 펄스 기간 동안, 복합 동기 신호는 기준 신호로 대체된다. 이러한 배치로, 기준 신호에 위상 동기된 신호가 위상 비교기에 입력되므로, 위상 비교기로부터의 출력은 급격한 변화가 방지된다.

Claims (3)

  1. 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호를 수신하고, 상기 복합 동기 신호에 동기된 신호를 발생하기 위한 위상 동기 루프 회로에 있어서,
    수직 동기 기간 부분을 검출하기 위해 상기 복합 동기 신호로부터 상기 수직 동기 신호를 분리하기 위한 수직 동기 분리 회로와;
    소정 기간 동안 입력 단자로부터의 상기 복합 동기 신호중 소정의 수평 동기 성분을 포함하는 신호를 마스크(mask)하기 위한 마스크 회로와;
    상기 복합 동기 신호에 기초하여 발생된 기준 신호와 상기 마스크 회로에 의해 마스크된 상기 복합 동기 신호중 하나를 상기 수직 동기 분리 회로로부터의 검출 출력에 따라 선택하기 위한 선택기와;
    상기 선택기로부터의 출력 및 상기 기준 신호 사이의 위상차를 검출하기 위한 위상 비교기와;
    저역 필터를 통해 상기 위상 비교기로부터의 출력을 수신함으로써 발진 주파수를 변경하기 위한 전압 제어 발진기와;
    상기 전압 제어 발진기로부터의 발진 출력을 카운트하기 위한 카운터와;
    상기 기준 신호를 발생하기 위해 상기 카운터로부터의 출력을 디코딩하고, 상기 선택기 및 상기 위상 비교기에 상기 기준 신호를 공급하며, 소정 기간에 상기 카운터를 리세팅하기 위한 디코더 회로와;
    상기 마스크 회로의 마스크 기간을 제어하기 위해 상기 카운터로부터의 출력에 따라 소정 기간 만큼 상기 기준 신호로부터 위상 시프트된 마스크 펄스를 발생하기 위한 마스크 펄스 디코더를 포함하고,
    상기 복합 동기 신호는 상기 수직 동기 분리 회로로부터의 상기 검출 출력에 따라 상기 기준 신호로 대체되고, 상기 위상 비교기의 입력에 공급되는, 위상 동기 루프 회로.
  2. 제 1 항에 있어서, 상기 마스크 펄스 디코더는 상기 카운터로부터의 카운트 출력을 수신하고, 수평 주사 기간의 1/4 기간에서 세트 펄스(set pulse)를, 수평 주사 기간의 3/4 기간에서 리세트 펄스(reset pulse)를 각각 발생하는 세트 디코더 및 리세트 디코더와, 상기 세트 디코더 및 상기 리세트 디코더로부터의 출력들을 래치하고 상기 마스크 펄스를 출력하기 위한 래치 수단을 포함하는, 위상 동기 루프 회로.
  3. 제 1 항에 있어서, 상기 마스크 회로는 상기 마스크 펄스 디코더로부터의 상기 마스크 펄스를 수신하고 상기 마스크 펄스를 반전시키는 게이트와, 상기 복합 동기 입력 및 상기 게이트로부터의 출력을 논리곱(AND)하기 위한 논리 소자를 포함하고, 상기 복합 동기 입력의 마스크 기간을 설정하는, 위상 동기 루프 회로.
KR10-1998-0034540A 1997-08-28 1998-08-26 위상동기루프회로 KR100358615B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23285797A JP3251213B2 (ja) 1997-08-28 1997-08-28 フェーズ・ロックド・ループ回路
JP97-232857 1997-08-28

Publications (2)

Publication Number Publication Date
KR19990023865A KR19990023865A (ko) 1999-03-25
KR100358615B1 true KR100358615B1 (ko) 2003-01-24

Family

ID=16945912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0034540A KR100358615B1 (ko) 1997-08-28 1998-08-26 위상동기루프회로

Country Status (6)

Country Link
US (1) US6222590B1 (ko)
EP (1) EP0899717B1 (ko)
JP (1) JP3251213B2 (ko)
KR (1) KR100358615B1 (ko)
CN (1) CN1135832C (ko)
DE (1) DE69832239T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3506329B2 (ja) * 2000-06-01 2004-03-15 松下電器産業株式会社 映像切替検出回路
KR100433526B1 (ko) * 2001-09-28 2004-05-31 삼성전자주식회사 영상 처리를 위한 코스트 신호 발생 방법 및 장치
JP3989880B2 (ja) * 2003-08-20 2007-10-10 松下電器産業株式会社 Ｐｌｌ回路及び映像表示装置
US7576771B1 (en) * 2005-03-08 2009-08-18 Advanced Micro Devices, Inc. Method and apparatus of providing video synchronization
JP5310135B2 (ja) * 2009-03-12 2013-10-09 富士通株式会社 デジタルｐｌｌ回路
CN103346790B (zh) * 2013-07-19 2016-01-13 苏州磐启微电子有限公司 一种快速锁定的频率综合器
CN112785985B (zh) * 2019-11-04 2022-03-11 海信视像科技股份有限公司 显示设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253116A (en) * 1979-11-27 1981-02-24 Rca Corporation Television synchronizing system operable from nonstandard signals
US4679005A (en) * 1985-01-23 1987-07-07 Sony Corporation Phase locked loop with frequency offset
JPH0767144B2 (ja) * 1988-08-19 1995-07-19 三菱電機株式会社 画像信号用同期回路
JPH071423B2 (ja) * 1988-12-20 1995-01-11 株式会社山下電子設計 パルス発生回路
US5189515A (en) * 1991-02-04 1993-02-23 Industrial Technology Research Institute Television synchronization signal separator
JPH0591485A (ja) * 1991-09-27 1993-04-09 Sanyo Electric Co Ltd クローズドキヤプシヨン放送受信装置
JP2776098B2 (ja) * 1991-11-27 1998-07-16 松下電器産業株式会社 クロック再生回路および時間軸誤差補正装置
JPH07199891A (ja) * 1993-12-28 1995-08-04 Canon Inc 表示制御装置
FR2742623B1 (fr) * 1995-12-18 1998-03-06 Sgs Thomson Microelectronics Dispositif de traitement de signaux de synchronisation

Also Published As

Publication number Publication date
DE69832239T2 (de) 2006-08-03
EP0899717A2 (en) 1999-03-03
DE69832239D1 (de) 2005-12-15
US6222590B1 (en) 2001-04-24
CN1135832C (zh) 2004-01-21
EP0899717B1 (en) 2005-11-09
CN1215256A (zh) 1999-04-28
JP3251213B2 (ja) 2002-01-28
KR19990023865A (ko) 1999-03-25
EP0899717A3 (en) 2000-02-23
JPH1175084A (ja) 1999-03-16

Similar Documents

Publication Publication Date Title
KR0144363B1 (ko) 수평위상동기회로 및 수평위상동기방법
KR100358615B1 (ko) 위상동기루프회로
KR100315246B1 (ko) 디지털 표시 장치용 위상 동기 루프 회로
JP3654549B2 (ja) ビデオ同期信号の線数を自動的に認識するための回路装置
US6404833B1 (en) Digital phase synchronizing apparatus
US6741291B1 (en) Synchronous signal detection with noise rejection
KR0175037B1 (ko) 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로 및 그 동작 방법
JP2880187B2 (ja) デジタルテレビジョン受像機
JP2003198874A (ja) システムクロック生成回路
JP3439369B2 (ja) Ｐｌｌ回路
KR100317289B1 (ko) 디지털 티브이의 동기신호 보정장치
JPH0630295A (ja) 映像信号の同期回路
JP2962391B2 (ja) Ｐｌｌ回路
JPH10285427A (ja) 垂直同期回路
JPH09130237A (ja) Ｐｌｌ回路及び転送データ信号処理装置
JPH1169263A (ja) 垂直ブランキング生成回路
JPH08251445A (ja) 弱電界検出回路
JP4055428B2 (ja) 映像信号処理用クロック生成回路
JPH11177843A (ja) 位相同期回路
JPH1117980A (ja) 垂直同期パルス発生回路
JPH11112833A (ja) 水平同期分離回路
JP2000013638A (ja) 位相同期回路
JPH11112830A (ja) テレビジョンカメラ装置
JPS63244980A (ja) 同期信号検出回路
JP2002190964A (ja) 同期信号生成回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081010

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee