CN1135832C - 锁相环电路 - Google Patents

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Abstract

一种锁相环电路，包括垂直同步分离电路，选择器，相位比较器，压控振荡器，计数器和解码器电路；还包括屏蔽电路和屏蔽脉冲解码器。屏蔽电路在一垂直同步周期期间对来自一输入端的复合同步信号进行屏蔽，而屏蔽脉冲解码器根据计数器的输出产生相对基准信号有预定相移的屏蔽脉冲。该电路能够通过防止相位比较器接收一均衡脉冲分量或在1/2水平周期期间输入的一复合同步信号HVS的垂直同步信号分量来防止该相位比较器的错误工作，并能实现整个电路的稳定工作。

Description

锁相环电路
技术领域
本发明涉及一种根据外部提供给视频显示装置的视频同步信号获得一个新同步信号的锁相环电路，特别是涉及一种在诸如计算机的视频显示装置中的锁相环电路(以下被称为PLL电路)。
背景技术
通常，在用于处理视频信号的视频显示装置的偏转处理中，同步信号被用作偏转的参考定时。然而，即使在使用了同步信号的情况下，仅就通过自动频率控制使各频率匹配而言，不能获得完美的同步屏幕，还需要对相位进行锁相。
为此目的，使用了一种PLL电路，用于相应于一个输入视频同步信号获得一个新同步信号。通过使用这种PLL电路，视频显示装置的工作与该视频信号同步，由此实现一种同步屏幕。这种技术在日本未审查专利公开No.5-90957的第四页中进行了描述。
图1是表示一种普通PLL电路的设置的框图。如图1所示，该普通PLL电路具有一个拥有两个输入端的相位比较器1，用于把一输入信号的相位与一参考信号的相位进行比较。一用于水平扫描的水平同步输入信号HS被施加到该相位比较器1的一个输入端，并与被施加到另一输入端的一个参考信号HREF进行比较。相位比较器1输出一输出信号PFD。来自该相位比较器1的输出信号PFD通过一个低通滤波器(LPF)2被施加到一压控振荡器(VCO)3。来自VCO3的振荡输出由一计数器4计数。该计数值被施加到一个解码器电路5。计数器4和解码器电路5被用于计数来自VCO3的振荡输出和设定具有上述水平同步输出信号HS的周期(以下被称作水平周期)的参考信号HREF。当计数器4的计数值等于一个与水平周期对应的预定值时，解码器电路5使计数器4复位。
就是说，计数器4以水平周期工作，具有该水平周期的参考信号HREF从解码器电路5输出。具有该水平周期的参考信号HREF被施加到相位比较器1的另一输入端，使其相位与水平同步输入信号HS的相位进行比较。从相位比较器1输出的输出信号PFD作为差错电压通过LPF2施加到VCO3。通过控制该VCO3的振荡频率，执行对水平同步输入信号的自动频率控制。
图2是图1中所示的相位比较器的一个输入/输出定时图。如图2所示，当PLL电路被锁定，且一连续的水平同步输入信号HS作为一输入信号时，相位比较器1没有与参考信号HREF的相位差输出，并固定在一个高阻抗状态。因而，该PLL电路持续一种稳定工作状态。
然而，对于外部输入到视频显示装置的同步信号来说，水平同步信号和垂直同步信号并不总是被完全分开。一种其中水平同步信号HS被叠加在垂直同步信号之上的复合同步信号可能被作为输入信号输入。
图3是当一个复合同步信号被输入到图1所示的相位比较器时的一个输入/输出定时图。如图3所示，当一个不连续的同步信号即一个复合同步信号HVS被作为一个输入同步信号输入时，所述PLL电路可能会错误地工作。
同步信号以水平扫描周期被输入到PLL电路，而不除去含有均衡脉冲或缺口脉冲的垂直同步信号成分。为此，在一垂直同步信号被输入的周期期间，来自PLL电路的相位比较器1的输出PFD变化，因此，VCO3的振荡频率也发生变化，且PLL电路的锁定状态被取消。结果，不连续的复合同步信号HVS导致PLL电路发生错误操作，接收视频信号的水平同步成分。
作为防止PLL电路错误工作的一种一般方法，在垂直同步信号的叠加将出现问题的一个时间间隔期间，将用另一具有同一周期的信号取代将要提供给相位比较器1的输入信号。下面将参考图4和5对用另一具有相同周期的信号取代该输入同步信号以防止相位比较器1错误工作的PLL电路进行描述。
图4是表示另一现有技术的PLL电路的框图。图5是表示各信号的定时图，用于说明图4所示的一个相位比较器的正常工作。与图1所示现有技术中相同的参考数字和符号表示图4中相同的电路和信号，因而详细的描述将被删去。
如图4和5所示，对于该PLL电路，一个垂直同步分离电路7和一个选择器6被添加到图1所示的电路中。特别地，该选择器6被设置在用于接收一输入同步信号的相位比较器1的输入侧，以根据通过由垂直同步分离电路7从一复合同步信号HVS分离的垂直同步分量获得的一选择脉冲SEL选择该复合同步信号HVS或一参考信号HREF。选择器6在由选择脉冲SEL指示的一周期期间用参考信号HREF取代复合同步信号HVS作为一输入信号。更具体地，在垂直同步周期中，其间由于复合同步信号HVS的垂直同步分量的输入产生了一相位误差，参考信号HREF被输入到相位比较器1的两个端子，这样，相位比较器1的输出侧被保持在高阻抗状态。也就是说，因为相位误差输出PFD没被输出，所以防止了来自VCO3的输出的变化，这样则不用取消该PLL电路的锁定状态。
以这种方式，复合同步信号HVS被参考信号HREF取代，并被输入到相位比较器1。在这种情况下，在作为图象扫描方案之一的逐级扫描中，即当在复合同步信号HVS的水平同步信号与垂直同步信号之间插入一个水平(1H)间隔且没有均衡脉冲成分输入时，相位比较器1能够正常地工作。
然而，在隔行扫描中，即当在一水平同步信号分量和一垂直同步分量之间仅设置一1/2水平(1/2H)间隔时，或当一均衡脉冲成分被输入时，在垂直同步周期期间相位比较器1的错误工作不能仅通过用所述参考信号HREF取代该复合同步信号HVS来完全防止。
图6是表示各信号的定时图，以便解释图4中所示的相位比较器的错误工作。如图6所示，在与只1/2水平周期(1/2H)对应的一个间隔，复合同步信号HVS的水平同步信号和垂直同步信号被分开，且一个均衡脉冲分量被输入。在这种情况下，复合同步信号HVS的垂直同步信号分量在1/2水平周期(1/2H)被输入。此外，在垂直同步信号分量的输入之后，复合同步信号HVS被参考信号HREF取代。为此，相位比较器1在所述取代之前和之后输出相位误差输出PFD，从而引起错误工作。
在上述普通的PLL电路中，当水平同步信号和垂直同步信号在仅1/2水平周期(1/2H)期间被分开时，如在隔行扫描中那样，或当一均衡脉冲分量被插入到垂直同步分量中时，在垂直同步周期期间相位比较器1的错误工作不能仅通过用所述参考信号HREF取代该复合同步信号HVS来完全防止。理由已在上面进行了描述。复合同步信号HVS的垂直同步信号分量在1/2水平周期(1/2H)被输入，且用参考信号HREF进行的取代是在该垂直同步信号分量的输入之后完成的。鉴于这些原因，在该周期期间，不能实现将相位锁定到参考信号HREF上，且相位误差电压自相位比较器输出。
发明内容
本发明是在充分考虑了上述现有技术的情况下开发的，其目的是提供一种PLL电路，该电路能够通过防止相位比较器接收一均衡脉冲分量或在1/2水平周期期间输入的一复合同步信号HVS的垂直同步信号分量来防止该相位比较器的错误工作，并能实现整个电路的稳定工作。
根据本发明，提供一种锁相环电路，用于接收含有一水平同步信号和一垂直同步信号的复合同步信号，并产生一个与该复合同步信号同步的信号，该电路包括：一个垂直同步分离电路，用于从该复合同步信号中分离垂直同步信号以检测一垂直同步周期部分；一个选择器，用于根据来自所述垂直同步分离电路的一个检测输出，选择根据复合同步信号所产生的一参考信号和由屏蔽电路所屏蔽的复合同步信号中的一个，并且用于根据来自垂直同步分离电路的检测输出用所述参考信号取代复合同步信号，并将其施加到所述相位比较器的一个输入端；一个相位比较器，用于检测所述选择器的输出和所述参考信号之间的相位差；一个压控振荡器，当通过一低通滤波器接收到一来自相位比较器的输出时，用于改变一振荡频率；一个计数器，用于计数来自该压控振荡器的振荡输出；一个解码器电路，用于对来自计数器的输出进行解码以产生所述参考信号，将该参考信号提供给所述选择器和相位比较器，和在计数器的计数值等于一个与水平周期对应的预定值时使计数器复位；其特征在于还包括：一个屏蔽电路，用于在一垂直同步周期期间对来自一输入端的复合同步信号进行屏蔽；一个屏蔽脉冲解码器，包括一个置位解码器和一个复位解码器，它们从所述计数器接收计数输出，分别产生一个具有1/4水平扫描周期间隔的置位脉冲和一个具有3/4水平扫描周期间隔的复位脉冲；和闩锁装置，用于对来自所述置位解码器和复位解码器的输出闩锁，和输出该屏蔽脉冲，以控制所述屏蔽电路的一个屏蔽周期。
本发明的PLL电路中的屏蔽电路包括一个门电路，用于从屏蔽脉冲解码器接收屏蔽脉冲和使该屏蔽脉冲反相；和一个逻辑部件，用于把复合同步输入同一个来自所述门电路的输出相″与″，并对该复合同步输入进行屏蔽。
具有上述特性的本发明的PLL电路具有用于对复合同步信号进行屏蔽的屏蔽电路和一个根据用于计数VCO的振荡输出的计数器的计数值对所述屏蔽电路进行控制的屏蔽脉冲解码器。通过这种设置，即使当一复合同步信号被从外部输入时，该相位比较器也能继续正常工作。因此，包括VCO用于接收来自该相位比较器的输出的整个电路能够稳定地工作。这是因为外部输入的复合同步信号被处理并被相位锁定到参考信号，而经处理的信号被作为一输入施加到该相位比较器。
附图说明
对于本领域的技术人员来说，通过参考下列的详细描述和附图，本发明的上述和许多其他目的、特征和优点将会变得更清楚。在附图中，通过示例的方式给出了体现本发明原理的优选实施例。
图1是表示根据第一现有技术的一个PLL电路的示意性设置的框图；
图2是图1中所示的一个相位比较器的输入/输出定时图；
图3是当一复合信号被输入到图1中所示的相位比较器时的一个输入/输出定时图；
图4是表示根据第二现有技术的一个PLL电路的示意性设置的框图；
图5是一个信号定时图，用以说明图4中所示的一个相位比较器的工作；
图6是一个信号定时图，用以说明图4中所示的相位比较器的错误工作；
图7是表示本发明的一个实施例的示意性设置的框图；
图8是图7中所示一屏蔽脉冲解码器的电路图；
图9是图8所示电路中的各信号的一个定时图；
图10是表示图7中所示一屏蔽电路的设置的电路图；
图11是图10所示屏蔽电路中的各信号的一个定时图；
图12一个信号定时图，用以对图7中所示实施例中的电路工作进行更详细的说明。
具体实施方式
下面结合附图对本发明的一个优选实施例进行描述。图7是根据本发明该实施例的一个PLL电路的框图。如图7中所示，在本实施例的PLL电路中，一个屏蔽电路8和一个屏蔽脉冲解码器9被添加到上述图4中所示的普通电路中。包括有相位比较器1，低通滤波器(LPF)2，压控振荡器(VCO)3，计数器4，和解码器电路5，垂直同步分离电路7，和选择器6的反馈系统与图4中的相同。来自相位比较器1的输出PFD通过LPF2被输入到VCO3。来自VCO3的振荡输出由解码器电路5分频和解码以获得一个参考信号HREF。该参考信号HREF被提供到选择器6和相位比较器1的输入端，此外，一个提供到选择器6的复合同步信号HVS的输入被屏蔽脉冲解码器9和屏蔽电路8屏蔽。
特别是，在该实施例中，作为输入信号包括一水平同步信号和一垂直同步信号的复合同步信号HVS被输入到相位比较器1的一个输入端，而在垂直同步周期期间，使所述复合同步信号HVS相位锁定到参考信号HREF。更特别地，屏蔽电路8接收复合同步信号HVS，和在垂直同步周期期间屏蔽半H分量和均衡脉冲。在屏蔽电路8输出侧上设置的选择器6在一缺口脉冲周期期间用参考信号HREF取代复合同步信号。通过取代所述信号，到达相位比较器1的输入被转换成一个能够相位锁定到参考信号HREF的信号。
一旦从计数器4接收到计数值，由屏蔽脉冲解码器9产生一个用作屏蔽电路8的控制信号的屏蔽脉冲HHW。作为选择器6的控制信号SEL，使用了由垂直同步分离电路7从复合同步信号HVS分离的一垂直同步信号分量。
图8是图7中所示的屏蔽脉冲解码器的电路图。图9是图8中所示信号的一个定时图。如图8和图9所示，屏蔽脉冲解码器9包括：一个置位解码器10和一个复位解码器11，它们从计数器4接收计数值，并分别设定一个1/4水平扫描周期值和一个3/4水平扫描周期值，作为逻辑部件的或非门12和13，分别接收来自解码器10和11的输出，对它们执行逻辑运算，以及一个反相器14，反相或非门12的输出而输出屏蔽脉冲HHW。
下面将对屏蔽脉冲解码器9的工作进行描述。当来自计数器4的计数值被输入到置位解码器10和复位解码器11时，置位解码器10在一定时输出一置位脉冲，以致该计数值与1/4水平周期相对应，而复位解码器11在一定时输出一复位脉冲，以致该计数值与3/4水平周期相对应。来自置位解码器10的置位脉冲和来自复位解码器11的复位脉冲被输入到由逻辑门12和13构成的闩锁电路。
当置位脉冲输入到该闩锁电路时，来自屏蔽脉冲解码器9的输出HHW在一1/4水平周期相位被设置在电平″1″。当复位脉冲被输入时，输出HHW在一3/4水平周期相位被设置在电平″0″。结果，产生了由参考信号HREF 1/4相移的解码输出HHW。
作为来自屏蔽脉冲解码器9的输出的信号HHW被输入到屏蔽电路8作为控制信号。屏蔽电路8按照该信号HHW屏蔽复合同步信号HVS的半H分量和均衡脉冲分量。
就是说，该屏蔽脉冲HHW是通过延迟参考信号HREF的相位约1/4周期获得的信号。
图10是图7中所示的屏蔽电路的电路图。图11是图10中所示信号的一个定时图。如图10和图11所示，屏蔽电路8包括一个反相器15，用于反相作为一控制信号输入的屏蔽脉冲HHW；和一个与门16，用于把复合同步信号HVS和来自反相器15的输出相与。输入到达屏蔽电路8的屏蔽脉冲HHW输入由反相器电平反相，并被施加到与门16的一个输入端。复合同步信号HVS被施加到该与门16的另一个输入端。因此，当来自反相器15的输出为电平″0″时，复合同步信号HVS被强行屏蔽，这样复合同步输出被设置为电平″0″。
就是说，屏蔽脉冲解码器9、屏蔽电路8和选择器6控制选择复合同步信号HVS或参考信号HREF作为一输入信号，而该控制信号被提供到相位比较器1。
图12是表示各信号的一个定时图，用于更详细地说明图7所示的电路工作。下面对整个电路的工作进行描述。如图12所示，当参考信号HREF从解码器电路5以水平同步信号同相输出，而复合同步信号HVS的水平同步分量同时被输入时，由相位比较器1，LPF2，VCO3，计数器4，和解码器电路5构成的反馈系统稳定工作。由于屏蔽脉冲HHW作为来自屏蔽脉冲解码器9的输出相对于参考信号HREF具有25％的相移(滞后)，所以屏蔽电路8直接把复合同步信号HVS输出到选择器6。由于缺少来自垂直同步分离电路7的选择器控制信号，选择器6直接输出复合同步信号HVS而不用对该参考信号HREF进行选择。结果，复合同步信号HVS和参考信号HREF以同相输入到相位比较器1。误差输出PFD代表一正常输出，即高阻抗状态。
如上所述，来自相位比较器1的误差输出PFD变为高阻抗输出，因而，PLL电路保持锁定状态。
当复合同步信号HVS的一垂直同步分量被输入时，屏蔽电路8利用相对于参考信号HREF相移1/4相位(25％的相移)的屏蔽脉冲HHW将复合同步信号HVS屏蔽。当屏蔽脉冲HHW为电平″1″时，复合同步信号HVS被强行屏蔽，这样一个电平″0″的信号从屏蔽电路8输出。通过这种工作，在复合同步信号HVS的水平同步分量的末尾产生的半H分量和在复合同步信号HVS的垂直同步分量的开始和末尾产生的均衡脉冲分量被完全屏蔽。更具体地说，相对复合同步信号HVS的最后水平同步信号、以相应1/2水平周期的奇数倍设置相位的复合同步信号HVS的垂直同步分量被完全屏蔽。
由屏蔽电路8处理已经受屏蔽的复合同步信号HVS被提供到选择器6的一个输入端。由于复合同步信号HVS仍具有垂直同步信号的一缺口脉冲分量，选择器6为所述缺口脉冲分量执行选择参考信号HREF或复合同步信号HVS的选择控制处理。当选择脉程SET为电平″1″时，因为垂直同步分离电路7检测到复合同步信号HVS的垂直同步分量中的缺口脉冲周期，到达选择器6的复合同步信号HVS被参考信号HREF取代。
通过这种操作，作为输入被提供到相位比较器1的复合同步信号HVS具有与参考信号HREF相同的相位。因而，相位比较器1能够持续正常的工作而不会执行任何错误操作。
在上述的实施例中，作为输入信号的复合同步信号的半H分量和一均衡脉冲分量被屏蔽。在缺口脉冲周期期间，复合同步信号被参考信号所取代。通过这种按排，由于一锁相到该参考信号的信号被输入到所述相位比较器，从而使来自该相位比较器的输出避免了突然的变化。

Claims (2)

1.一种锁相环电路，用于接收含有一水平同步信号和一垂直同步信号的复合同步信号，并产生一个与该复合同步信号同步的信号，所述锁相环电路包括：
一个垂直同步分离电路，用于从该复合同步信号中分离垂直同步信号以检测一垂直同步周期部分；
一个屏蔽电路，用于在一垂直同步周期期间对来自一输入端的复合同步信号进行屏蔽；
一个选择器，用于根据来自所述垂直同步分离电路的一个检测输出，选择根据复合同步信号所产生的一参考信号和由屏蔽电路所屏蔽的复合同步信号中的一个，并且用于根据来自垂直同步分离电路的检测输出用所述参考信号取代复合同步信号，并将其施加到所述相位比较器的一个输入端；
一个相位比较器，用于检测所述选择器的输出和所述参考信号之间的相位差；
一个压控振荡器，当通过一低通滤波器接收到一来自相位比较器的输出时，用于改变一振荡频率；
一个计数器，用于计数来自该压控振荡器的振荡输出；
一个解码器电路，用于对来自计数器的输出进行解码以产生所述参考信号，将该参考信号提供给所述选择器和相位比较器，和在计数器的计数值等于一个与水平周期对应的预定值时使计数器复位；
一个屏蔽脉冲解码器，包括一个置位解码器和一个复位解码器，它们从所述计数器接收计数输出，分别产生一个具有1/4水平扫描周期间隔的置位脉冲和一个具有3/4水平扫描周期间隔的复位脉冲；和闩锁装置，用于对来自所述置位解码器和复位解码器的输出闩锁，和输出该屏蔽脉冲，以控制所述屏蔽电路的一个屏蔽周期。
2.根据权利要求1的锁相环电路，其中所述屏蔽电路包括一个门电路，用于从所述屏蔽脉冲解码器接收屏蔽脉冲和使该屏蔽脉冲反相；和一个逻辑部件，用于把复合同步输入同一个来自所述门电路的输出相″与″，并对该复合同步输入施加屏蔽。
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